CN113540152A - 存储器器件、半导体器件及其制造方法 - Google Patents

存储器器件、半导体器件及其制造方法 Download PDF

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CN113540152A CN202110786141.0A CN202110786141A CN113540152A CN 113540152 A CN113540152 A CN 113540152A CN 202110786141 A CN202110786141 A CN 202110786141A CN 113540152 A CN113540152 A CN 113540152A
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贾汉中
刘逸青
黄家恩
王圣祯
杨丰诚
林仲德
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Abstract

本揭露提供一种存储器器件、一种半导体器件及用于形成存储器器件及半导体器件的制造方法。存储器器件包括堆叠结构、切换层、沟道层及成对的导电柱。堆叠结构包括交替堆叠的隔离层及字线，且沿第一方向延伸。堆叠结构在堆叠结构的边缘区处具有阶梯部分及连接部分。连接部分沿阶梯部分延伸且位于阶梯部分的旁边，且可不被图案化成阶梯结构。切换层覆盖堆叠结构的侧壁。沟道层覆盖切换层的侧壁，且沿第一方向彼此在侧向上间隔开。成对的导电柱竖立在衬底上，且通过沟道层与切换层在侧向上接触。

Description

存储器器件、半导体器件及其制造方法
[相关申请的交叉参考]
本申请主张在2020年7月23日提出申请的序列号为63/055,349的美国临时申请的优先权权益。上述专利申请的全部内容特此并入本文供参考且构成本说明书的一部分。
技术领域
本揭露涉及一种存储器器件、半导体器件及其制造方法。
背景技术
在过去的几十年中，对数据存储不断增长的需求已驱使非易失性存储器持续微缩，且驱使非易失性存储器中的单元从单级单元(single-level cell，SLC)发展到多级单元(multi-level cell，MLC)。然而，这些解决方案受到二维设计的限制。非易失性存储器中的多个单元彼此相邻而排成一串(string)，但是仅为单层结构。此最终限制了非易失性存储器所可提供的容量。
三维存储器是一种新的演变，其解决了非易失性存储器的存储容量的一些问题。通过在垂直方向上堆叠单元，可显著增加存储容量，而不会显著增加非易失性存储器的占用面积(footprint area)。然而，由于具有大的存储容量，三维存储器需要大量的驱动器件。随着三维存储器的存储容量持续增长，在将驱动器件整合在给定区域中变得更加困难。
发明内容
在本揭露的一个方面中，提供一种存储器器件。所述存储器器件包括：堆叠结构，包括交替堆叠在衬底上的多个隔离层及多条字线，且沿第一方向延伸，其中所述堆叠结构在所述堆叠结构的边缘区处具有阶梯部分及连接部分，在所述阶梯部分中的所述多条字线中的每一者相对于所述多条字线中下伏的一者而在侧向上内缩，所述连接部分沿所述阶梯部分延伸且位于所述阶梯部分的旁边，且所述连接部分中的所述多条字线与所述多个隔离层具有在所述第一方向上实质上相同的长度；切换层，覆盖所述堆叠结构的侧壁；多个第一沟道层，覆盖所述切换层的背对所述堆叠结构的侧壁，且在所述第一方向上彼此侧向间隔开；以及成对的多个导电柱，竖立在所述衬底上且通过所述多个第一沟道层与所述切换层在侧向上接触，其中每对中的所述导电柱在所述第一方向上彼此侧向间隔开，且相邻对的所述导电柱也在所述第一方向上侧向间隔开。
在本揭露的另一方面中，提供一种存储器器件。所述存储器器件包括：堆叠结构，包括交替堆叠在衬底上的多个隔离层及多条字线，且沿第一方向延伸，其中所述堆叠结构具有沿所述第一方向分开排列的多个阶梯部分，所述多个阶梯部分中的每一者具有在与所述第一方向相交的第二方向上的宽度，且所述多个阶梯部分中的每一者的所述宽度小于所述堆叠结构在所述第二方向上的总宽度；切换层，覆盖所述堆叠结构的侧壁；多个第一沟道层，覆盖所述切换层的背对所述堆叠结构的侧壁，且沿所述第一方向彼此在侧向上间隔开；以及成对的多个导电柱，竖立在所述衬底上且通过所述多个第一沟道层与所述切换层在侧向上接触，其中每对中的所述导电柱在所述第一方向上彼此侧向间隔开，且相邻对的所述导电柱也在所述第一方向上侧向间隔开。
在本揭露的又一方面中，提供一种半导体器件。所述半导体器件包括：衬底；堆叠结构，包括交替堆叠在所述衬底上的多个隔离层及多条字线，且沿第一方向延伸，其中所述堆叠结构在所述堆叠结构的边缘区处具有阶梯部分及连接部分，所述连接部分沿所述阶梯部分延伸，且与所述阶梯部分在侧向上接触；切换层，覆盖所述堆叠结构的侧壁；多个沟道层，覆盖所述切换层的背对所述堆叠结构的侧壁，且在所述第一方向上彼此侧向间隔开；成对的多个导电柱，竖立在所述衬底上且通过所述多个沟道层与所述切换层在侧向上接触，其中每对中的所述导电柱在所述第一方向上彼此侧向间隔开，且相邻对的所述导电柱也在所述第一方向上侧向间隔开；多个字线驱动器，设置在所述衬底下方；以及多个字线绕线，从所述堆叠结构的所述阶梯部分的多个台阶穿过所述衬底延伸到所述多个字线驱动器。
附图说明
结合附图阅读以下详细说明，会最好地理解本揭露的各个方面。应注意，根据工业中的标准惯例，各种特征并非按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。
图1A是示出根据本揭露一些实施例的存储器器件的三维示意图。
图1B是示出图1A中所示存储器器件中的子阵列的三维示意图。
图1C是示出由图1A中所示存储器器件中的一列子阵列共享的字线的三维示意图。
图2A是示出包括如图1A中所示存储器器件的半导体器件的三维示意图。
图2B是示出图2A中所示半导体器件的存储器器件的子阵列及下伏的字线驱动器的三维示意图。
图2C是示出图2A中所示半导体器件中的字线中的一者以及对应的字线驱动器及字线绕线的三维示意图。
图3是示出如图1A中所示的存储器器件的制造方法的流程图。
图4A到图4J是示出在如图3中所示存储器器件的制造工艺期间的各种阶段处的中间结构的三维示意图。
图5A到图5J是分别示出图4A到图4J中所示中间结构的子阵列区的三维示意图。
图6A是示出根据本揭露一些实施例的半导体器件的一部分的示意性平面图。
图6B是示出图6A中所示半导体器件中的字线中的一者以及对应的字线驱动器及字线绕线的三维示意图。
图7A是示出根据本揭露一些实施例的半导体器件的一部分的示意性平面图。
图7B是示出图7A中所示半导体器件中的字线中的一者以及对应的字线驱动器及字线绕线的三维示意图。
图8是示出根据本揭露一些实施例的半导体器件的一部分的三维示意图。
具体实施方式
以下公开内容提供用于实施所提供主题的不同特征的许多不同的实施例或实例。以下阐述组件及排列的具体实例以简化本揭露。当然，这些仅为实例而非旨在进行限制。举例来说，在以下说明中，在第二特征之上或第二特征上形成第一特征可包括其中第一特征与第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成附加特征从而使得第一特征与第二特征可不直接接触的实施例。另外，本揭露在各种实例中可重复使用参考编号和/或字母。此种重复使用是出于简单及清晰的目的，且自身并不表示所论述的各种实施例和/或配置之间的关系。
此外，为易于说明，本文中可能使用例如“在...之下”、“在...下方”、“下部的”、“在...上方”、“上部的”及类似用语等空间相对性用语来阐述图中所示一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括器件在使用或操作中的不同取向。装置可另外取向(旋转90度或处于其他取向)，且本文中所使用的空间相对性描述语可同样相应地进行解释。
图1A是示出根据本揭露一些实施例的存储器器件10的三维示意图。图1B是示出图1A中所示存储器器件10中的子阵列10a的三维示意图。图1C是示出由图1A中所示存储器器件10中的一列子阵列10a共享的字线104的三维示意图。
参照图1A，存储器器件10是三维存储器器件，且包括形成在衬底100上的存储单元MC的堆叠。在一些实施例中，衬底100是位于例如半导体晶片或绝缘体上覆半导体(semiconductor-on-insulator，SOI)晶片等半导体衬底(未示出)之上的刻蚀终止层(etching stop layer)。在这些实施例中，在衬底100与半导体晶片(或SOI晶片)之间可形成有有源器件(例如，晶体管)及这些有源器件的内连线(均未示出)。在替代性实施例中，衬底100是半导体晶片或SOI晶片。
图1A中由圆圈包围的区是示出存储器器件中的存储单元MC的堆叠的部分的放大图。如放大图中所示，存储单元MC的每一堆叠包括形成在衬底100上的一段堆叠结构102。字线104及隔离层106在堆叠结构102中沿垂直方向Z交替堆叠。在一些实施例中，每一堆叠结构102的最底部层及最顶部层分别是隔离层106中的一者。此外，所属领域中的技术人员可根据设计及工艺要求来调整每一堆叠结构102中的字线104及隔离层106的数量，本揭露不限于此。另外，在一些实施例中，每一堆叠结构102中的字线104及隔离层106沿方向Y延伸，且相邻堆叠结构102沿与方向Y相交的方向X彼此在侧向上间隔开。沿方向Y排列的多个存储单元MC堆叠可共享同一堆叠结构102。另外，每一堆叠结构102可由沿方向X排列的存储单元MC的相邻堆叠共享。字线104可由导电材料形成，而隔离层106可由绝缘材料形成。举例来说，导电材料可包括钨、氮化钛、钌、钼、氮化钨或类似物，而绝缘材料可包括氧化硅、氮化硅、氮氧化硅或类似物。
此外，在堆叠结构102的侧壁上形成有切换层108，且切换层108与堆叠结构102中的字线104及隔离层106在侧向上接触。在一些实施例中，每一切换层108的竖立部分覆盖相邻堆叠结构102的相对侧壁，且每一切换层108的侧向延伸部分横跨在衬底100的位于这些堆叠结构102之间的部分上且连接同一切换层108的竖立部分。另外，每一堆叠结构102的相对侧壁可被多个切换层108中的不同者覆盖。此外，在一些实施例中，切换层108沿堆叠结构102连续地延伸，使得覆盖每一堆叠结构102的相对侧壁的切换层108可由沿方向Y排列的一列存储单元MC共享。切换层108可由铁电材料形成。举例来说，铁电材料可包括氧化铪系材料(例如，氧化铪锆(Hf1-xZrxO)、氧化铪铒(Hf1-xErxO)、氧化铪镧(Hf1-xLaxO)、氧化铪钇(Hf1- xYxO)、氧化铪钆(Hf1-xGdxO)、氧化铪铝(Hf1-xAlxO)、氧化铪钛(Hf1-xTixO)、氧化铪钽(Hf1- xTaxO)或类似物)、钛酸钡(例如，BaTiO3)、钛酸铅(例如，PbTiO3)、锆酸铅(例如，PbZrO3)、铌酸锂(LiNbO3)、铌酸钠(NaNbO3)、铌酸钾(例如，KNbO3)、钽酸钾(KTaO3)、钪酸铋(BiScO3)、铁酸铋(例如，BiFeO3)、氮化铝钪(AlScN)、类似物或其组合。
沟道层110覆盖切换层108的竖立部分的侧壁，且通过切换层108的竖立部分与堆叠结构102中的字线104及隔离层106在侧向上接触。在一些实施例中，每一堆叠结构102的相对侧壁分别被沟道层110中在侧向上分开的一些沟道层110覆盖，使得每一沟道层110可由在单一堆叠中的存储单元MC独占地共享。在这些实施例中，沿方向Y排列的存储单元MC的相邻堆叠之间的串扰可减少。另外，在一些实施例中，相邻堆叠结构102的相对侧壁处的沟道层110彼此分开。在这些实施例中，沟道层110可或可不在切换层108的底部部分上在侧向上延伸，但沟道层110中的每一者可不进一步延伸成与沟道层110中的另一者接触。沟道层110可由多晶硅或金属氧化物半导体材料形成。金属氧化物半导体材料可包括例如氧化铟镓锌(indium gallium zinc oxide，IGZO)等铟系氧化物材料。
成对的导电柱112竖立在衬底100的位于堆叠结构102之间的部分之上。在其中沟道层110在衬底100的位于堆叠结构102之间的部分上为不连续的实施例中，导电柱112可至少部分地竖立在切换层108的底部部分上。每对中的导电柱112分开位于沟道层110中覆盖相邻堆叠结构102的相对侧壁的两者之间且与沟道层110中的所述两者在侧向上接触。此外，沿方向Y排列的多对导电柱112也在侧向上分开。在一些实施例中，隔离结构114分别填充在每对中的导电柱112之间，以便将每对中的导电柱112彼此隔离。另外，在一些实施例中，隔离柱116分别竖立在多对导电柱112之间。在这些实施例中，隔离柱116可进一步延伸而与切换层108在侧向上接触，以便将沟道层110彼此分开。此外，在一些实施例中，位于堆叠结构102的一侧处的成对的导电柱112沿方向Y相对于位于堆叠结构102的另一侧处的成对的导电柱112偏移。在这些实施例中，导电柱112可被称为以交错配置(staggeredconfiguration)进行排列。导电柱112是由导电材料形成，而隔离结构114及隔离柱116分别是由绝缘材料形成。举例来说，导电材料可包括Al、Ti、TiN、TaN、Co、Ag、Au、Cu、Ni、Cr、Hf、Ru、W、Pt或类似物，而绝缘材料可包括氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氧化硅或类似物。
一字线104中的一区段、一切换层108的与所述字线104的所述区段在侧向上接触的一部分、一沟道层110的通过所述切换层108的所述部分电容耦合到所述字线104的所述区段的一部分、以及与所述沟道层110接触的一对导电柱112共同地形成晶体管。所述字线104的所述区段作为晶体管的栅极端子，且所述一对导电柱112作为晶体管的源极端子及漏极端子。当晶体管接通时，在所述沟道层110的所述部分中可形成导电路径，且所述导电路径在所述一对导电柱112之间延伸。另一方面，当晶体管处于关断状态时，所述导电路径可能被切断或不存在。所述切换层108的所述部分用于实现所述字线104的所述区段与所述沟道层110的所述部分之间的电容耦合，且用于将晶体管的阈值电压(threshold voltage)从较低值切换到较高值(或相反)。在编程操作期间，在所述切换层108的所述部分两端设置电压偏置(voltage bias)，且由于铁电极化效应，在所述切换层108中存储有偶极矩(dipolemoment)。另一方面，在抹除操作期间，可在所述切换层108的所述部分两端设置反向电压偏置(reverse voltage bias)，且可在所述切换层108中观察到偶极矩反转(dipole momentreversal)。通过存储具有相反方向的偶极矩，晶体管可具有相对高的阈值电压及相对低的阈值电压，因此在晶体管中可存储有高逻辑状态及低逻辑状态。如此一来，晶体管能够存储数据，且在本揭露中被称为存储单元MC。
如图1A中所示，同一堆叠中的存储单元MC可共享同一切换层108、同一沟道层110及同一对导电柱112，但由不同的字线104控制。位于一对导电柱112的相对两侧处的存储单元MC堆叠可共享同一切换层108及此对导电柱112，但具有不同的沟道层110且由不同的字线104控制。位于同一堆叠结构102的相对两侧处的存储单元MC堆叠可共享相同的字线104，但具有不同的切换层108、不同的沟道层110及不同对的导电柱112。另外，沿方向Y排列的存储单元MC堆叠可共享相同的字线104及同一切换层108，但具有不同的沟道层110及不同对的导电柱112。
参照图1A及图1B，存储器器件10可被划分成多个子阵列10a。尽管图1A中绘示6个子阵列10a，然而存储器器件10可具有少于或多于6个子阵列10a，本揭露不限于所述数量的子阵列10a。如图1A中所示，子阵列10a沿方向X及方向Y排列，且彼此连接。堆叠结构102中的每一者以及位于其相对两侧处的切换层108沿方向Y连续地延伸，且由沿方向Y排列的一列子阵列10a共享。另外，沿方向X排列的相邻子阵列10a可通过共享的堆叠结构102彼此连接。如图1B中所示，每一堆叠结构102在其边缘部分处具有阶梯部分SP，其中所述边缘部分连接到同一列中的另一子阵列10a。阶梯部分SP被设计用于将堆叠结构102中的字线104绕线到外部。在堆叠结构102的阶梯部分SP中，每一字线104及下伏的隔离层106相对于下伏的字线104及位于此下部字线104下方的隔离层106而在侧向上内缩。在其中最顶部的字线104被最顶部的隔离层106覆盖的实施例中，最顶部的隔离层106相对于位在最顶部的隔离层106下方的最顶部的字线104而在侧向上内缩。阶梯部分SP的宽度WSP比堆叠结构102的总宽度W102短，使得子阵列10a内的堆叠结构102可通过在阶梯部分SP的旁边延伸的连接部分CP而连续地延伸到相邻的子阵列10a。连接部分CP不被图案化成阶梯结构，且除连接部分CP的宽度WCP比堆叠结构102的本体部分BP的宽度(即，宽度W102)短以外，连接部分CP与本体部分BP相同。换句话说，连接部分CP中的所有字线104与隔离层106具有实质上相同的长度。另外，堆叠结构102的总宽度W102是阶梯部分的宽度WSP与连接部分CP的宽度WCP之和。此外，连接部分CP的侧壁部分地被阶梯部分SP共享。应注意，本文中所述用语“宽度”指示沿与堆叠结构102的延伸方向垂直的方向的尺寸，而本文中所述用语“长度”指示沿堆叠结构102的延伸方向的尺寸。举例来说，用语“宽度”指示沿与堆叠结构102延伸方向Y相交的方向X的尺寸。另一方面，用语“长度”指示沿方向Y的尺寸。在一些实施例中，宽度WSP相对于宽度WCP的比率的范围介于0.1到10，且宽度WSP相对于宽度W102的比率的范围介于0.1到0.9。然而，所属领域中的技术人员可根据工艺及设计要求来调整这些宽度，本揭露不限于此。
在一些实施例中，阶梯部分SP位于堆叠结构102的相同半部(例如，左半部)处。在这些实施例中，覆盖相邻堆叠结构102的相对侧壁的切换层108可与这些堆叠结构102中的一者的连接部分CP的侧壁在侧向上接触，且与这些堆叠结构102中的另一者的阶梯部分SP的侧壁在侧向上接触。此外，单独观察子阵列10a(如图1B中所示)，堆叠结构102的阶梯部分SP及连接部分CP可被视为堆叠结构102的本体部分BP的伸长部分。被图案化成阶梯结构的伸长部分被称作阶梯部分SP，而未被图案化成阶梯结构的伸长部分被称作连接部分CP。
在一些实施例中，每一子阵列10a内的堆叠结构102的阶梯部分SP及连接部分CP位于子阵列10a的单侧。在这些实施例中，如图1A中所示，子阵列10a内的堆叠结构102通过其连接部分CP延伸到同一列中的相邻子阵列10a，同时通过其本体部分BP延伸到同一列中的另一相邻子阵列10a。此外，在一些实施例中，在堆叠结构102的边缘部分之间填充有绝缘结构118。绝缘结构118可立在切换层108的侧向延伸部分上。另外，绝缘结构118可与切换层108的竖立部分在侧向上接触，而无沟道层介于其间。此外，在一些实施例中，在堆叠结构102的阶梯部分SP上形成有层间介电结构120。堆叠结构102的阶梯部分SP中的台阶被层间介电结构120覆盖，且层间介电结构120可被填充到与堆叠结构102的连接部分CP及本体部分BP的顶表面实质上齐平的高度。另外，层间介电结构120可分别与切换层108中的一者在侧向上接触。绝缘结构118及层间介电结构120可分别由绝缘材料形成。举例来说，绝缘材料可包括氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氧化硅或类似物。
参照图1B及图1C，由于将每一堆叠结构102的位于子阵列10a的边缘处的部分经图案化成阶梯结构(即，阶梯部分SP)，因此堆叠结构102中的字线104(除最底部的字线104以外)可分别具有宽部分TP及窄部分NP。每一堆叠结构102的宽部分TP及窄部分NP沿方向Y交替排列。字线104的窄部分NP包括在如参照图1B阐述的堆叠结构102的连接部分CP中。另一方面，宽部分TP的边缘区ER与窄部分NP在侧向上接触，且包括在堆叠结构102的阶梯部分SP中。另外，宽部分TP的其他区包括在堆叠结构102的本体部分BP中。作为另外一种选择，这些字线104可被阐述为具有多个侧向内缩RS。侧向内缩RS指示字线104的用于形成阶梯结构的台阶的所移除部分，且由窄部分NP的侧壁及宽部分TP的一些边缘界定。在一些实施例中，字线104的窄部分NP沿方向X的宽度W104可实质上等于如参照图1B阐述的宽度WCP，范围介于10nm到1000nm。另外，字线104的窄部分NP沿方向Y的长度L104的范围可介于500nm到10000nm。
图2A是示出包括如图1A中所示存储器器件10的半导体器件20的三维示意图。图2B是示出图2A中所示半导体器件20的存储器器件10的子阵列10a及下伏的字线驱动器WD的三维示意图。图2C是示出图2A中所示半导体器件20中的字线104中的一者以及对应的字线驱动器WD及字线绕线WR的三维示意图。
参照图2A及图2B，半导体器件20包括如参照图1A到图1C阐述的存储器器件10。另外，半导体器件20进一步包括用于驱动存储器器件10中的字线104的字线驱动器WD。在其中存储器器件10的衬底100是位于半导体衬底之上的刻蚀终止层的实施例中，字线驱动器WD可包括形成在半导体衬底200(部分示于图2B中)上且排列在衬底100下方的晶体管。在这些实施例中，字线驱动器WD可被视为半导体器件20的前端工艺(front-end-of-line，FEOL)结构的一部分，而存储器器件10可被整合在半导体器件20的后端工艺(back-end-of-line，BEOL)结构中。在一些实施例中，一些字线驱动器WD交叠于参照图1B阐述的堆叠结构102的阶梯部分SP。如图2B中所示，字线驱动器WD的晶体管分别包括栅极结构202及位于栅极结构202的相对两侧处的源极/漏极结构204。在一些实施例中，栅极结构202形成在半导体衬底200的实质上平坦的表面上，且源极/漏极结构204是半导体衬底200中的掺杂区或形成在半导体衬底200的凹陷中的外延结构。在这些实施例中，字线驱动器WD的晶体管被称为平面型晶体管，且半导体衬底200的分别被栅极结构202覆盖且在源极/漏极结构204之间延伸的表层部分(skin portion)作为晶体管的导电沟道。在替代性实施例中，字线驱动器WD的晶体管分别被形成为鳍型晶体管或栅极全环绕(gate-all-around，GAA)晶体管。在这些替代性实施例中，与栅极结构交错且被栅极结构覆盖的三维结构(例如，鳍结构、纳米片或类似物)作为晶体管的导电沟道。在一些实施例中，字线驱动器的相邻晶体管之间的间距S的范围介于10nm到1000nm。此外，尽管未示出，然而字线驱动器WD可进一步包括其他有源器件和/或无源器件。
参照图2B及图2C，存储器器件10中的字线104可通过字线绕线WR而绕线到字线驱动器WD。在一些实施例中，用于将字线104中的每一者连接到对应的字线驱动器WD的字线绕线WR包括导通孔206、导电迹线208及穿孔210。导通孔206竖立在对应堆叠结构102的阶梯部分SP中的一者中的台阶上，以便与被图案化以形成此台阶的字线104建立电连接。另外，导通孔206可穿透层间介电结构120的覆盖此台阶的部分，到达高于堆叠结构102及层间介电结构120的顶表面的高度。导电迹线208在导通孔206之上而在侧向上延伸，且电连接到导通孔206。举例来说，导电迹线208可沿方向X延伸。穿孔210可从导电迹线208的底表面延伸到字线驱动器WD中对应晶体管的源极/漏极结构204中的一者。另外，穿孔210与导通孔206在侧向上间隔开。在一些实施例中，穿孔210穿透一绝缘结构118、衬底100及形成在字线驱动器WD与衬底100之间的介电层(未示出)。在这些实施例中，穿孔210穿透存储器器件10，而不是设置在存储器器件10周围。另外，导电迹线208可在存储器器件10的边界内延伸，而不是延伸出存储器器件10的边界之外。因此，字线104可在较小的区域内绕线到字线驱动器WD。此外，由于穿孔210从半导体器件20的BEOL结构延伸到FEOL结构，而导通孔206在半导体器件20的BEOL结构内延伸，因此穿孔210所具有的高度可大于导通孔206的高度。如图2C中所示，导通孔206可竖立在字线104的宽部分TP上。此外，导电迹线208分别将导通孔206中的一者从对应字线104的一侧(例如，右侧)绕线到此字线104的相对一侧(例如，左侧)。
重新参照图2B，半导体器件20进一步包括连接到存储器器件10中的导电柱112的源极线SL及位线BL。每对中的导电柱112分别连接到源极线SL中的一者及位线BL中的一者。另外，源极线SL中的每一者及位线BL中的每一者分别连接到沿方向X排列的一行导电柱112。在其中导电柱112如参照图1A所述以交错配置排列的实施例中，源极线SL及位线BL可交替排列。举例来说，源极线SL及位线BL可沿方向X延伸，且可沿方向Y交替排列。在替代性实施例中，源极线SL或位线BL形成在位于字线驱动器WL与衬底100之间的介电层(未示出)中，而源极线SL及位线BL中的另一者在存储器器件10之上延伸。在这些实施例中，可进一步形成从导电柱112中的一些导电柱112的底表面穿过衬底100延伸到源极线SL或位线BL的导通孔(未示出)。
如上所述，形成在堆叠结构102及位于堆叠结构102之间的元件中的存储单元MC是可堆叠的，因此存储器器件10不再受二维设计所限制，且存储器器件10的存储密度可显著增加。此外，堆叠结构102的阶梯部分SP分别具有比对应堆叠结构102的宽度(即，参照图1B阐述的宽度W102)短的宽度(即，如参照图1B阐述的宽度WSP)。因此，每一堆叠结构102中的字线104不在沿堆叠结构102的延伸方向排列的相邻子阵列10a之间的界面处被切断。相反，每一堆叠结构102中的字线104可经由堆叠结构102的沿堆叠结构102的阶梯部分SP延伸的连接部分CP延伸穿过所述界面。由于对应堆叠结构102中的每一字线104可连续地延伸穿过多个子阵列10a，因此驱动字线104需要较小的驱动电流。因此，字线驱动器WD的尺寸(例如，字线驱动器WD中的晶体管的尺寸)可进一步微缩，且更多的有源器件和/或无源器件可整合在半导体器件20的FEOL结构中。作为替代地，如果字线驱动器WD的尺寸未进一步微缩，则字线驱动器WD(例如，字线驱动器WD中的晶体管)的驱动能力可等效地被提高。
图3是示出如图1A中所示存储器器件10的制造方法的流程图。图4A到图4J是示出在如图3中所示存储器器件10的制造工艺期间的各种阶段处的中间结构的三维示意图。图5A到图5J是分别示出图4A到图4J中所示中间结构的子阵列区40a的三维示意图。
应注意，将要参照图4A到图4J阐述的中间结构可被划分成子阵列区40a。子阵列区40a将成为图1A中所示的子阵列10a，且每一中间结构的子阵列区40a中的一者进一步示出在图5A到图5J中。
参照图3、图4A及图5A，执行步骤S100，以在衬底100上形成初始堆叠结构402。初始堆叠结构402包括沿垂直方向Z交替堆叠的牺牲层404及隔离层406。牺牲层404将被图案化且被替换以形成如图1A中所示的字线104，而隔离层406将被图案化以形成如图1A中所示的隔离层106。牺牲层404相对于隔离层406具有足够的刻蚀选择性，且衬底100相对于牺牲层404及隔离层406具有足够的刻蚀选择性。举例来说，隔离层406可由氧化硅形成，而牺牲层404可由氮化硅形成，且衬底100可由碳化硅、碳氧化硅(SiOC)、碳氮氧化硅(SiOCN)、碳氮化硅(SiCN)或类似物形成。在一些实施例中，通过例如化学气相沉积(chemical vapordeposition，CVD)工艺等沉积工艺分别形成衬底100、牺牲层404及隔离层406。
参照图3、图4B及图5B，执行步骤S102，以在初始堆叠结构402上形成硬掩模层HM。目前，硬掩模层HM可全面地覆盖初始堆叠结构402。硬掩模层HM相对于牺牲层404及隔离层406具有足够的刻蚀选择性。举例来说，硬掩模层HM可由非晶硅、碳化硅、碳氧化硅、碳氮氧化硅、碳氮化硅、高介电常数(high-k)介电材料(即，介电常数(k)大于3.9或者大于7或更大的介电材料)或类似物。在一些实施例中，通过例如CVD工艺等沉积工艺形成硬掩模层HM。
参照图3、图4C及图5C，执行步骤S104，以将硬掩模层HM图案化以形成硬掩模图案HM’。硬掩模图案HM’具有位于子阵列区40a的边缘部分处的开口P，且初始堆叠结构402的最顶部层(例如，隔离层406中的一者)的部分通过开口P暴露出。开口P界定如参照图1A及图1B阐述的堆叠结构102的阶梯部分SP的位置。在一些实施例中，开口P位于子阵列区40a的相同侧处。用于将硬掩模层HM图案化以形成硬掩模图案HM’的方法可包括光刻工艺及刻蚀工艺(例如，各向异性刻蚀工艺)。由于硬掩模层HM相对于牺牲层404及隔离层406具有足够的刻蚀选择性，因此牺牲层404及隔离层406在刻蚀工艺期间可保持实质上完整无缺。
参照图3、图4D及图5D，执行步骤S106，以在硬掩模图案HM’上形成光刻胶图案PR。光刻胶图案PR可具有在侧向上分开的部分，所述在侧向上分开的部分各自覆盖沿方向X排列的一行子阵列区40a。光刻胶图案PR的分开的部分中的每一者可从一行子阵列区40a的边缘在侧向上内缩，硬掩模图案HM’的开口P位于所述边缘处。因此，硬掩模图案HM’的位于开口P之间的部分被部分地暴露出，初始堆叠结构402的最顶部层的与开口P交叠的部分也被暴露出。光刻胶图案PR可由感光材料形成，且用于形成光刻胶图案PR的方法可包括光刻工艺。
参照图3、图4E及图5E，执行步骤S108，以将初始堆叠结构402的与开口P交叠的部分分别图案化成阶梯结构ST。在一些实施例中，执行多个修整及刻蚀工艺(trim-and-etchprocess)以形成阶梯结构ST，且随后移除其余的光刻胶图案PR。修整及刻蚀工艺可包括使用光刻胶图案PR及硬掩模图案HM’作为掩模(shadow mask)对初始堆叠结构402的被暴露出的部分执行第一刻蚀工艺。随后，修整光刻胶图案PR(从子阵列区40a的边缘进一步内缩)，且使用经修整的光刻胶图案PR及硬掩模图案HM’作为掩模来执行第二刻蚀工艺。此后，可执行更多的修整工艺及刻蚀工艺，直到形成阶梯结构ST为止。在形成阶梯结构ST之后，通过例如剥除工艺(stripping process)或灰化工艺(ashing process)移除其余的光刻胶图案。在阶梯结构ST中的每一者中，每一牺牲层404及下伏的隔离层406从下伏的牺牲层404及位于此下部牺牲层404下方的隔离层406在侧向上内缩。在其中最顶部的牺牲层404被最顶部的隔离层406覆盖的实施例中，阶梯结构ST中的最顶部的隔离层406从位于最顶部的隔离层406下方的最顶部的牺牲层404在侧向上内缩。另一方面，初始堆叠结构402的其他部分仍然被相对于初始堆叠结构402中的材料具有足够的刻蚀选择性的硬掩模图案HM’覆盖，因此初始堆叠结构402的这些部分在阶梯结构ST的形成期间将不会被图案化。最终，可通过例如各向同性刻蚀工艺等附加的刻蚀工艺来移除硬掩模图案HM’。
参照图3、图4F及图5F，执行步骤S110，以在阶梯结构ST上提供层间介电结构420。层间介电结构420覆盖阶梯结构ST的台阶，且将被图案化以形成如参照图1A及图1B阐述的层间介电结构120。在一些实施例中，层间介电结构420的顶表面与初始堆叠结构402的最顶部表面实质上共面。用于形成层间介电结构420的方法可包括通过例如CVD工艺等沉积工艺在初始堆叠结构402上提供绝缘材料。绝缘材料可覆盖阶梯结构ST的台阶及初始堆叠结构402的最顶部表面。随后，通过平坦化工艺(planarization process)移除绝缘材料的位于初始堆叠结构402的最顶部表面上方的部分，且绝缘材料的其余部分形成层间介电结构420。举例来说，平坦化工艺可包括抛光工艺、刻蚀工艺或其组合。
参照图3、图4G及图5G，执行步骤S112，以在当前结构中形成沟槽TR。沟槽TR在垂直方向上穿透初始堆叠结构402，且沿方向Y在侧向上延伸穿过阶梯结构ST及初始堆叠结构402的一些其他部分。通过形成沟槽TR，初始堆叠结构402被切割成在侧向上分开的部分。初始堆叠结构402的这些分开的部分中的隔离层406形成如参照图1A及图1B阐述的隔离层106，而初始堆叠结构402的这些在侧向上分开的部分中的牺牲层404将被如参照图1A及图1B阐述的字线104替换。另外，在沟槽TR的形成期间，移除层间介电结构420的一些部分。层间介电结构420的其余部分形成如参照图1A及图1B阐述的层间介电结构120。用于形成沟槽TR的方法可包括至少一个光刻工艺及刻蚀工艺(例如，各向异性刻蚀工艺)。
参照图3、图4H及图5H，执行步骤S114，而以参照图1A及图1B阐述的字线104替换牺牲层404。通过执行此种替换，初始堆叠结构402的在侧向上分开的部分变成如参照图1A及图1B阐述的堆叠结构102。在一些实施例中，以字线104替换牺牲层404的方法包括通过各向同性刻蚀工艺移除牺牲层404。衬底100、隔离层106及层间介电结构120可相对于牺牲层404具有足够的刻蚀选择性，因此在各向同性刻蚀工艺期间可实质上完整无缺。此外，层间介电结构120可在移除牺牲层404之后支撑隔离层406，使其不塌陷。随后，可通过沉积工艺(例如，CVD工艺或原子层沉积(atomic layer deposition，ALD)工艺)在沟槽TR以及先前由牺牲层404占用的空间中填充导电材料。此后，通过例如各向异性刻蚀工艺等刻蚀工艺移除导电材料的位于沟槽TR中的部分。导电材料的其余部分位于先前由牺牲层404占用的空间处，且形成字线104。另外，在此种刻蚀工艺期间，隔离层106及层间介电结构120可作为掩模。
参照图3、图4I及图5I，执行步骤S116，以在沟槽TR中形成切换层108、半导体层410及绝缘壁414。将会图案化半导体层410以形成如参照图1A及图1B阐述的沟道层110，且将会图案化绝缘壁414以形成如参照图1A及图1B阐述的隔离结构114。切换层108共形地覆盖沟槽TR的表面。因此，切换层108分别覆盖沟槽TR中的一者的相对侧壁及底表面。切换层108的竖立部分沿沟槽TR的侧壁在侧向上延伸，而切换层108的侧向延伸部分延展于沟槽TR的底表面上。半导体层410中的每一者位于切换层108中的一者的内侧处，且覆盖此切换层108的竖立部分的相对侧壁。在一些实施例中，半导体层410也可在切换层108的侧向延伸部分上延伸，但每一沟槽TR中的相邻半导体层410可不彼此接触。绝缘壁414竖立在沟槽TR中，且半导体层410中的每一者夹在一切换层108与一绝缘壁414之间。在一些实施例中，用于形成切换层108、半导体层410及绝缘壁414的方法包括依序形成全面且共形地覆盖如图4H中所示结构的切换材料层及半导体材料层。可通过例如CVD工艺或ALD工艺等沉积工艺分别形成切换材料层及半导体材料层。随后，通过例如各向异性刻蚀工艺等刻蚀工艺至少部分地移除半导体材料层的位于沟槽TR的底部处的部分。在刻蚀工艺期间，也可移除半导体材料层的位于堆叠结构102上方的部分，且半导体材料层的其余部分可形成半导体层410。此后，通过例如CVD工艺等沉积工艺在当前结构上形成绝缘材料。绝缘材料填充沟槽TR，且可进一步延伸到堆叠结构102上。之后，通过平坦化工艺移除绝缘材料的位于堆叠结构102上方的部分以及切换材料层的位于堆叠结构102上方的部分。绝缘材料的其余部分形成绝缘壁414，且切换材料层的其余部分形成切换层108。举例来说，平坦化工艺可包括抛光工艺、刻蚀工艺或其组合。
参照图3、图4J及图5J，执行步骤S118，以形成如参照图1A及图1B阐述的隔离柱116及绝缘结构118。在隔离柱116及绝缘结构118的形成期间，将绝缘壁414图案化以形成如参照图1A及图1B阐述的隔离结构114，且将半导体层410图案化以形成如参照图1A及图1B阐述的沟道层110。在一些实施例中，用于形成隔离柱116及绝缘结构118的方法包括通过光刻工艺及刻蚀工艺(例如，各向异性刻蚀工艺)在绝缘壁414中形成第一开口及第二开口。第一开口将容纳隔离柱116，而第二开口将容纳绝缘结构118。在第一开口及第二开口的形成期间，移除半导体层410的部分，且半导体层410的其余部分形成沟道层110。随后，通过沉积工艺(例如，CVD工艺)将绝缘材料填充到第一开口及第二开口中。然后，通过平坦化工艺移除绝缘材料的位于堆叠结构102上方的部分。位于第一开口中的绝缘材料的其余部分形成隔离柱116，而位于第二开口中的绝缘材料的其余部分形成绝缘结构118。举例来说，平坦化工艺可包括抛光工艺、刻蚀工艺或其组合。
参照图3、图1A及图1B，执行步骤S120，以形成导电柱112。移除隔离结构114的一些部分以形成用于容纳导电柱112的开口。在一些实施例中，用于形成导电柱112的方法包括通过光刻工艺及刻蚀工艺(例如，各向异性刻蚀工艺)在隔离结构114中形成开口。随后，通过沉积工艺(例如，物理气相沉积(physical vapor deposition，PVD)工艺或CVD工艺)、镀覆工艺或其组合在当前结构上提供导电材料。导电材料可填充开口，且可进一步延伸到堆叠结构102上。然后，通过平坦化工艺移除导电材料的位于堆叠结构102上方的部分，且导电材料的其余部分形成导电柱112。举例来说，平坦化工艺可包括抛光工艺、刻蚀工艺或其组合。
至此，已形成图1A中所示的存储器器件10。在形成存储器器件10之前，可对如参照图2A及图2B阐述的半导体衬底200执行初步工艺，以形成包括字线驱动器WD的FEOL结构以及包括字线绕线WR的下部部分的BEOL结构的一部分。此外，在形成存储器器件10之后，可执行进一步的工艺以形成字线绕线WR的位于存储器器件10上方且穿透存储器器件10的上部部分。在其中源极线SL及位线BL设置在存储器器件10上方的实施例中，在形成存储器器件10之后还形成源极线SL及位线BL以及用于将源极线SL及位线BL连接到导电柱112的可能的通孔(未示出)。
图6A是示出根据本揭露一些实施例的半导体器件20’的一部分的示意性平面图。图6B是示出图6A中所示半导体器件20’中的字线104中的一者以及对应的字线驱动器WD及字线绕线WR’的三维示意图。将要参照图6A及图6B阐述的半导体器件20’相似于参照图2A到图2C阐述的半导体器件20，因此将仅论述半导体器件20、20’之间的差异，且将不再对相同或类似的部件予以赘述。
参照图2B及图6A，将图2B中所示的堆叠结构102被在水平方向上翻转，则堆叠结构102将变成如图6A中所示的堆叠结构102’。换句话说，如果图2B中所示的堆叠结构102的阶梯部分SP位于堆叠结构102的右侧处，则图6A中所示的堆叠结构102’的阶梯部分SP将位于堆叠结构102’的左侧处。如图6A中所示，一堆叠结构102’中的阶梯部分SP沿方向Y延伸且在绝缘结构118中的两者之间延伸。这些绝缘结构118中的一者比另一者更靠近对应堆叠结构102’的此阶梯部分SP。相对远的绝缘结构118d与堆叠结构102’的此阶梯部分SP在此堆叠结构102’的连接部分CP介于其间的条件下在侧向上间隔开，而相对近的绝缘结构118c与堆叠结构102’的此阶梯部分SP在无此堆叠结构102’的连接部分介于其间的条件下在侧向上间隔开。如图6A及图6B中所示，在一些实施例中，字线绕线WR’分别从对应堆叠结构102’中的阶梯部分SP中的一者穿过所述相对近的绝缘结构118c延伸到下伏的字线驱动器WD(如参照图2B及图2C所阐述)。在这些实施例中，字线绕线WR’中的导电迹线208’的长度L208’可缩短，且从字线104到字线驱动器WD的绕线路径可缩短。
图7A是示出根据本揭露一些实施例的半导体器件20”的一部分的示意性平面图。图7B是示出图7A中所示半导体器件20”中的字线104中的一者以及对应的字线驱动器WD及字线绕线WR”的三维示意图。将要参照图7A及图7B阐述的半导体器件20”相似于参照图2A到图2C阐述的半导体器件20，因此将仅论述半导体器件20、20”之间的差异，且将不再对相同或类似的部件予以赘述。
参照图7A及图7B，在一些实施例中，对应堆叠结构102”中的每一连接部分CP在此堆叠结构102”的两个阶梯部分SP之间延伸。位于连接部分CP的相对两侧处的阶梯部分SP可具有实质上相同的占用面积。作为另外一种选择，这些阶梯部分中的一者可具有比另一阶梯部分SP的占用面积大的占用面积。如图7B中所示，位于连接部分CP的相对两侧处的阶梯部分SP分别被绕线到外部，且可连接到字线驱动器WD的同一晶体管。在一些实施例中，字线绕线WR”包括导通孔206’、导电迹线208及穿孔210。导通孔206’中的两者竖立在位于连接部分CP中的一者的相对两侧处的阶梯部分SP中的台阶上。这些台阶位于同一水平高度处，因此是通过对同一字线104进行图案化来形成。一导电迹线208在此两个导通孔206’之上延伸，且电连接到此两个导通孔206’。另外，一穿孔210将此导电迹线208连接到字线驱动器WD的对应晶体管。
图8是示出根据本揭露一些实施例的半导体器件20-1的一部分的三维示意图。将要参照图8阐述的半导体器件20-1相似于参照图2A阐述的半导体器件20，因此将仅论述半导体器件20、20-1之间的差异，且将不再对相同或类似的部件予以赘述。
参照图2A，连接到第一子阵列10a的源极线SL及位线BL相对于连接到第二子阵列10a的源极线SL及位线BL而沿方向Y偏移。第一子阵列10a与第二子阵列10a在方向X上彼此相邻。另一方面，如图8中所示，连接到第一子阵列10a的源极线SL及位线BL与连接到第二子阵列10a的源极线SL及位线BL对齐，其中第二子阵列10a在方向X上与第一子阵列10a相邻。
如上所述，存储器器件中的存储单元是可堆叠的，因此存储器器件不再受二维设计所限制，且存储器器件的存储密度可显著增加。此外，根据本揭露的字线连续地延伸穿过同一列中的相邻子阵列，而不是在同一列中的相邻子阵列之间的界面处被切断。因此，驱动字线仅需要较小的驱动电流。因此，字线驱动器的尺寸可进一步微缩，且更多的有源器件和/或无源器件可整合在半导体器件的FEOL结构中。作为替代地，如果字线驱动器的尺寸未进一步微缩，则字线驱动器的驱动能力可等效地提高。
在本揭露的一个方面中，提供一种存储器器件。所述存储器器件包括：堆叠结构，包括交替堆叠在衬底上的多个隔离层及多条字线，且沿第一方向延伸，其中所述堆叠结构在所述堆叠结构的边缘区处具有阶梯部分及连接部分，在所述阶梯部分中的所述多条字线中的每一者相对于所述多条字线中下伏的一者而在侧向上内缩，所述连接部分沿所述阶梯部分延伸且位于所述阶梯部分的旁边，且所述连接部分中的所述多条字线与所述多个隔离层具有在所述第一方向上实质上相同的长度；切换层，覆盖所述堆叠结构的侧壁；多个第一沟道层，覆盖所述切换层的背对所述堆叠结构的侧壁，且在所述第一方向上彼此侧向间隔开；以及成对的多个导电柱，竖立在所述衬底上且通过所述多个第一沟道层与所述切换层在侧向上接触，其中每对中的所述导电柱在所述第一方向上彼此侧向间隔开，且相邻对的所述导电柱也在所述第一方向上侧向间隔开。
在一些实施例中，所述堆叠结构的所述阶梯部分具有在与所述第一方向相交的第二方向上的宽度，所述堆叠结构具有在所述第二方向上的总宽度，且所述堆叠结构的所述阶梯部分的所述宽度比所述堆叠结构的所述总宽度短。在一些实施例中，所述堆叠结构的所述连接部分具有在所述第二方向上的宽度，且所述堆叠结构的所述总宽度是所述堆叠结构的所述阶梯部分的所述宽度与所述堆叠结构的所述连接部分的所述宽度之和。在一些实施例中，所述堆叠结构的所述连接部分的侧壁与所述切换层在侧向上接触，且所述堆叠结构的所述连接部分的另一侧壁部分地被所述堆叠结构的所述阶梯部分共享。在一些实施例中，存储器器件进一步包括：层间介电层，覆盖所述堆叠结构的所述阶梯部分且与所述堆叠结构的所述连接部分在侧向上接触。在一些实施例中，所述多条字线中的一者具有宽部分及所具有的宽度小于所述宽部分的宽度的窄部分，且所述窄部分沿所述第一方向相对于所述宽部分而突出。在一些实施例中，与所述多条字线中的所述一者的所述窄部分在侧向上接触的所述多条字线中的所述一者的所述宽部分的边缘区包括在所述堆叠结构的所述阶梯部分中，且所述字线中的所述一者的所述窄部分包括在所述堆叠结构的所述连接部分中。在一些实施例中，所述多条字线中的所述一者具有由所述窄部分的侧壁及所述宽部分的边缘界定的侧向内缩。在一些实施例中，所述切换层是由铁电材料形成。在一些实施例中，存储器器件进一步包括：另外一个所述堆叠结构，其中所述两个堆叠结构沿与所述第一方向相交的第二方向在侧向上间隔开，所述切换层覆盖所述两个堆叠结构的相对侧壁及所述衬底的位于所述两个堆叠结构之间的部分；以及多个第二沟道层，通过所述切换层的部分与所述另外一个所述堆叠结构在侧向上接触，且在所述第一方向上侧向间隔开，其中每对所述导电柱与所述多个第一沟道层中的一者及所述多个第二沟道层中的一者在侧向上接触。在一些实施例中，所述切换层与所述两个堆叠结构中的一者的所述连接部分及所述两个堆叠结构中的另一者的所述阶梯部分在侧向上接触。在一些实施例中，所述堆叠结构具有另外一个所述阶梯部分，所述堆叠结构的所述连接部分在所述堆叠结构的所述两个阶梯部分之间延伸。
在本揭露的另一方面中，提供一种存储器器件。所述存储器器件包括：堆叠结构，包括交替堆叠在衬底上的多个隔离层及多条字线，且沿第一方向延伸，其中所述堆叠结构具有沿所述第一方向分开排列的多个阶梯部分，所述多个阶梯部分中的每一者具有在与所述第一方向相交的第二方向上的宽度，且所述多个阶梯部分中的每一者的所述宽度小于所述堆叠结构在所述第二方向上的总宽度；切换层，覆盖所述堆叠结构的侧壁；多个第一沟道层，覆盖所述切换层的背对所述堆叠结构的侧壁，且沿所述第一方向彼此在侧向上间隔开；以及成对的多个导电柱，竖立在所述衬底上且通过所述多个第一沟道层与所述切换层在侧向上接触，其中每对中的所述导电柱在所述第一方向上彼此侧向间隔开，且相邻对的所述导电柱也在所述第一方向上侧向间隔开。
在一些实施例中，所述多个隔离层及所述多条字线沿所述第一方向连续地延伸而侧向贯穿所述堆叠结构。在一些实施例中，所述堆叠结构具有多个连接部分，所述连接部分各自在所述多个阶梯部分中的一者的旁边延伸且连接所述堆叠结构的位于所述多个阶梯部分中的所述一者的相对两侧处的部分。
在本揭露的又一方面中，提供一种半导体器件。所述半导体器件包括：衬底；堆叠结构，包括交替堆叠在所述衬底上的多个隔离层及多条字线，且沿第一方向延伸，其中所述堆叠结构在所述堆叠结构的边缘区处具有阶梯部分及连接部分，所述连接部分沿所述阶梯部分延伸，且与所述阶梯部分在侧向上接触；切换层，覆盖所述堆叠结构的侧壁；多个沟道层，覆盖所述切换层的背对所述堆叠结构的侧壁，且在所述第一方向上彼此侧向间隔开；成对的多个导电柱，竖立在所述衬底上且通过所述多个沟道层与所述切换层在侧向上接触，其中每对中的所述导电柱在所述第一方向上彼此侧向间隔开，且相邻对的所述导电柱也在所述第一方向上侧向间隔开；多个字线驱动器，设置在所述衬底下方；以及多个字线绕线，从所述堆叠结构的所述阶梯部分的多个台阶穿过所述衬底延伸到所述多个字线驱动器。
在一些实施例中，所述多个字线驱动器包括多个晶体管。在一些实施例中，所述多个字线绕线包括多个导通孔、多条导电迹线及多个穿孔，所述多个导通孔竖立在所述堆叠结构的所述阶梯部分的所述多个台阶上，所述导电迹线在所述堆叠结构之上侧向延伸且电连接到所述多个导通孔，且所述多个穿孔从所述多个导电迹线的底部穿过所述衬底延伸到所述多个字线驱动器。在一些实施例中，半导体器件进一步包括另外一个所述堆叠结构，其中所述两个堆叠结构沿与所述第一方向相交的第二方向在侧向上间隔开，且所述多个穿孔竖立在所述两个堆叠结构之间。在一些实施例中，半导体器件进一步包括电连接到所述多个导电柱的多条源极线及多条位线，其中所述多条源极线在所述堆叠结构之上或在所述多个字线驱动器与所述衬底之间侧向延伸，且所述多条位线也在所述堆叠结构之上或在所述多个字线驱动器与所述衬底之间侧向延伸。
以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本揭露的各个方面。所属领域中的技术人员应理解，其可容易地使用本揭露作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，此种等效构造并不背离本揭露的精神及范围，而且他们可在不背离本揭露的精神及范围的条件下在本文中作出各种改变、代替及变更。

Claims (10)

1.一种存储器器件，包括：
堆叠结构，包括交替堆叠在衬底上的多个隔离层及多条字线，且沿第一方向延伸，其中所述堆叠结构在所述堆叠结构的边缘区处具有阶梯部分及连接部分，在所述阶梯部分中的所述多条字线中的每一者相对于所述多条字线中下伏的一者而在侧向上内缩，所述连接部分沿所述阶梯部分延伸且位于所述阶梯部分的旁边，且所述连接部分中的所述多条字线与所述多个隔离层具有在所述第一方向上实质上相同的长度；
切换层，覆盖所述堆叠结构的侧壁；
多个第一沟道层，覆盖所述切换层的背对所述堆叠结构的侧壁，且在所述第一方向上彼此侧向间隔开；以及
成对的多个导电柱，竖立在所述衬底上且通过所述多个第一沟道层与所述切换层在侧向上接触，其中每对中的所述导电柱在所述第一方向上彼此侧向间隔开，且相邻对的所述导电柱也在所述第一方向上侧向间隔开。
2.根据权利要求1所述的存储器器件，其中所述堆叠结构的所述阶梯部分具有在与所述第一方向相交的第二方向上的宽度，所述堆叠结构具有在所述第二方向上的总宽度，且所述堆叠结构的所述阶梯部分的所述宽度比所述堆叠结构的所述总宽度短。
3.根据权利要求2所述的存储器器件，其中所述堆叠结构的所述连接部分具有在所述第二方向上的宽度，且所述堆叠结构的所述总宽度是所述堆叠结构的所述阶梯部分的所述宽度与所述堆叠结构的所述连接部分的所述宽度之和。
4.根据权利要求1所述的存储器器件，其中所述堆叠结构的所述连接部分的侧壁与所述切换层在侧向上接触，且所述堆叠结构的所述连接部分的另一侧壁部分地被所述堆叠结构的所述阶梯部分共享。
5.根据权利要求1所述的存储器器件，进一步包括：
层间介电层，覆盖所述堆叠结构的所述阶梯部分且与所述堆叠结构的所述连接部分在侧向上接触。
6.根据权利要求1所述的存储器器件，其中所述多条字线中的一者具有宽部分及所具有的宽度小于所述宽部分的宽度的窄部分，且所述窄部分沿所述第一方向相对于所述宽部分而突出。
7.根据权利要求6所述的存储器器件，其中与所述多条字线中的所述一者的所述窄部分在侧向上接触的所述多条字线中的所述一者的所述宽部分的边缘区包括在所述堆叠结构的所述阶梯部分中，且所述字线中的所述一者的所述窄部分包括在所述堆叠结构的所述连接部分中。
8.根据权利要求6所述的存储器器件，其中所述多条字线中的所述一者具有由所述窄部分的侧壁及所述宽部分的边缘界定的侧向内缩。
9.一种存储器器件，包括：
堆叠结构，包括交替堆叠在衬底上的多个隔离层及多条字线，且沿第一方向延伸，其中所述堆叠结构具有沿所述第一方向分开排列的多个阶梯部分，所述多个阶梯部分中的每一者具有在与所述第一方向相交的第二方向上的宽度，且所述多个阶梯部分中的每一者的所述宽度小于所述堆叠结构在所述第二方向上的总宽度；
切换层，覆盖所述堆叠结构的侧壁；
多个第一沟道层，覆盖所述切换层的背对所述堆叠结构的侧壁，且沿所述第一方向彼此在侧向上间隔开；以及
成对的多个导电柱，竖立在所述衬底上且通过所述多个第一沟道层与所述切换层在侧向上接触，其中每对中的所述导电柱在所述第一方向上彼此侧向间隔开，且相邻对的所述导电柱也在所述第一方向上侧向间隔开。
部分。
10.一种半导体器件，包括：
衬底；
堆叠结构，包括交替堆叠在所述衬底上的多个隔离层及多条字线，且沿第一方向延伸，其中所述堆叠结构在所述堆叠结构的边缘区处具有阶梯部分及连接部分，所述连接部分沿所述阶梯部分延伸，且与所述阶梯部分在侧向上接触；
切换层，覆盖所述堆叠结构的侧壁；
多个沟道层，覆盖所述切换层的背对所述堆叠结构的侧壁，且在所述第一方向上彼此侧向间隔开；
成对的多个导电柱，竖立在所述衬底上且通过所述多个沟道层与所述切换层在侧向上接触，其中每对中的所述导电柱在所述第一方向上彼此侧向间隔开，且相邻对的所述导电柱也在所述第一方向上侧向间隔开；
多个字线驱动器，设置在所述衬底下方；以及
多个字线绕线，从所述堆叠结构的所述阶梯部分的多个台阶穿过所述衬底延伸到所述多个字线驱动器。
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