JP2022022188A - メモリデバイス、半導体デバイス及びそれらの製造方法 - Google Patents
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Abstract
【課題】メモリデバイス、半導体デバイス及びそれらの製造方法を提供する。【解決手段】メモリデバイス１０は、積層構造１０２、スイッチング層１０８、チャネル層１１０及び複数対の導電性ピラー１１２を含む。積層構造は、交互に積層された隔離層１０６とワード線１０４とを含み、第１の方向に沿って延在する。積層構造は、そのエッジ領域に階段部及び接続部を有する。接続部は、階段部に沿って延在し、階段部の側方に位置し、階段構造に成形されなくてよい。スイッチング層は、積層構造の側壁を覆う。チャネル層は、スイッチング層の側壁を覆い、第１の方向に沿って互いに横方向に離間する。複数対の導電性ピラーは、基板上に立設され、チャネル層を介してスイッチング層と横方向に接触する。【選択図】図１Ａ
Description
本願は、２０２０年７月２３日に出願された米国特許仮出願第６３／０５５，３４９号の優先権の利益を主張する。上記の特許出願の全体は、参照により本明細書に組み込まれ、本明細書の一部となる。
過去数十年で、データ記憶に対する需要が高まっていることにより、不揮発性メモリが継続的にスケーリングされ、不揮発性メモリ内のセルがシングルレベルセル（ＳＬＣ）からマルチレベルセル（ＭＬＣ）に開発される。しかし、これらの解決手段は、２次元設計の制約により限定される。不揮発性メモリ内の全てのセルはストリング状に隣り合って並んでいるが、セルのレベルは１つだけである。これにより、不揮発性メモリが提供可能な容量が最終的に制限される。
三次元メモリは、不揮発性メモリの記憶容量に関するいくつかの問題を解決する新たな進化である。セルを上下に積層することにより、不揮発性メモリのフットプリント領域を大幅に増大させることなく、記憶容量を飛躍的に増大させることができる。しかしながら、記憶容量が大きいため、三次元メモリにはかなりの量の駆動装置が必要である。三次元メモリの記憶容量が継続的に増大するにつれて、特定の領域に駆動装置を統合することがより困難になる。
三次元メモリは、不揮発性メモリの記憶容量に関するいくつかの問題を解決する新たな進化である。セルを上下に積層することにより、不揮発性メモリのフットプリント領域を大幅に増大させることなく、記憶容量を飛躍的に増大させることができる。しかしながら、記憶容量が大きいため、三次元メモリにはかなりの量の駆動装置が必要である。三次元メモリの記憶容量が継続的に増大するにつれて、特定の領域に駆動装置を統合することがより困難になる。
本発明の態様は、添付図面を参照しながら、以下の詳細な説明から最もよく理解される。業界の標準的技法に従って、様々なフィーチャが一定のスケールで描かれていないことに注意すべきである。実際、様々なフィーチャの寸法は、説明を明確にするために任意に増減できる。
本開示のいくつかの実施形態に係るメモリデバイスを示す立体概略図である。
図１Ａに示されるメモリデバイス内のサブアレイを示す概略立体図である。
図１Ａに示されるメモリデバイス内のサブアレイの列によって共有されるワード線を示す概略立体図である。
図１Ａに示されるメモリデバイスを含む半導体デバイスを示す概略立体図である。
図２Ａに示される半導体デバイスのメモリデバイスのサブアレイと下方ワード線ドライバを示す概略立体図である。
図２Ａに示される半導体デバイス内のワード線のうちの１つと対応するワード線ドライバ及びワード線配線部を示す概略立体図である。
図１Ａに示されるメモリデバイスの製造方法を示す流れ図である。
図３に示されるメモリデバイスの製造プロセスにおける各段階での中間構造を示す概略立体図である。
図３に示されるメモリデバイスの製造プロセスにおける各段階での中間構造を示す概略立体図である。
図３に示されるメモリデバイスの製造プロセスにおける各段階での中間構造を示す概略立体図である。
図３に示されるメモリデバイスの製造プロセスにおける各段階での中間構造を示す概略立体図である。
図３に示されるメモリデバイスの製造プロセスにおける各段階での中間構造を示す概略立体図である。
図３に示されるメモリデバイスの製造プロセスにおける各段階での中間構造を示す概略立体図である。
図３に示されるメモリデバイスの製造プロセスにおける各段階での中間構造を示す概略立体図である。
図３に示されるメモリデバイスの製造プロセスにおける各段階での中間構造を示す概略立体図である。
図３に示されるメモリデバイスの製造プロセスにおける各段階での中間構造を示す概略立体図である。
図３に示されるメモリデバイスの製造プロセスにおける各段階での中間構造を示す概略立体図である。
図４Ａに示される中間構造のサブアレイ領域を示す概略立体図である。
図４Ｂに示される中間構造のサブアレイ領域を示す概略立体図である。
図４Ｃに示される中間構造のサブアレイ領域を示す概略立体図である。
図４Ｄに示される中間構造のサブアレイ領域を示す概略立体図である。
図４Ｅに示される中間構造のサブアレイ領域を示す概略立体図である。
図４Ｆに示される中間構造のサブアレイ領域を示す概略立体図である。
図４Ｇに示される中間構造のサブアレイ領域を示す概略立体図である。
図４Ｈに示される中間構造のサブアレイ領域を示す概略立体図である。
図４Ｉに示される中間構造のサブアレイ領域を示す概略立体図である。
図４Ｊに示される中間構造のサブアレイ領域を示す概略立体図である。
本開示のいくつかの実施形態に係る半導体デバイスの一部を示す概略平面図である。
図６Ａに示される半導体デバイス内のワード線のうちの１つと対応するワード線ドライバ及びワード線配線部を示す概略立体図である。
本開示のいくつかの実施形態に係る半導体デバイスの一部を示す概略平面図である。
図７Ａに示される半導体デバイス内のワード線のうちの１つと対応するワード線ドライバ及びワード線配線部を示す概略立体図である。
本開示のいくつかの実施形態に係る半導体デバイスの一部を示す概略立体図である。
以下の開示は、提供された主題の異なる特徴を実施するための多くの異なる実施形態又は例を提供する。以下、本開示を簡略化するために、構成要素及び配置の特定の例を説明する。もちろん、これらは、一例に過ぎず、これらに限定するものではない。例えば、以下の説明における第２の特徴の上方又は上の第１の特徴の形成は、第１と第２の特徴が直接接触して形成される実施形態を含んでもよく、また、第１と第２の特徴が直接接触しないように、追加の特徴が第１と第２の特徴の間に形成され得る実施形態を含んでもよい。また、本開示は、様々な例において符号及び／又は文字を繰り返してもよい。この繰り返しは、単純さと明快さを目的としており、それ自体では、説明した様々な実施形態及び／又は構成の間の関係を示すものではない。
さらに、図示されているように、ここで、ある要素又は構造と別の要素又は構造との関係を説明しやすくするために、「下方」、「下」、「下部」、「上方」、「上部」などのような空間的に相対的な用語を使用することができる。空間的に相対的な用語は、図に示されている方向に加えて、使用中又は動作中の装置の異なる方向を包含することを意図している。装置は、他の方向に配向してもよく（９０度又は他の配向に回転されてもよい）、本明細書で使用される空間的に相対的な記述子は、同様にそれに応じて解釈され得る。
図１Ａは本開示のいくつかの実施形態に係るメモリデバイス１０を示す立体概略図である。図１Ｂは、図１Ａに示されるメモリデバイス１０内のサブアレイ１０ａを示す概略立体図である。図１Ｃは、図１Ａに示されるメモリデバイス１０内のサブアレイ１０ａの列によって共有されるワード線１０４を示す概略立体図である。
図１Ａを参照すると、メモリデバイス１０は三次元メモリデバイスであり、基板１００上に形成された複数のメモリセルＭＣのスタックを含む。いくつかの実施形態では、基板１００は、半導体ウェーハまたは半導体オンインシュレータ（ＳＯＩ）ウェーハ等の半導体基板（図示せず）上のエッチングストップ層である。これらの実施形態では、基板１００と半導体ウェーハ（またはＳＯＩウェーハ）との間には、能動デバイス（例えばトランジスタ）およびこれら能動素子の相互接続（いずれも図示せず）が形成されてもよい。代替の実施形態では、基板１００は、半導体ウェーハまたはＳＯＩウェーハである。
図１Ａの丸で囲んだ領域は、メモリデバイス内のメモリセルＭＣのスタックの一部を示す拡大図である。拡大図に示されるように、メモリセルＭＣの各スタックは、基板１００上に形成された積層構造１０２のセグメントを含む。ワード線１０４と隔離層１０６は、積層構造１０２において垂直方向Ｚに沿って交互に積層される。いくつかの実施形態では、各積層構造１０２の最下層及び最上層は、それぞれ隔離層１０６のうちの１つである。さらに、当業者は、設計及びプロセス要件に従って、各積層構造１０２内のワード線１０４及び隔離層１０６の量を調整することができ、本開示はこれらに限定されない。また、いくつかの実施形態では、各積層構造１０２内のワード線１０４及び隔離層１０６は、方向Ｙに沿って延在し、積層構造１０２は、方向Ｙと交差する方向Ｘに沿って互いに横方向に離間して配置される。方向Ｙに沿って配置されたメモリセルＭＣの隣接するスタックは、同じ積層構造１０２を共有することができる。さらにまた、各積層構造１０２は、方向Ｘに沿って配置されたメモリセルＭＣの隣接するスタックによって共有され得る。ワード線１０４は、導電性材料で形成され得て、隔離層１０６は、絶縁材料で形成され得る。例えば、導電性材料は、タングステン、窒化チタン、ルテニウム、モリブデン、窒化タングステンなどを含み得るのに対し、絶縁材料は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素などを含み得る。
さらに、スイッチング層１０８は、積層構造１０２の側壁に形成され、積層構造１０２内のワード線１０４及び隔離層１０６と横方向に接触している。いくつかの実施形態では、各スイッチング層１０８の立設部は、隣接する積層構造１０２の対向する側壁を覆い、各スイッチング層１０８の横方向に延在する部分は、これらの積層構造１０２の間の基板１００の一部にまたがり、スイッチング層１０８の立設部を接続する。また、各積層構造１０２の対向する側壁は、スイッチング層１０８の異なる側壁によって覆われ得る。さらに、いくつかの実施形態では、スイッチング層１０８は、各積層構造１０２の対向する側壁を覆うスイッチング層１０８が、方向Ｙに沿って配置されたメモリセルＭＣの列によって共有できるように、積層構造１０２に沿って連続的に延在する。スイッチング層１０８は、強誘電体材料で形成され得る。例えば、強誘電体材料としては、酸化ハフニウム系の材料（例えば、酸化ハフニウムジルコニウム（Ｈｆ１―ｘＺｒｘＯ）、酸化ハフニウムエルビウム（Ｈｆ１―ｘＥｒｘＯ）、酸化ハフニウムランタン（Ｈｆ１―ｘＬａｘＯ）、酸化ハフニウムイットリウム（Ｈｆ１―ｘＹｘＯ）、酸化ハフニウムガドリニウム（Ｈｆ１―ｘＧｄｘＯ）、酸化ハフニウムアルミニウム（Ｈｆ１―ｘＡｌｘＯ）、酸化ハフニウムチタン（Ｈｆ１―ｘＴｉｘＯ）、酸化ハフニウムタンタル（Ｈｆ１―ｘＴａｘＯ）など）、チタン酸バリウム（例えば、ＢａＴｉＯ３）、チタン酸鉛（例えば、ＰｂＴｉＯ３）、シリコン酸鉛（例えば、ＰｂＺｒＯ３）、ニオブ酸リチウム（例えば、ＬｉＮｂＯ３）、ニオブ酸ナトリウム（ＮａＮｂＯ３）、ニオブ酸カリウム（例えば、ＫＮｂＯ３）、タンタル酸カリウム（ＫＴａＯ３）、スカンジウム酸ビスマス（ＢｉＳｃＯ３）、鉄酸ビスマス（例えばＢｉＦｅＯ３）、窒化アルミニウムスカンジウム（ＡｌＳｃＮ）などまたはこれらの組み合わせを含むことができる。
チャネル層１１０は、スイッチング層１０８の立設部の側壁を覆い、スイッチング層１０８の立設部を介して、積層構造１０２内のワード線１０４及び隔離層１０６と横方向に接触している。いくつかの実施形態では、各積層構造１０２の対向する側壁は、各チャネル層１１０がメモリセルＭＣのスタックによって排他的に共有され得るように、チャネル層１１０の横方向に分離されたものによってそれぞれ覆われる。これらの実施形態では、方向Ｙに沿って配置されたメモリセルＭＣの隣接するスタック間のクロストークは低減され得る。また、いくつかの実施形態では、隣接する積層構造１０２の対向する側壁にあるチャネル層１１０は、互いに分離されている。これらの実施形態では、チャネル層１１０は、スイッチング層１０８の底部において横方向に延在してもよく延在しなくてもよいが、チャネル層１１０の各々は、チャネル層１１０の別の１つと接触するようにさらに延在しなくてよい。チャネル層１１０は、ポリシリコン又は金属酸化物半導体材料で形成され得る。金属酸化物半導体材料は、インジウムガリウム亜鉛酸化物（ＩＧＺＯ）などのインジウム系酸化物材料を含み得る。
複数対の導電性ピラー１１２は、積層構造１０２の間の基板１００の部分上に立設される。チャネル層１１０がスタッキング構造１０２の間の基板１００の部分上で不連続であるこれらの実施形態では、導電性ピラー１１２は、スイッチング層１０８の底部上に少なくとも部分的に立設され得る。各対の導電性ピラー１１２は、隣接する積層構造１０２の対向する側壁を覆うチャネル層１１０のうちの２つの間に別々に配置され、かつそれらと横方向に接触している。さらに、方向Ｙに沿って配置された隣接する対の導電性ピラー１１２も、横方向に分離される。いくつかの実施形態では、隔離構造１１４は、各対の導電性ピラー１１２の間にそれぞれ充填されて、各対の導電性ピラー１１２を互いに隔離する。さらに、いくつかの実施形態では、隔離ピラー１１６は、隣接する対の導電性ピラー１１２の間にそれぞれ立設される。これらの実施形態では、隔離ピラー１１６は、チャネル層１１０を互いに分離するために、スイッチング層１０８と横方向に接触するようにさらに延在し得る。さらに、いくつかの実施形態では、積層構造１０２の一側にある複数対の導電性ピラー１１２は、方向Ｙに沿って、積層構造１０２の他方の側にある複数対の導電性ピラー１１２からオフセットされる。これらの実施形態では、導電性ピラー１１２は、千鳥状に配置されていると見なすことができる。導電性ピラー１１２は導電性材料で形成され、隔離構造１１４と隔離ピラー１１６はそれぞれ絶縁材料で形成される。例えば、導電性材料は、Ａｌ、Ｔｉ、ＴｉＮ、ＴａＮ、Ｃｏ、Ａｇ、Ａｕ、Ｃｕ、Ｎｉ、Ｃｒ、Ｈｆ、Ｒｕ、Ｗ、Ｐｔなどを含み得るのに対し、絶縁材料は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、炭化ケイ素、炭窒化ケイ素、酸炭化ケイ素などを含み得る。
１つのワード線１０４のセクション、ワード線１０４のこのセクションと横方向に接触する１つのスイッチング層１０８の一部、スイッチング層１０８のこの一部を介してワード線１０４のセクションに容量結合された１つのチャネル層１１０の一部、及びこのチャネル層１１０と接触する１対の導電性ピラー１１２は、トランジスタを集合的に形成する。ワード線１０４のセクションは、トランジスタのゲート端子として機能し、該対の導電性ピラー１１２は、トランジスタのソース端子及びドレイン端子として機能する。トランジスタがオンにされると、導電性経路は、チャネル層１１０の一部に形成され、該対の導電性ピラー１１２の間に延在することができる。一方、トランジスタがオフ状態にあるとき、導電性経路が遮断されるか又は存在しない可能性がある。スイッチング層１０８の一部は、ワード線１０４のセクションとチャネル層１１０の一部との間の容量結合を実現するために、そしてトランジスタの閾値電圧をより低い値からより高い値に切り替える（又はその逆でもよい）ために機能する。プログラミング動作中、電圧バイアスがスイッチング層１０８の一部にわたって設定され、強誘電分極のために双極子モーメントがスイッチング層１０８に記憶される。一方、消去動作中、逆電圧バイアスがスイッチング層１０８の一部にわたって設定され得て、スイッチング層１０８で双極子モーメントの反転を観察することができる。反対方向の双極子モーメントを記憶することにより、トランジスタは、比較的高い閾値電圧及び比較的低い閾値電圧を有することができ、したがって、高い論理状態及び低い論理状態はトランジスタに記憶することができる。したがって、トランジスタはデータを記憶することができ、本開示ではメモリセルＭＣと呼ばれる。
図１Ａに示されるように、同じスタック内のメモリセルＭＣは、異なるワード線１０４によって制御されながら、同じスイッチング層１０８、同じチャネル層１１０、及び同じ対の導電性ピラー１１２を共有し得る。１対の導電性ピラー１１２の反対側にあるメモリセルＭＣの隣接するスタックは、異なるチャネル層１１０を有し、異なるワード線１０４によって制御されながら、同じスイッチング層１０８とこの１対の導電性ピラー１１２を共有し得る。同じ積層構造１０２の反対側にあるメモリセルＭＣの隣接するスタックは、異なるスイッチング層１０８、異なるチャネル層１１０、及び異なる対の導電性ピラー１１２を有しながら、同じワード線１０４を共有し得る。さらに、方向Ｙに沿って配置されたメモリセルＭＣの隣接するスタックは、異なるチャネル層１１０及び異なる対の導電性ピラー１１２を有しながら、同じワード線１０４及び同じスイッチング層１０８を共有し得る。
図１Ａ及び図１Ｂを参照すると、メモリデバイス１０は、複数のサブアレイ１０ａに分割され得る。６つのサブアレイ１０ａが図１Ａに示されているが、メモリデバイス１０は、６つ未満又は６つを超えるサブアレイ１０ａを有し得て、本開示は、サブアレイ１０ａのこの量に限定されない。図１Ａに示されるように、サブアレイ１０ａは、方向Ｘ及び方向Ｙに沿って配置され、互いに接続される。積層構造１０２の各々及びその反対側にあるスイッチング層１０８は、方向Ｙに沿って連続的に延在し、方向Ｙに沿って配置されたサブアレイ１０ａの列によって共有される。また、方向Ｘに沿って配置された隣接するサブアレイ１０ａは、共有された積層構造１０２を介して互いに接続され得る。図１Ｂに示されるように、各積層構造１０２は、そのエッジ部内に、同じ列内の隣接するサブアレイ１０ａに接続された階段部ＳＰを有する。階段部ＳＰは、積層構造１０２内のワード線１０４を迂回するように設計されている。積層構造１０２の階段部ＳＰにおいて、各ワード線１０４及び下方隔離層１０６は、下方ワード線１０４とこの下側のワード線１０４の下にある隔離層１０６から横方向に凹んでいる。最上部のワード線１０４が最上部の隔離層１０６によって覆われるこれらの実施形態では、最上部の隔離層１０６は、最上部の隔離層１０６の下にある最上部のワード線１０４から横方向に凹んでいる。サブアレイ１０ａ内の積層構造１０２が、階段部ＳＰの側方に延在する接続部ＣＰを介して隣接するサブアレイ１０ａまで連続的に延びることができるように、階段部ＳＰの幅ＷＳＰは、積層構造１０２の全幅Ｗ１０２よりも短い。接続部ＣＰは、階段構造に成形されておらず、接続部ＣＰの幅ＷＣＰが本体部ＢＰの幅（すなわち、幅Ｗ１０２）よりも短いことを除いて、積層構造１０２の本体部ＢＰと同一である。換言すれば、接続部ＣＰのワード線１０４及び隔離層１０６は、実質的に同じ長さを有する。また、積層構造１０２の全幅Ｗ１０２は、階段部ＷＳＰの幅と接続部ＣＰの幅ＷＣＰとの和である。さらに、接続部ＣＰの側壁は、階段部ＳＰと部分的に共有される。本明細書に記載の「幅」という用語は、積層構造１０２の延在方向に垂直な方向に沿った寸法を示し、本明細書に記載の「長さ」という用語は、積層構造１０２の延在方向に沿った寸法を示すことに留意されたい。例えば、「幅」という用語は、積層構造１０２が延在する方向Ｙと交差する方向Ｘに沿った寸法を示す。一方、「長さ」という用語は、Ｙ方向に沿った寸法を示す。いくつかの実施形態では、幅ＷＣＰに対する幅ＷＳＰの比率は、０．１～１０の範囲にあり、幅Ｗ１０２に対する幅ＷＳＰの比率は、０．１～０．９の範囲にある。しかしながら、当業者は、プロセス及び設計要件に従って、これらの幅を調整することができ、本開示はこれらに限定されない。
いくつかの実施形態では、階段部ＳＰは、積層構造１０２の同じ半分（例えば、左半分）にある。これらの実施形態では、隣接する積層構造１０２の対向する側壁を覆う各スイッチング層１０８は、これらの積層構造１０２のうちの一方の接続部ＣＰの側壁と横方向に接触し得て、これらの積層構造１０２のうちの他方の階段部ＳＰの側壁と横方向に接触し得る。さらに、サブアレイ１０ａを個別に見ると（図１Ｂに示されるように）、積層構造１０２の階段部ＳＰ及び接続部ＣＰは、積層構造１０２の本体部ＢＰの細長い部と見なし得る。階段構造に成形されている細長い部は階段部ＳＰと呼ばれ、階段構造に成形されていない細長い部は接続部ＣＰと呼ばれる。
いくつかの実施形態では、各サブアレイ１０ａ内の積層構造１０２の階段部ＳＰ及び接続部ＣＰは、サブアレイ１０ａの片側に配置される。これらの実施形態では、図１Ａに示されるように、サブアレイ１０ａ内の積層構造１０２は、それらの接続部ＣＰを介して同じ列の隣接するサブアレイ１０ａに延在しながら、それらの本体部ＢＰを介して同じ列の別の隣接するサブアレイ１０ａに延在する。さらに、いくつかの実施形態では、絶縁構造１１８は、積層構造１０２のエッジ部の間に充填される。絶縁構造１１８は、スイッチング層１０８の横方向に延在する部上に立設され得る。また、絶縁構造１１８は、その間にチャネル層なしにスイッチング層１０８の立設部と横方向に接触し得る。またさらに、いくつかの実施形態では、層間誘電体構造１２０は、積層構造１０２の階段部ＳＰに形成される。積層構造１０２の階段部ＳＰの段差は、層間誘電体構造１２０によって覆われ、層間誘電体構造１２０は、積層構造１０２の接続部ＣＰ及び本体部ＢＰの上面と実質的に同じ高さまで充填され得る。また、層間誘電体構造１２０は、それぞれ、スイッチング層１０８のうちの１つと横方向に接触し得る。絶縁構造１１８及び層間誘電体構造１２０は、それぞれ、絶縁材料で形成され得る。例えば、絶縁材料は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、炭化ケイ素、炭窒化ケイ素、酸炭化ケイ素などを含み得る。
図１Ｂ及び図１Ｃを参照すると、サブアレイ１０ａのエッジにある各積層構造１０２の一部を階段構造（すなわち、階段部ＳＰ）に成形する結果として、積層構造１０２内のワード線１０４（最下部のワード線１０４を除く）は、それぞれ、厚肉部ＴＰ及び幅狭部ＮＰを有し得る。各積層構造１０２の厚肉部ＴＰ及び幅狭部ＮＰは、方向Ｙに沿って交互に配置される。ワード線１０４の幅狭部ＮＰは、図１Ｂを参照して説明したように、積層構造１０２の接続部ＣＰに含まれる。一方、厚肉部ＴＰのエッジ領域ＥＲは、幅狭部ＮＰと横方向に接触しており、積層構造１０２の階段部ＳＰに含まれる。また、厚肉部ＴＰの他の領域は、積層構造１０２の本体部ＢＰに含まれる。あるいは、これらのワード線１０４は、複数の横方向の凹部ＲＳを有するものとして説明され得る。横方向の凹部ＲＳは、階段構造の段差を形成するためのワード線１０４の除去された部分を示し、幅狭部ＮＰの側壁及び厚肉部ＴＰのいくつかのエッジによって画定される。いくつかの実施形態では、図１Ｂを参照して説明したように、幅ＷＣＰに実質的に等しくてよい、方向Ｘに沿ったワード線１０４の幅狭部ＮＰの幅Ｗ１０４は、１０ｎｍ～１０００ｎｍの範囲にある。また、方向Ｙに沿ったワード線１０４の幅狭部ＮＰの長さＬ１０４は、５００ｎｍ～１００００ｎｍの範囲にあり得る。
図２Ａは、図１Ａに示されるメモリデバイス１０を含む半導体デバイス２０を示す概略立体図である。図２Ｂは、図２Ａに示される半導体デバイス２０のメモリデバイス１０のサブアレイ１０ａと下方ワード線ドライバＷＤを示す概略立体図である。図２Ｃは、図２Ａに示される半導体デバイス２０内のワード線１０４のうちの１つと対応するワード線ドライバＷＤ及びワード線配線部ＷＲを示す概略立体図である。
図２Ａ及び図２Ｂを参照すると、半導体デバイス２０は、図１Ａ～図１Ｃを参照して説明したように、メモリデバイス１０を含む。また、半導体デバイス２０は、メモリデバイス１０内のワード線１０４を駆動するためのワード線ドライバＷＤをさらに含む。メモリデバイス１０の基板１００が半導体基板上にあるエッチング停止層である実施形態では、ワード線ドライバＷＤは、半導体基板２００（図２Ｂに部分的に示されている）に形成され、基板１００の下に配置されたトランジスタを含み得る。これらの実施形態では、ワード線ドライバＷＤは、半導体デバイス１０の基板工程（ＦＥＯＬ）構造の一部と見なし得るのに対し、メモリデバイス１０は、半導体デバイス２０の配線工程（ＢＥＯＬ）構造に統合され得る。いくつかの実施形態では、ワード線ドライバＷＤの少なくともいくつかは、図１Ｂを参照して説明したように、積層構造１０２の階段部ＳＰに重なる。図２Ｂに示されるように、ワード線ドライバＷＤのトランジスタは、それぞれ、ゲート構造２０２とゲート構造２０２の反対側にあるソース／ドレイン構造２０４を含む。いくつかの実施形態では、ゲート構造２０２は、半導体基板２００の実質的に平坦な表面に形成され、ソース／ドレイン構造２０４は、半導体基板２００内のドーピング領域又は半導体基板２００の凹部に形成されたエピタキシャル構造である。これらの実施形態では、ワード線ドライバＷＤのトランジスタはプレーナ型トランジスタと呼ばれ、ゲート構造２０２によってそれぞれ覆われ、ソース／ドレイン構造２０４の間に延在する半導体基板２００の外装部は、トランジスタの導電性チャネルとして機能する。代替実施形態では、ワード線ドライバＷＤのトランジスタは、それぞれ、フィン型トランジスタ又はゲートオールアラウンド（ＧＡＡ）トランジスタとして形成される。これらの代替実施形態では、ゲート構造と交差し、ゲート構造によって覆われた三次元構造（例えば、フィン構造、ナノシートなど）は、トランジスタの導電性チャネルとして機能する。いくつかの実施形態では、ワード線ドライバの隣接するトランジスタ間の間隔Ｓは、１０ｎｍ～１０００ｎｍの範囲にある。さらに、図示していないが、ワード線ドライバＷＤは、他の能動デバイス及び／又は受動デバイスをさらに含み得る。
図２Ｂ及び図２Ｃを参照すると、メモリデバイス１０内のワード線１０４はワード線配線部ＷＲを介してワード線ドライバＷＤに配線され得る。いくつかの実施形態では、各ワード線１０４を対応するワード線ドライバＷＤに接続するためのワード線配線部ＷＲは、導電性ビア２０６、導電性トレース２０８、及び貫通ビア２１０を含む。導電性ビア２０６のうちの１つは、対応する積層構造１０２の階段部ＳＰのうちの１つ内の段差に立設されて、この段差を形成するように成形されたワード線１０４との電気的接続を確立する。また、導電性ビア２０６は、この段差を覆う層間誘電体構造１２０の一部を、積層構造１０２及び層間誘電体構造１２０の上面よりも高い高さまで貫通し得る。導電性トレース２０８のうちの１つは、導電性ビア２０６にわたって横方向に延在し、導電性ビア２０６に電気的に接続される。例えば、導電性トレース２０８は、方向Ｘに沿って延在し得る。貫通ビア２１０のうちの１つは、導電性トレース２０８の底面から、ワード線ドライバＷＤ内の対応するトランジスタのソース／ドレイン構造２０４のうちの１つまで延在し得る。また、貫通ビア２１０は、導電性ビア２０６から横方向に離間される。いくつかの実施形態では、貫通ビア２１０は、ワード線ドライバＷＤと基板１００との間に形成された絶縁構造１１８、基板１００、及び誘電体層（図示せず）のうちの１つを貫通する。これらの実施形態では、貫通ビア２１０は、メモリデバイス１０の周りに配置されるのではなく、メモリデバイス１０を貫通する。また、導電性トレース２０８は、メモリデバイス１０の境界の外に延在するのではなく、メモリデバイス１０の境界内に延在し得る。したがって、ワード線１０４は、より小さな領域内のワード線ドライバＷＤに配線することができる。さらに、導電性ビア２０６が半導体デバイス２０のＢＥＯＬ構造内に延在しながら、貫通ビア２１０が半導体デバイス２０のＢＥＯＬ構造からＦＥＯＬ構造まで延在するため、貫通ビア２１０は、導電性ビア２０６の高さよりも高い高さを有し得る。図２Ｃに示されるように、導電性ビア２０６は、ワード線１０４の厚肉部ＴＰ上に立設され得る。さらに、導電性トレース２０８は、それぞれ、導電性ビア２０６のうちの１つを、対応するワード線１０４の一側（例えば、右側）からこのワード線１０４の反対側（例えば、左側）に配線する。
図２Ｂを再び参照すると、半導体デバイス２０は、メモリデバイス１０内の導電性ピラー１１２に接続されたソース線ＳＬ及びビット線ＢＬをさらに含む。各対の導電性ピラー１１２は、それぞれ、ソース線ＳＬのうちの１つ及びビット線ＢＬのうちの１つに接続される。また、各ソース線ＳＬ及び各ビット線ＢＬは、それぞれ、方向Ｘに沿って配置された導電性ピラー１１２の列に接続される。導電性ピラー１１２が、図１Ａを参照して説明したように、千鳥状に配置されるこれらの実施形態では、ソース線ＳＬ及びビット線ＢＬは交互に配置され得る。例えば、ソース線ＳＬ及びビット線ＢＬは、方向Ｘに沿って延在してもよく、方向Ｙに沿って交互に配置されてもよい。代替実施形態では、ソース線ＳＬ又はビット線ＢＬは、ワード線ドライバＷＬと基板１００との間の誘電体層（図示せず）内に形成され、ソース線ＳＬ及びビット線ＢＬの他の部分は、メモリデバイス１０にわたって延在する。これらの実施形態では、いくつかの導電性ピラー１１２の底面から基板１００を通るソース線ＳＬ又はビット線ＢＬまで延在する導電性ビア（図示せず）はさらに形成され得る。
上述したように、積層構造１０２内に形成されたメモリセルＭＣと積層構造１０２間の要素は積層可能であり、したがって、メモリデバイス１０は、二次元設計によってもはや制限されず、メモリデバイス１０の記憶密度を大幅に増加させることができる。さらに、積層構造１０２の階段部ＳＰは、それぞれ、対応する積層構造１０２の幅（すなわち、図１Ｂを参照して説明した幅Ｗ１０２）よりも短い幅（すなわち、図１Ｂを参照して説明した幅ＷＳＰ）を有する。したがって、各積層構造１０２のワード線１０４は、積層構造１０２の延在方向に沿って配置された隣接するサブアレイ１０ａの間の界面で切断されない。その代わりに、各積層構造１０２内のワード線１０４は、積層構造１０２の階段部ＳＰに沿って延在する積層構造１０２の接続部ＣＰを介して界面を通って延在し得る。対応する積層構造１０２内の各ワード線１０４が、複数のサブアレイ１０ａを通って連続的に延在することができるため、ワード線１０４を駆動するために、より小さな駆動電流が必要とされる。したがって、ワード線ドライバＷＤの寸法（例えば、ワード線ドライバＷＤ内のトランジスタの寸法）はさらにスケーリングすることができ、より多くの能動デバイス及び／又は受動デバイスは半導体デバイス２０のＦＥＯＬ構造に統合することができる。そうでなければ、ワード線ドライバＷＤの寸法がさらにスケーリングされない場合、ワード線ドライバＷＤ（例えば、ワード線ドライバＷＤ内のトランジスタ）の駆動能力を同等に向上させることができる。
図３は、図１Ａに示されるメモリデバイス１０の製造方法を示す流れ図である。図４Ａ～図４Ｊは、図３に示されるメモリデバイス１０の製造プロセスにおける各段階での中間構造を示す概略立体図である。図５Ａ～図５Ｊは、図４Ａ～図４Ｊにそれぞれ示される中間構造のサブアレイ領域４０ａを示す概略立体図である。
図４Ａ～図４Ｊを参照して説明される中間構造をサブアレイ領域４０ａに分割することができることに留意されたい。サブアレイ領域４０ａは、図１Ａに示されるサブアレイ１０ａとなり、各中間構造のサブアレイ領域４０ａのうちの１つは、図５Ａ～図５Ｊにさらに示される。
図３、図４Ａ及び図５Ａを参照すると、初期積層構造４０２を基板１００に形成するステップＳ１００が実行される。初期積層構造４０２は、垂直方向Ｚに沿って交互に積層された犠牲層４０４及び隔離層４０６を含む。犠牲層４０４は、図１Ａに示されるように、ワード線１０４を形成するようにパターン化されて置き換えられ、隔離層４０６は、図１Ａに示されるように、隔離層１０６を形成するようにパターン化される。犠牲層４０４は、隔離層４０６に対して十分なエッチング選択性を有し、基板１００は、犠牲層４０４及び隔離層４０６に対して十分なエッチング選択性を有する。例えば、隔離層４０６は酸化ケイ素で形成され得て、犠牲層４０４は窒化ケイ素で形成され得て、基板１００は、炭化ケイ素、酸炭化ケイ素（ＳｉＯＣ）、オキシ炭窒化ケイ素（ＳｉＯＣＮ）、炭窒化ケイ素（ＳｉＣＮ）などで形成され得る。いくつかの実施形態では、基板１００、犠牲層４０４及び分離層４０６は、それぞれ、化学蒸着（ＣＡＶ）プロセスなどの堆積プロセスによって形成される。
図３、図４Ｂ及び図５Ｂを参照すると、ハードマスク層ＨＭを初期積層構造４０２に形成するステップＳ１０２が実行される。現在、ハードマスク層ＨＭは、初期積層構造４０２を全体的に覆うことができる。ハードマスク層ＨＭは、犠牲層４０４及び隔離層４０６に対して十分なエッチング選択性を有する。例えば、ハードマスク層ＨＭは、アモルファスシリコン、炭化ケイ素、酸炭化ケイ素、オキシ炭窒化ケイ素、炭窒化ケイ素、高ｋ誘電体材料（すなわち、誘電率（ｋ）が３．９よりも大きいか又は７よりも大きい誘電体材料）などで形成され得る。いくつかの実施形態では、ハードマスク層ＨＭは、ＣＶＤプロセスなどの堆積プロセスによって形成される。
図３、図４Ｃ及び図５Ｃを参照すると、ハードマスク層ＨＭをパターン化してハードマスクパターンＨＭ’を形成するステップＳ１０４が実行される。ハードマスクパターンＨＭ’は、サブアレイ領域４０ａのエッジ部に位置する開口部Ｐを有し、初期積層構造４０２の最上層の一部（例えば、隔離層４０６のうちの１つ）は、開口部Ｐによって露出される。開口部Ｐは、図１Ａ及び図１Ｂを参照して説明したように、積層構造１０２の階段部ＳＰの位置を画定する。いくつかの実施形態では、開口部Ｐは、サブアレイ領域４０ａの同じ側に配置される。ハードマスク層ＨＭをパターン化してハードマスクパターンンＨＭ’を形成する方法は、リソグラフィプロセス及びエッチングプロセス（例えば、異方性エッチングプロセス）を含み得る。ハードマスク層ＨＭが、犠牲層４０４及び隔離層４０６に対して十分なエッチング選択性を有するため、犠牲層４０４及び隔離層４０６は、エッチングプロセス中に実質的に無傷のままであり得る。
図３、図４Ｄ及び図５Ｄを参照すると、フォトレジストパターンＰＲをマスクパターンＨＭ’に形成するステップＳ１０６が実行される。フォトレジストパターンＰＲは、横方向に分離された部分を有し得て、各部分が方向Ｘに沿って配置されたサブアレイ領域４０ａの列を覆う。フォトレジストパターンＰＲの分離された部分の各々は、ハードマスクパターンＨＭ’の開口部Ｐが位置するサブアレイ領域４０ａの列のエッジから横方向に凹んでよい。したがって、開口部Ｐの間に位置するハードマスクパターンＨＭ’の部分は、部分的に露出されており、その結果、初期積層構造４０２の最上層の一部は、開口部Ｐに重なる。フォトレジストパターンＰＲは、感光性材料で形成され得て、フォトレジストパターンＰＲを形成する方法は、リソグラフィプロセスを含み得る。
図３、図４Ｅ及び図５Ｅを参照すると、開口部Ｐに重なる初期積層構造４０２の一部をそれぞれ階段構造ＳＴに成形するステップＳ１０８が実行される。いくつかの実施形態では、複数のトリミングアンドエッチングプロセスを実行して階段構造ＳＴを形成し、次に残ったフォトレジストパターンＰＲを除去する。トリミングアンドエッチングプロセスは、フォトレジストパターンＰＲ及びハードマスクパターンＨＭ’をシャドウマスクとして用いることによって、初期積層構造４０２の露出した部分に対して第１のエッチングプロセスを実行することを含み得る。続いて、トリミングされたフォトレジストパターンＰＲ及びハードマスクパターンＨＭ’をシャドウマスクとして用いることにより、フォトレジストパターンＰＲをトリミングする（サブアレイ領域４０ａのエッジからさらに凹む）第２のエッチングプロセスを実行する。その後、階段構造ＳＴが形成されるまで、より多くのトリミングプロセス及びエッチングプロセスを実行することができる。階段構造ＳＴを形成した後、残ったフォトレジストパターンを、例えば、ストリッピングプロセス又はアッシングプロセスによって除去する。階段構造ＳＴの各々において、各犠牲層４０４及び下方隔離層４０６は、下方犠牲層４０４及びこの下側の犠牲層４０４の下にある隔離層４０６から横方向に凹んでいる。最上部の犠牲層４０４が最上部の隔離層４０６によって覆われるこれらの実施形態では、階段構造ＳＴ内の最上部の隔離層４０６は、最上部の隔離層４０６の下にある最上部の犠牲層４０４から横方向に凹んでいる。一方、初期積層構造４０２の他の部分は、初期積層構造４０２内の材料に対して十分なエッチング選択性を有するハードマスクパターンＨＭ’によって覆われたままであるため、初期積層構造４０２のこれらの部分は、階段構造ＳＴの形成中に成形されないであろう。最終的に、ハードマスクパターンＨＭ’は、等方性エッチングプロセスなどの追加のエッチングプロセスによって除去され得る。
図３、図４Ｆ及び図５Ｆを参照すると、層間誘電体構造４２０を階段構造ＳＴに設けるステップＳ１１０が実行される。層間誘電体構造４２０は、階段構造ＳＴの段差を覆い、図１Ａ及び図１Ｂを参照して説明したように、層間誘電体構造１２０を形成するようにパターン化される。いくつかの実施形態では、絶縁材料４２０の上面は、初期積層構造４０２の最上面と実質的に同一平面上にある。層間誘電体構造４２０を形成する方法は、ＣＶＤプロセスなどの堆積プロセスによって初期積層構造４０２に絶縁材料を提供することを含み得る。絶縁材料は、階段構造ＳＴの段差と初期積層構造４０２の最上面を覆うことができる。続いて、初期積層構造４０２の最上面より上にある絶縁材料の一部は、平坦化プロセスによって除去され、絶縁材料の残りの部分は、層間誘電体構造４２０を形成する。例えば、平坦化プロセスは、研磨プロセス、エッチングプロセス、又はそれらの組み合わせを含み得る。
図３、図４Ｇ及び図５Ｇを参照すると、トレンチＴＲを現在の構造内に形成するステップＳ１１２が実行される。トレンチＴＲは、初期積層構造４０２を垂直方向に貫通し、方向Ｙに沿って階段構造ＳＴと初期積層構造４０２の他のいくつかの部分を通って横方向に延在する。トレンチＴＲを形成することにより、初期積層構造４０２は、横方向に分離された部分に切断される。初期積層構造４０２のこれらの分離された部分内の隔離層４０６は、図１Ａ及び図１Ｂを参照して説明したように、隔離層１０６を形成し、初期積層構造４０２のこれらの横方向に分離された部分内の犠牲層４０４は、図１Ａ及び図１Ｂを参照して説明したように、ワード線１０４によって置き換えられる。さらに、層間誘電体構造４２０の一部は、トレンチＴＲの形成中に除去される。層間誘電体構造４２０の残りの部分は、図１Ａ及び図１Ｂを参照して説明したように、層間誘電体構造１２０を形成する。トレンチＴＲを形成する方法は、少なくとも１つのリソグラフィプロセス及びエッチングプロセス（例えば、異方性エッチングプロセス）を含み得る。
図３、図４Ｈ及び図５Ｈを参照すると、図１Ａ及び図１Ｂを参照して説明したように、犠牲層４０４をワード線１０４によって置き換えるステップＳ１１４が実行される。このような置き換えを実行することにより、初期積層構造４２０の横方向に分離された部分は、図１Ａ及び図１Ｂを参照して説明したように、積層構造１０２となる。いくつかの実施形態では、犠牲層４０４をワード線１０４で置き換える方法は、等方性エッチングプロセスよって犠牲層４０４を除去することを含む。基板１００、隔離層１０６及び層間誘電体構造１２０は、犠牲層４０４に対して十分なエッチング選択性を有し得るため、等方性エッチングプロセス中に実質的に無傷であり得る。さらに、層間誘電体構造１２０は、犠牲層４０４の除去後の崩壊から隔離層４０６を支持し得る。続いて、導電性材料は、堆積プロセス（例えば、ＣＶＤプロセス又は原子層堆積（ＡＬＤ）プロセス）によって、犠牲層４０４によって以前に占有されていたトレンチＴＲ及び空間内に充填され得る。その後、トレンチＴＲ内の導電性材料の一部は、異方性エッチングプロセスなどのエッチングプロセスによって除去される。導電性材料の残りの部分は、犠牲層４０４によって以前に占められていた空間に位置し、ワード線１０４を形成する。また、このようなエッチングプロセス中、隔離層１０６及び層間誘電体構造１２０は、シャドウマスクとして機能し得る。
図３、図４Ｉ及び図５Ｉを参照して、スイッチング層１０８、半導体層４１０及び絶縁壁４１４をトレンチＴＲ内に形成するステップＳ１１６が実行される。半導体層４１０は、図１Ａ及び図１Ｂを参照して説明したように、チャネル層１１０を形成するようにパターン化され、絶縁壁４１４は、図１Ａ及び図１Ｂを参照して説明したように、隔離構造１１４を形成するようにパターン化される。スイッチング層１０８は、トレンチＴＲの表面を共形的に覆う。したがって、スイッチング層１０８は、それぞれ、トレンチＴＲのうちの１つの対向する側壁及び底面を覆う。スイッチング層１０８の立設部は、トレンチＴＲの側壁に沿って横方向に延在し、スイッチング層１０８の横方向に延在する部分は、トレンチＴＲの底面にまたがる。半導体層４１０の各々は、スイッチング層１０８のうちの１つの内側に位置し、このスイッチング層１０８の立設部の対向する側壁を覆う。いくつかの実施形態では、半導体層４１０は、また、スイッチング層１０８の横方向に延在する部分に延在し得るが、各トレンチＴＲ内の隣接する半導体層４１０は、互いに接触しなくてよい。絶縁壁４１４は、トレンチＴＲ内に立設され、半導体層４１０の各々は、スイッチング層１０８のうちの１つと絶縁壁４１４のうちの１つとの間に挟まれる。いくつかの実施形態では、スイッチング層１０８、半導体層４１０、及び絶縁壁４１４を形成する方法は、図４Ｈに示されるように、構造を全体的かつ共形的に覆うスイッチング材料層及び半導体材料層を順次形成することを含む。スイッチング材料層及び半導体材料層は、それぞれ、ＣＶＤプロセス又はＡＬＤプロセスなどの堆積プロセスによって形成され得る。続いて、トレンチＴＲの底部にある半導体材料層の一部は、異方性エッチングプロセスなどのエッチングプロセスによって少なくとも部分的に除去される。エッチングプロセス中に、積層構造１０２の上にある半導体材料層の一部も除去され得て、半導体材料層の残りの部分は、半導体層４１０を形成し得る。その後、ＣＶＤプロセスなどの堆積プロセスによって現在の構造に絶縁材料を形成する。絶縁材料は、トレンチＴＲを充填し、さらに積層構造１０２まで延在し得る。その後、積層構造１０２の上にある絶縁材料の一部、及び積層構造１０２の上にあるスイッチング材料層の一部は、平坦化プロセスによって除去される。絶縁材料の残りの部分は絶縁壁４１４を形成し、スイッチング材料層の残りの部分はスイッチング層１０８を形成する。例えば、平坦化プロセスは、研磨プロセス、エッチングプロセス、又はそれらの組み合わせを含み得る。
図３、図４Ｊ及び図５Ｊを参照すると、図１Ａ及び図１Ｂを参照して説明したように、隔離ピラー１１６及び絶縁構造１１８を形成するステップＳ１１８が実行される。隔離ピラー１１６及び絶縁構造１１８の形成中、絶縁壁４１４は、図１Ａ及び図１Ｂを参照して説明したように、隔離構造１１４を形成するようにパターン化され、半導体層４１０は、図１Ａ及び図１Ｂを参照して説明したように、チャネル層１１０を形成するようにパターン化される。いくつかの実施形態では、隔離ピラー１１６及び絶縁構造１１８を形成する方法は、リソグラフィプロセス及びエッチングプロセス（例えば、異方性エッチングプロセス）によって、絶縁壁４１４内に第１及び第２の開口部を形成することを含む。第１の開口部は、隔離ピラー１１６を収容し、第２の開口部は、絶縁構造１１８を収容する。第１及び第２の開口部の形成中に、半導体層４１０の一部は除去され、半導体層４１０の残りの部分はチャネル層１１０を形成する。続いて、絶縁材料は、堆積プロセス（例えば、ＣＶＤプロセス）によって第１及び第２の開口部内に充填される。次に、積層構造１０２の上にある絶縁材料の一部は、平坦化プロセスによって除去される。第１の開口部内の絶縁材料の残りの部分は、隔離ピラー１１６を形成し、第２の開口部内の絶縁材料の残りの部分は、絶縁構造１１８を形成する。例えば、平坦化プロセスは、研磨プロセス、エッチングプロセス、又はそれらの組み合わせを含み得る。
図３、図１Ａ及び図１Ｂを参照すると、導電性ピラー１１２を形成するステップＳ１２０が実行される。隔離構造１１４のいくつかの部分は、導電性ピラー１１２を収容する開口部を形成するために除去される。いくつかの実施形態では、導電性ピラー１１２を形成する方法は、リソグラフィプロセス及びエッチングプロセス（例えば、異方性エッチングプロセス）によって、隔離構造１１４内に開口部を形成することを含む。続いて、導電性材料は、堆積プロセス（例えば、物理蒸着（ＰＶＤ）プロセス又はＣＶＤプロセス）、めっきプロセス、又はそれらの組み合わせによって、現在の構造に提供される。導電性材料は、開口部を充填し得て、さらに積層構造１０２まで延在し得る。次に、積層構造１０２の上にある導電性材料の一部は、平坦化プロセスによって除去され、導電性材料の残りの部分は、導電性ピラー１１２を形成する。例えば、平坦化プロセスは、研磨プロセス、エッチングプロセス、又はそれらの組み合わせを含み得る。
ここまで、図１Ａに示されるメモリデバイス１０は形成された。メモリデバイス１０を形成する前に、予備プロセスは、ワード線ドライバＷＤを含むＦＥＯＬ構造と、ワード線配線部ＷＲの下部を含むＢＥＯＬ構造の一部とを形成するように、図２Ａ及び図２Ｂを参照して説明したように、半導体基板２００で実行され得る。さらに、メモリデバイス１０を形成した後、さらなるプロセスは、メモリデバイス１０を貫通しメモリデバイス１０の上にあるワード線配線部ＷＲの上部を形成するように実行され得る。ソース線ＳＬ及びビット線ＢＬがメモリデバイス１０の上に配置されているこれらの実施形態では、ソース線ＳＬ及びビット線ＢＬ、ならびにソース線ＳＬ及びビット線ＢＬを導電性ピラー１１２に接続するための可能なビア（図示せず）も、メモリデバイス１０の形成後に形成される。
図６Ａは、本開示のいくつかの実施形態に係る半導体デバイス２０’の一部を示す概略平面図である。図６Ｂは、図６Ａに示される半導体デバイス２０’内のワード線１０４のうちの１つと対応するワード線ドライバＷＤ及びワード線配線部ＷＲ’を示す概略立体図である。図６Ａ及び図６Ｂを参照して説明される半導体デバイス２０’が、図２Ａ～図２Ｃを参照して説明したように、半導体デバイス２０と同様であるため、半導体デバイス２０と半導体デバイス２０’との間の違いのみが議論され、同じ又は同様の部分が再び繰り返さない。
図２Ｂ及び図６Ａを参照すると、図２Ｂに示されるような積層構造１０２が水平方向に反転されると、それらは、図６Ａに示されるように、積層構造１０２’になるであろう。換言すれば、図２Ｂに示される積層構造１０２の階段部ＳＰが積層構造１０２の右側にあると、図６Ａに示される積層構造１０２’の階段部ＳＰは、積層構造１０２’の左側にあるであろう。図６Ａに示されるように、対応する積層構造１０２’内の階段部ＳＰのうちの１つは、方向Ｙに沿って、２つの絶縁構造１１８の間に延在する。これらの絶縁構造１１８のうちの１つは、他のものよりも、対応する積層構造１０２’のこの階段部ＳＰに近い。比較的遠い絶縁構造１１８ｄは、この積層構造１０２’の接続部ＣＰを間に挟んで、積層構造１０２’のこの階段部ＳＰから横方向に離間されるのに対し、比較的近い絶縁構造１１８ｃは、この積層構造２０２の接続部を間に挟まずに、積層構造１０２’のこの階段部ＳＰから横方向に離間される。図６Ａ及び図６Ｂに示されるように、いくつかの実施形態では、ワード線配線部ＷＲ’は、それぞれ、対応する積層構造１０２’内の階段部ＳＰのうちの１つから、当該比較的近い絶縁構造１１８ｃを通って、（図２Ｂ及び図２Ｃを参照して説明したように）下方ワード線ドライバＷＤまで延在する。これらの実施形態では、ワード線配線部ＷＲ’内の導電性トレース２０８’の長さＬ２０８’を短縮し得て、ワード線１０４からワード線ドライバＷＤへの配線経路を短縮することができる。
図７Ａは、本開示のいくつかの実施形態に係る半導体デバイス２０’’の一部を示す概略平面図である。図７Ｂは、図７Ａに示される半導体デバイス２０’’内のワード線１０４のうちの１つと対応するワード線ドライバＷＤ及びワード線配線部ＷＲ’’を示す概略立体図である。図７Ａ及び図７Ｂを参照して説明される半導体デバイス２０’’が、図２Ａ～図２Ｃを参照して説明したように、半導体デバイス２０と同様であるため、半導体デバイス２０と半導体デバイス２０’’との間の違いのみが議論され、同じ又は同様の部分が再び繰り返さない。
図７Ａ及び図７Ｂを参照すると、いくつかの実施形態では、対応する積層構造１０２’’内の各接続部ＣＰは、この積層構造１０２’’の２つの階段部ＳＰの間に延在する。接続部ＣＰの反対側にある階段部ＳＰは、実質的に同一の設置面積を有し得る。あるいは、これらの階段部ＳＰのうちの１つは、他の階段部ＳＰの設置面積よりも大きい設置面積を有し得る。図７Ｂに示されるように、接続部ＣＰの反対側にある階段部ＳＰは、それぞれ配線されておらず、ワード線ドライバＷＤの同じトランジスタに接続され得る。いくつかの実施形態では、ワード線配線部ＷＲ’’は、導電性ビア２０６’、導電性トレース２０８、及び貫通ビア２１０を含む。導電性ビア２０６’のうちの２つは、接続部ＣＰのうちの１つの反対側にある階段部ＳＰ内の段差に立設される。これらの段差は、同じレベルにあるため、同じワード線１０４を成形することによって形成される。導電性トレース２０８のうちの１つは、これらの２つの導電性ビア２０６’にわたって延在し、これらの２つの導電性ビア２０６’に電気的に接続される。また、貫通ビア２１０のうちの１つは、この導電性トレース２０８をワード線ドライバＷＤの対応するトランジスタに接続する。
図８は、本開示のいくつかの実施形態に係る半導体デバイス２０－１の一部を示す概略立体図である。図８を参照して説明される半導体デバイス２０－１が、図２Ａを参照して説明したように、半導体デバイス２０と同様であるため、半導体デバイス２０と半導体デバイス２０－１との間の違いのみが議論され、同じ又は同様の部分が再び繰り返さない。
図２Ａを参照すると、サブアレイ１０ａのうちの第１のサブアレイに接続されたソース線ＳＬ及びビット線ＢＬは、方向Ｙに沿ってサブアレイ１０ａのうちの第２のサブアレイに接続されたソース線ＳＬ及びビット線ＢＬからオフセットされる。第１及び第２のサブアレイ１０ａは互いに隣接しており、方向Ｘに沿って配置される。一方、図８に示されるように、第１のサブアレイ１０ａに接続されたソース線ＳＬ及びビット線ＢＬは、方向Ｘに沿って第１のサブアレイ１０ａに隣接する第２のサブアレイ１０ａに接続されたソース線ＳＬ及びビット線ＢＬと整列される。
上述したように、メモリデバイス内のメモリセルが積層可能であるため、メモリデバイスは、もはや二次元設計によって制限されず、メモリデバイスの記憶密度を大幅に増加させることができる。また、同じ列内の隣接するサブアレイ間の界面で切断される代わりに、本開示に係るワード線は、同じ列内の隣接するサブアレイを通って連続的に延在する。その結果、ワード線を駆動するために必要な駆動電流は小さくなる。したがって、ワード線ドライバの寸法はさらにスケーリングすることができ、より多くの能動デバイス及び／又は受動デバイスは半導体デバイスのＦＥＯＬ構造に統合することができる。そうでなければ、ワード線ドライバの寸法がさらにスケーリングされない場合、ワード線ドライバの駆動能力を同等に向上させることができる。
本開示の一態様は、メモリデバイスを提供する。メモリデバイスは、基板上に交互に積層された隔離層とワード線とを含み、第１の方向に沿って延在する積層構造であって、積層構造が、そのエッジ領域に階段部及び接続部を有し、各ワード線が、階段部に下方の１つのワード線から横方向に凹み、接続部が、階段部に沿って延在し、階段部の側方に位置し、接続部におけるワード線及び隔離層が、第１の方向に沿って略同じ長さを有する積層構造と、積層構造の側壁を覆うスイッチング層と、スイッチング層の積層構造とは反対側の側壁を覆い、第１の方向に沿って互いに横方向に離間した第１のチャネル層と、基板上に立設され、第１のチャネル層を介してスイッチング層と横方向に接触する複数対の導電性ピラーであって、各対の導電性ピラーが、第１の方向に沿って互いに横方向に分離され、隣接する対の導電性ピラーも、第１の方向に沿って横方向に分離された複数対の導電性ピラーとを含む。
本開示の他の態様は、メモリデバイスを提供する。メモリデバイスは、基板上に交互に積層された隔離層とワード線とを含み、第１の方向に沿って延在する積層構造であって、第１の方向に沿って分離して配置された階段部を有し、各階段部が、第１の方向と交差する第２の方向に沿った幅を有し、各階段部の幅が、積層構造の第２の方向に沿った全幅よりも小さい積層構造と、積層構造の側壁を覆うスイッチング層と、スイッチング層の積層構造とは反対側の側壁を覆い、第１の方向に沿って互いに横方向に離間した第１のチャネル層と、基板上に立設され、第１のチャネル層を介してスイッチング層と横方向に接触する複数対の導電性ピラーであって、各対の導電性ピラーが、第１の方向に沿って互いに横方向に分離され、隣接する対の導電性ピラーも、第１の方向に沿って横方向に分離された複数対の導電性ピラーとを含む。
本開示の更なる態様は、半導体デバイスを提供する。半導体デバイスは、基板と、基板上に交互に積層された隔離層とワード線とを含み、第１の方向に沿って延在する積層構造であって、そのエッジ領域に階段部及び接続部を有し、接続部が、階段部に沿って延在し、階段部と横方向に接触する積層構造と、積層構造の側壁を覆うスイッチング層と、スイッチング層の積層構造とは反対側の側壁を覆い、第１の方向に沿って互いに横方向に離間したチャネル層と、基板上に立設され、チャネル層を介してスイッチング層と横方向に接触する複数対の導電性ピラーであって、各対の導電性ピラーが、第１の方向に沿って互いに横方向に分離され、隣接する対の導電性ピラーも、第１の方向に沿って横方向に分離された複数対の導電性ピラーと、基板の下方に配置されたワード線ドライバと、積層構造の階段部の段差から基板を貫通してワード線ドライバまで延在するワード線配線部とを含む。
前述のことは、当業者が本開示の態様をよりよく理解できるように、いくつかの実施形態の特徴を概説している。当業者であれば、本明細書に導入された実施形態の同じ目的を実行し、及び／又は同じ利点を達成するための他のプロセス及び構造を設計又は修正するための基礎として本開示を容易に使用できることを理解できる。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例、置換例及び修正例に想到し得ることは明らかであり、それらについても当然に本開示の技術的範囲に属するものと了解される。
さらに、図示されているように、ここで、ある要素又は構造と別の要素又は構造との関係を説明しやすくするために、「下方」、「下」、「下部」、「上方」、「上部」などのような空間的に相対的な用語を使用することができる。空間的に相対的な用語は、図に示されている方向に加えて、使用中又は動作中の装置の異なる方向を包含することを意図している。装置は、他の方向に配向してもよく（９０度又は他の配向に回転されてもよい）、本明細書で使用される空間的に相対的な記述子は、同様にそれに応じて解釈され得る。
図１Ａは本開示のいくつかの実施形態に係るメモリデバイス１０を示す立体概略図である。図１Ｂは、図１Ａに示されるメモリデバイス１０内のサブアレイ１０ａを示す概略立体図である。図１Ｃは、図１Ａに示されるメモリデバイス１０内のサブアレイ１０ａの列によって共有されるワード線１０４を示す概略立体図である。
図１Ａを参照すると、メモリデバイス１０は三次元メモリデバイスであり、基板１００上に形成された複数のメモリセルＭＣのスタックを含む。いくつかの実施形態では、基板１００は、半導体ウェーハまたは半導体オンインシュレータ（ＳＯＩ）ウェーハ等の半導体基板（図示せず）上のエッチングストップ層である。これらの実施形態では、基板１００と半導体ウェーハ（またはＳＯＩウェーハ）との間には、能動デバイス（例えばトランジスタ）およびこれら能動素子の相互接続（いずれも図示せず）が形成されてもよい。代替の実施形態では、基板１００は、半導体ウェーハまたはＳＯＩウェーハである。
図１Ａの丸で囲んだ領域は、メモリデバイス内のメモリセルＭＣのスタックの一部を示す拡大図である。拡大図に示されるように、メモリセルＭＣの各スタックは、基板１００上に形成された積層構造１０２のセグメントを含む。ワード線１０４と隔離層１０６は、積層構造１０２において垂直方向Ｚに沿って交互に積層される。いくつかの実施形態では、各積層構造１０２の最下層及び最上層は、それぞれ隔離層１０６のうちの１つである。さらに、当業者は、設計及びプロセス要件に従って、各積層構造１０２内のワード線１０４及び隔離層１０６の量を調整することができ、本開示はこれらに限定されない。また、いくつかの実施形態では、各積層構造１０２内のワード線１０４及び隔離層１０６は、方向Ｙに沿って延在し、積層構造１０２は、方向Ｙと交差する方向Ｘに沿って互いに横方向に離間して配置される。方向Ｙに沿って配置されたメモリセルＭＣの隣接するスタックは、同じ積層構造１０２を共有することができる。さらにまた、各積層構造１０２は、方向Ｘに沿って配置されたメモリセルＭＣの隣接するスタックによって共有され得る。ワード線１０４は、導電性材料で形成され得て、隔離層１０６は、絶縁材料で形成され得る。例えば、導電性材料は、タングステン、窒化チタン、ルテニウム、モリブデン、窒化タングステンなどを含み得るのに対し、絶縁材料は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素などを含み得る。
さらに、スイッチング層１０８は、積層構造１０２の側壁に形成され、積層構造１０２内のワード線１０４及び隔離層１０６と横方向に接触している。いくつかの実施形態では、各スイッチング層１０８の立設部は、隣接する積層構造１０２の対向する側壁を覆い、各スイッチング層１０８の横方向に延在する部分は、これらの積層構造１０２の間の基板１００の一部にまたがり、スイッチング層１０８の立設部を接続する。また、各積層構造１０２の対向する側壁は、スイッチング層１０８の異なる側壁によって覆われ得る。さらに、いくつかの実施形態では、スイッチング層１０８は、各積層構造１０２の対向する側壁を覆うスイッチング層１０８が、方向Ｙに沿って配置されたメモリセルＭＣの列によって共有できるように、積層構造１０２に沿って連続的に延在する。スイッチング層１０８は、強誘電体材料で形成され得る。例えば、強誘電体材料としては、酸化ハフニウム系の材料（例えば、酸化ハフニウムジルコニウム（Ｈｆ１―ｘＺｒｘＯ）、酸化ハフニウムエルビウム（Ｈｆ１―ｘＥｒｘＯ）、酸化ハフニウムランタン（Ｈｆ１―ｘＬａｘＯ）、酸化ハフニウムイットリウム（Ｈｆ１―ｘＹｘＯ）、酸化ハフニウムガドリニウム（Ｈｆ１―ｘＧｄｘＯ）、酸化ハフニウムアルミニウム（Ｈｆ１―ｘＡｌｘＯ）、酸化ハフニウムチタン（Ｈｆ１―ｘＴｉｘＯ）、酸化ハフニウムタンタル（Ｈｆ１―ｘＴａｘＯ）など）、チタン酸バリウム（例えば、ＢａＴｉＯ３）、チタン酸鉛（例えば、ＰｂＴｉＯ３）、シリコン酸鉛（例えば、ＰｂＺｒＯ３）、ニオブ酸リチウム（例えば、ＬｉＮｂＯ３）、ニオブ酸ナトリウム（ＮａＮｂＯ３）、ニオブ酸カリウム（例えば、ＫＮｂＯ３）、タンタル酸カリウム（ＫＴａＯ３）、スカンジウム酸ビスマス（ＢｉＳｃＯ３）、鉄酸ビスマス（例えばＢｉＦｅＯ３）、窒化アルミニウムスカンジウム（ＡｌＳｃＮ）などまたはこれらの組み合わせを含むことができる。
チャネル層１１０は、スイッチング層１０８の立設部の側壁を覆い、スイッチング層１０８の立設部を介して、積層構造１０２内のワード線１０４及び隔離層１０６と横方向に接触している。いくつかの実施形態では、各積層構造１０２の対向する側壁は、各チャネル層１１０がメモリセルＭＣのスタックによって排他的に共有され得るように、チャネル層１１０の横方向に分離されたものによってそれぞれ覆われる。これらの実施形態では、方向Ｙに沿って配置されたメモリセルＭＣの隣接するスタック間のクロストークは低減され得る。また、いくつかの実施形態では、隣接する積層構造１０２の対向する側壁にあるチャネル層１１０は、互いに分離されている。これらの実施形態では、チャネル層１１０は、スイッチング層１０８の底部において横方向に延在してもよく延在しなくてもよいが、チャネル層１１０の各々は、チャネル層１１０の別の１つと接触するようにさらに延在しなくてよい。チャネル層１１０は、ポリシリコン又は金属酸化物半導体材料で形成され得る。金属酸化物半導体材料は、インジウムガリウム亜鉛酸化物（ＩＧＺＯ）などのインジウム系酸化物材料を含み得る。
複数対の導電性ピラー１１２は、積層構造１０２の間の基板１００の部分上に立設される。チャネル層１１０がスタッキング構造１０２の間の基板１００の部分上で不連続であるこれらの実施形態では、導電性ピラー１１２は、スイッチング層１０８の底部上に少なくとも部分的に立設され得る。各対の導電性ピラー１１２は、隣接する積層構造１０２の対向する側壁を覆うチャネル層１１０のうちの２つの間に別々に配置され、かつそれらと横方向に接触している。さらに、方向Ｙに沿って配置された隣接する対の導電性ピラー１１２も、横方向に分離される。いくつかの実施形態では、隔離構造１１４は、各対の導電性ピラー１１２の間にそれぞれ充填されて、各対の導電性ピラー１１２を互いに隔離する。さらに、いくつかの実施形態では、隔離ピラー１１６は、隣接する対の導電性ピラー１１２の間にそれぞれ立設される。これらの実施形態では、隔離ピラー１１６は、チャネル層１１０を互いに分離するために、スイッチング層１０８と横方向に接触するようにさらに延在し得る。さらに、いくつかの実施形態では、積層構造１０２の一側にある複数対の導電性ピラー１１２は、方向Ｙに沿って、積層構造１０２の他方の側にある複数対の導電性ピラー１１２からオフセットされる。これらの実施形態では、導電性ピラー１１２は、千鳥状に配置されていると見なすことができる。導電性ピラー１１２は導電性材料で形成され、隔離構造１１４と隔離ピラー１１６はそれぞれ絶縁材料で形成される。例えば、導電性材料は、Ａｌ、Ｔｉ、ＴｉＮ、ＴａＮ、Ｃｏ、Ａｇ、Ａｕ、Ｃｕ、Ｎｉ、Ｃｒ、Ｈｆ、Ｒｕ、Ｗ、Ｐｔなどを含み得るのに対し、絶縁材料は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、炭化ケイ素、炭窒化ケイ素、酸炭化ケイ素などを含み得る。
１つのワード線１０４のセクション、ワード線１０４のこのセクションと横方向に接触する１つのスイッチング層１０８の一部、スイッチング層１０８のこの一部を介してワード線１０４のセクションに容量結合された１つのチャネル層１１０の一部、及びこのチャネル層１１０と接触する１対の導電性ピラー１１２は、トランジスタを集合的に形成する。ワード線１０４のセクションは、トランジスタのゲート端子として機能し、該対の導電性ピラー１１２は、トランジスタのソース端子及びドレイン端子として機能する。トランジスタがオンにされると、導電性経路は、チャネル層１１０の一部に形成され、該対の導電性ピラー１１２の間に延在することができる。一方、トランジスタがオフ状態にあるとき、導電性経路が遮断されるか又は存在しない可能性がある。スイッチング層１０８の一部は、ワード線１０４のセクションとチャネル層１１０の一部との間の容量結合を実現するために、そしてトランジスタの閾値電圧をより低い値からより高い値に切り替える（又はその逆でもよい）ために機能する。プログラミング動作中、電圧バイアスがスイッチング層１０８の一部にわたって設定され、強誘電分極のために双極子モーメントがスイッチング層１０８に記憶される。一方、消去動作中、逆電圧バイアスがスイッチング層１０８の一部にわたって設定され得て、スイッチング層１０８で双極子モーメントの反転を観察することができる。反対方向の双極子モーメントを記憶することにより、トランジスタは、比較的高い閾値電圧及び比較的低い閾値電圧を有することができ、したがって、高い論理状態及び低い論理状態はトランジスタに記憶することができる。したがって、トランジスタはデータを記憶することができ、本開示ではメモリセルＭＣと呼ばれる。
図１Ａに示されるように、同じスタック内のメモリセルＭＣは、異なるワード線１０４によって制御されながら、同じスイッチング層１０８、同じチャネル層１１０、及び同じ対の導電性ピラー１１２を共有し得る。１対の導電性ピラー１１２の反対側にあるメモリセルＭＣの隣接するスタックは、異なるチャネル層１１０を有し、異なるワード線１０４によって制御されながら、同じスイッチング層１０８とこの１対の導電性ピラー１１２を共有し得る。同じ積層構造１０２の反対側にあるメモリセルＭＣの隣接するスタックは、異なるスイッチング層１０８、異なるチャネル層１１０、及び異なる対の導電性ピラー１１２を有しながら、同じワード線１０４を共有し得る。さらに、方向Ｙに沿って配置されたメモリセルＭＣの隣接するスタックは、異なるチャネル層１１０及び異なる対の導電性ピラー１１２を有しながら、同じワード線１０４及び同じスイッチング層１０８を共有し得る。
図１Ａ及び図１Ｂを参照すると、メモリデバイス１０は、複数のサブアレイ１０ａに分割され得る。６つのサブアレイ１０ａが図１Ａに示されているが、メモリデバイス１０は、６つ未満又は６つを超えるサブアレイ１０ａを有し得て、本開示は、サブアレイ１０ａのこの量に限定されない。図１Ａに示されるように、サブアレイ１０ａは、方向Ｘ及び方向Ｙに沿って配置され、互いに接続される。積層構造１０２の各々及びその反対側にあるスイッチング層１０８は、方向Ｙに沿って連続的に延在し、方向Ｙに沿って配置されたサブアレイ１０ａの列によって共有される。また、方向Ｘに沿って配置された隣接するサブアレイ１０ａは、共有された積層構造１０２を介して互いに接続され得る。図１Ｂに示されるように、各積層構造１０２は、そのエッジ部内に、同じ列内の隣接するサブアレイ１０ａに接続された階段部ＳＰを有する。階段部ＳＰは、積層構造１０２内のワード線１０４を迂回するように設計されている。積層構造１０２の階段部ＳＰにおいて、各ワード線１０４及び下方隔離層１０６は、下方ワード線１０４とこの下側のワード線１０４の下にある隔離層１０６から横方向に凹んでいる。最上部のワード線１０４が最上部の隔離層１０６によって覆われるこれらの実施形態では、最上部の隔離層１０６は、最上部の隔離層１０６の下にある最上部のワード線１０４から横方向に凹んでいる。サブアレイ１０ａ内の積層構造１０２が、階段部ＳＰの側方に延在する接続部ＣＰを介して隣接するサブアレイ１０ａまで連続的に延びることができるように、階段部ＳＰの幅ＷＳＰは、積層構造１０２の全幅Ｗ１０２よりも短い。接続部ＣＰは、階段構造に成形されておらず、接続部ＣＰの幅ＷＣＰが本体部ＢＰの幅（すなわち、幅Ｗ１０２）よりも短いことを除いて、積層構造１０２の本体部ＢＰと同一である。換言すれば、接続部ＣＰのワード線１０４及び隔離層１０６は、実質的に同じ長さを有する。また、積層構造１０２の全幅Ｗ１０２は、階段部ＷＳＰの幅と接続部ＣＰの幅ＷＣＰとの和である。さらに、接続部ＣＰの側壁は、階段部ＳＰと部分的に共有される。本明細書に記載の「幅」という用語は、積層構造１０２の延在方向に垂直な方向に沿った寸法を示し、本明細書に記載の「長さ」という用語は、積層構造１０２の延在方向に沿った寸法を示すことに留意されたい。例えば、「幅」という用語は、積層構造１０２が延在する方向Ｙと交差する方向Ｘに沿った寸法を示す。一方、「長さ」という用語は、Ｙ方向に沿った寸法を示す。いくつかの実施形態では、幅ＷＣＰに対する幅ＷＳＰの比率は、０．１～１０の範囲にあり、幅Ｗ１０２に対する幅ＷＳＰの比率は、０．１～０．９の範囲にある。しかしながら、当業者は、プロセス及び設計要件に従って、これらの幅を調整することができ、本開示はこれらに限定されない。
いくつかの実施形態では、階段部ＳＰは、積層構造１０２の同じ半分（例えば、左半分）にある。これらの実施形態では、隣接する積層構造１０２の対向する側壁を覆う各スイッチング層１０８は、これらの積層構造１０２のうちの一方の接続部ＣＰの側壁と横方向に接触し得て、これらの積層構造１０２のうちの他方の階段部ＳＰの側壁と横方向に接触し得る。さらに、サブアレイ１０ａを個別に見ると（図１Ｂに示されるように）、積層構造１０２の階段部ＳＰ及び接続部ＣＰは、積層構造１０２の本体部ＢＰの細長い部と見なし得る。階段構造に成形されている細長い部は階段部ＳＰと呼ばれ、階段構造に成形されていない細長い部は接続部ＣＰと呼ばれる。
いくつかの実施形態では、各サブアレイ１０ａ内の積層構造１０２の階段部ＳＰ及び接続部ＣＰは、サブアレイ１０ａの片側に配置される。これらの実施形態では、図１Ａに示されるように、サブアレイ１０ａ内の積層構造１０２は、それらの接続部ＣＰを介して同じ列の隣接するサブアレイ１０ａに延在しながら、それらの本体部ＢＰを介して同じ列の別の隣接するサブアレイ１０ａに延在する。さらに、いくつかの実施形態では、絶縁構造１１８は、積層構造１０２のエッジ部の間に充填される。絶縁構造１１８は、スイッチング層１０８の横方向に延在する部上に立設され得る。また、絶縁構造１１８は、その間にチャネル層なしにスイッチング層１０８の立設部と横方向に接触し得る。またさらに、いくつかの実施形態では、層間誘電体構造１２０は、積層構造１０２の階段部ＳＰに形成される。積層構造１０２の階段部ＳＰの段差は、層間誘電体構造１２０によって覆われ、層間誘電体構造１２０は、積層構造１０２の接続部ＣＰ及び本体部ＢＰの上面と実質的に同じ高さまで充填され得る。また、層間誘電体構造１２０は、それぞれ、スイッチング層１０８のうちの１つと横方向に接触し得る。絶縁構造１１８及び層間誘電体構造１２０は、それぞれ、絶縁材料で形成され得る。例えば、絶縁材料は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、炭化ケイ素、炭窒化ケイ素、酸炭化ケイ素などを含み得る。
図１Ｂ及び図１Ｃを参照すると、サブアレイ１０ａのエッジにある各積層構造１０２の一部を階段構造（すなわち、階段部ＳＰ）に成形する結果として、積層構造１０２内のワード線１０４（最下部のワード線１０４を除く）は、それぞれ、厚肉部ＴＰ及び幅狭部ＮＰを有し得る。各積層構造１０２の厚肉部ＴＰ及び幅狭部ＮＰは、方向Ｙに沿って交互に配置される。ワード線１０４の幅狭部ＮＰは、図１Ｂを参照して説明したように、積層構造１０２の接続部ＣＰに含まれる。一方、厚肉部ＴＰのエッジ領域ＥＲは、幅狭部ＮＰと横方向に接触しており、積層構造１０２の階段部ＳＰに含まれる。また、厚肉部ＴＰの他の領域は、積層構造１０２の本体部ＢＰに含まれる。あるいは、これらのワード線１０４は、複数の横方向の凹部ＲＳを有するものとして説明され得る。横方向の凹部ＲＳは、階段構造の段差を形成するためのワード線１０４の除去された部分を示し、幅狭部ＮＰの側壁及び厚肉部ＴＰのいくつかのエッジによって画定される。いくつかの実施形態では、図１Ｂを参照して説明したように、幅ＷＣＰに実質的に等しくてよい、方向Ｘに沿ったワード線１０４の幅狭部ＮＰの幅Ｗ１０４は、１０ｎｍ～１０００ｎｍの範囲にある。また、方向Ｙに沿ったワード線１０４の幅狭部ＮＰの長さＬ１０４は、５００ｎｍ～１００００ｎｍの範囲にあり得る。
図２Ａは、図１Ａに示されるメモリデバイス１０を含む半導体デバイス２０を示す概略立体図である。図２Ｂは、図２Ａに示される半導体デバイス２０のメモリデバイス１０のサブアレイ１０ａと下方ワード線ドライバＷＤを示す概略立体図である。図２Ｃは、図２Ａに示される半導体デバイス２０内のワード線１０４のうちの１つと対応するワード線ドライバＷＤ及びワード線配線部ＷＲを示す概略立体図である。
図２Ａ及び図２Ｂを参照すると、半導体デバイス２０は、図１Ａ～図１Ｃを参照して説明したように、メモリデバイス１０を含む。また、半導体デバイス２０は、メモリデバイス１０内のワード線１０４を駆動するためのワード線ドライバＷＤをさらに含む。メモリデバイス１０の基板１００が半導体基板上にあるエッチング停止層である実施形態では、ワード線ドライバＷＤは、半導体基板２００（図２Ｂに部分的に示されている）に形成され、基板１００の下に配置されたトランジスタを含み得る。これらの実施形態では、ワード線ドライバＷＤは、半導体デバイス１０の基板工程（ＦＥＯＬ）構造の一部と見なし得るのに対し、メモリデバイス１０は、半導体デバイス２０の配線工程（ＢＥＯＬ）構造に統合され得る。いくつかの実施形態では、ワード線ドライバＷＤの少なくともいくつかは、図１Ｂを参照して説明したように、積層構造１０２の階段部ＳＰに重なる。図２Ｂに示されるように、ワード線ドライバＷＤのトランジスタは、それぞれ、ゲート構造２０２とゲート構造２０２の反対側にあるソース／ドレイン構造２０４を含む。いくつかの実施形態では、ゲート構造２０２は、半導体基板２００の実質的に平坦な表面に形成され、ソース／ドレイン構造２０４は、半導体基板２００内のドーピング領域又は半導体基板２００の凹部に形成されたエピタキシャル構造である。これらの実施形態では、ワード線ドライバＷＤのトランジスタはプレーナ型トランジスタと呼ばれ、ゲート構造２０２によってそれぞれ覆われ、ソース／ドレイン構造２０４の間に延在する半導体基板２００の外装部は、トランジスタの導電性チャネルとして機能する。代替実施形態では、ワード線ドライバＷＤのトランジスタは、それぞれ、フィン型トランジスタ又はゲートオールアラウンド（ＧＡＡ）トランジスタとして形成される。これらの代替実施形態では、ゲート構造と交差し、ゲート構造によって覆われた三次元構造（例えば、フィン構造、ナノシートなど）は、トランジスタの導電性チャネルとして機能する。いくつかの実施形態では、ワード線ドライバの隣接するトランジスタ間の間隔Ｓは、１０ｎｍ～１０００ｎｍの範囲にある。さらに、図示していないが、ワード線ドライバＷＤは、他の能動デバイス及び／又は受動デバイスをさらに含み得る。
図２Ｂ及び図２Ｃを参照すると、メモリデバイス１０内のワード線１０４はワード線配線部ＷＲを介してワード線ドライバＷＤに配線され得る。いくつかの実施形態では、各ワード線１０４を対応するワード線ドライバＷＤに接続するためのワード線配線部ＷＲは、導電性ビア２０６、導電性トレース２０８、及び貫通ビア２１０を含む。導電性ビア２０６のうちの１つは、対応する積層構造１０２の階段部ＳＰのうちの１つ内の段差に立設されて、この段差を形成するように成形されたワード線１０４との電気的接続を確立する。また、導電性ビア２０６は、この段差を覆う層間誘電体構造１２０の一部を、積層構造１０２及び層間誘電体構造１２０の上面よりも高い高さまで貫通し得る。導電性トレース２０８のうちの１つは、導電性ビア２０６にわたって横方向に延在し、導電性ビア２０６に電気的に接続される。例えば、導電性トレース２０８は、方向Ｘに沿って延在し得る。貫通ビア２１０のうちの１つは、導電性トレース２０８の底面から、ワード線ドライバＷＤ内の対応するトランジスタのソース／ドレイン構造２０４のうちの１つまで延在し得る。また、貫通ビア２１０は、導電性ビア２０６から横方向に離間される。いくつかの実施形態では、貫通ビア２１０は、ワード線ドライバＷＤと基板１００との間に形成された絶縁構造１１８、基板１００、及び誘電体層（図示せず）のうちの１つを貫通する。これらの実施形態では、貫通ビア２１０は、メモリデバイス１０の周りに配置されるのではなく、メモリデバイス１０を貫通する。また、導電性トレース２０８は、メモリデバイス１０の境界の外に延在するのではなく、メモリデバイス１０の境界内に延在し得る。したがって、ワード線１０４は、より小さな領域内のワード線ドライバＷＤに配線することができる。さらに、導電性ビア２０６が半導体デバイス２０のＢＥＯＬ構造内に延在しながら、貫通ビア２１０が半導体デバイス２０のＢＥＯＬ構造からＦＥＯＬ構造まで延在するため、貫通ビア２１０は、導電性ビア２０６の高さよりも高い高さを有し得る。図２Ｃに示されるように、導電性ビア２０６は、ワード線１０４の厚肉部ＴＰ上に立設され得る。さらに、導電性トレース２０８は、それぞれ、導電性ビア２０６のうちの１つを、対応するワード線１０４の一側（例えば、右側）からこのワード線１０４の反対側（例えば、左側）に配線する。
図２Ｂを再び参照すると、半導体デバイス２０は、メモリデバイス１０内の導電性ピラー１１２に接続されたソース線ＳＬ及びビット線ＢＬをさらに含む。各対の導電性ピラー１１２は、それぞれ、ソース線ＳＬのうちの１つ及びビット線ＢＬのうちの１つに接続される。また、各ソース線ＳＬ及び各ビット線ＢＬは、それぞれ、方向Ｘに沿って配置された導電性ピラー１１２の列に接続される。導電性ピラー１１２が、図１Ａを参照して説明したように、千鳥状に配置されるこれらの実施形態では、ソース線ＳＬ及びビット線ＢＬは交互に配置され得る。例えば、ソース線ＳＬ及びビット線ＢＬは、方向Ｘに沿って延在してもよく、方向Ｙに沿って交互に配置されてもよい。代替実施形態では、ソース線ＳＬ又はビット線ＢＬは、ワード線ドライバＷＬと基板１００との間の誘電体層（図示せず）内に形成され、ソース線ＳＬ及びビット線ＢＬの他の部分は、メモリデバイス１０にわたって延在する。これらの実施形態では、いくつかの導電性ピラー１１２の底面から基板１００を通るソース線ＳＬ又はビット線ＢＬまで延在する導電性ビア（図示せず）はさらに形成され得る。
上述したように、積層構造１０２内に形成されたメモリセルＭＣと積層構造１０２間の要素は積層可能であり、したがって、メモリデバイス１０は、二次元設計によってもはや制限されず、メモリデバイス１０の記憶密度を大幅に増加させることができる。さらに、積層構造１０２の階段部ＳＰは、それぞれ、対応する積層構造１０２の幅（すなわち、図１Ｂを参照して説明した幅Ｗ１０２）よりも短い幅（すなわち、図１Ｂを参照して説明した幅ＷＳＰ）を有する。したがって、各積層構造１０２のワード線１０４は、積層構造１０２の延在方向に沿って配置された隣接するサブアレイ１０ａの間の界面で切断されない。その代わりに、各積層構造１０２内のワード線１０４は、積層構造１０２の階段部ＳＰに沿って延在する積層構造１０２の接続部ＣＰを介して界面を通って延在し得る。対応する積層構造１０２内の各ワード線１０４が、複数のサブアレイ１０ａを通って連続的に延在することができるため、ワード線１０４を駆動するために、より小さな駆動電流が必要とされる。したがって、ワード線ドライバＷＤの寸法（例えば、ワード線ドライバＷＤ内のトランジスタの寸法）はさらにスケーリングすることができ、より多くの能動デバイス及び／又は受動デバイスは半導体デバイス２０のＦＥＯＬ構造に統合することができる。そうでなければ、ワード線ドライバＷＤの寸法がさらにスケーリングされない場合、ワード線ドライバＷＤ（例えば、ワード線ドライバＷＤ内のトランジスタ）の駆動能力を同等に向上させることができる。
図３は、図１Ａに示されるメモリデバイス１０の製造方法を示す流れ図である。図４Ａ～図４Ｊは、図３に示されるメモリデバイス１０の製造プロセスにおける各段階での中間構造を示す概略立体図である。図５Ａ～図５Ｊは、図４Ａ～図４Ｊにそれぞれ示される中間構造のサブアレイ領域４０ａを示す概略立体図である。
図４Ａ～図４Ｊを参照して説明される中間構造をサブアレイ領域４０ａに分割することができることに留意されたい。サブアレイ領域４０ａは、図１Ａに示されるサブアレイ１０ａとなり、各中間構造のサブアレイ領域４０ａのうちの１つは、図５Ａ～図５Ｊにさらに示される。
図３、図４Ａ及び図５Ａを参照すると、初期積層構造４０２を基板１００に形成するステップＳ１００が実行される。初期積層構造４０２は、垂直方向Ｚに沿って交互に積層された犠牲層４０４及び隔離層４０６を含む。犠牲層４０４は、図１Ａに示されるように、ワード線１０４を形成するようにパターン化されて置き換えられ、隔離層４０６は、図１Ａに示されるように、隔離層１０６を形成するようにパターン化される。犠牲層４０４は、隔離層４０６に対して十分なエッチング選択性を有し、基板１００は、犠牲層４０４及び隔離層４０６に対して十分なエッチング選択性を有する。例えば、隔離層４０６は酸化ケイ素で形成され得て、犠牲層４０４は窒化ケイ素で形成され得て、基板１００は、炭化ケイ素、酸炭化ケイ素（ＳｉＯＣ）、オキシ炭窒化ケイ素（ＳｉＯＣＮ）、炭窒化ケイ素（ＳｉＣＮ）などで形成され得る。いくつかの実施形態では、基板１００、犠牲層４０４及び分離層４０６は、それぞれ、化学蒸着（ＣＡＶ）プロセスなどの堆積プロセスによって形成される。
図３、図４Ｂ及び図５Ｂを参照すると、ハードマスク層ＨＭを初期積層構造４０２に形成するステップＳ１０２が実行される。現在、ハードマスク層ＨＭは、初期積層構造４０２を全体的に覆うことができる。ハードマスク層ＨＭは、犠牲層４０４及び隔離層４０６に対して十分なエッチング選択性を有する。例えば、ハードマスク層ＨＭは、アモルファスシリコン、炭化ケイ素、酸炭化ケイ素、オキシ炭窒化ケイ素、炭窒化ケイ素、高ｋ誘電体材料（すなわち、誘電率（ｋ）が３．９よりも大きいか又は７よりも大きい誘電体材料）などで形成され得る。いくつかの実施形態では、ハードマスク層ＨＭは、ＣＶＤプロセスなどの堆積プロセスによって形成される。
図３、図４Ｃ及び図５Ｃを参照すると、ハードマスク層ＨＭをパターン化してハードマスクパターンＨＭ’を形成するステップＳ１０４が実行される。ハードマスクパターンＨＭ’は、サブアレイ領域４０ａのエッジ部に位置する開口部Ｐを有し、初期積層構造４０２の最上層の一部（例えば、隔離層４０６のうちの１つ）は、開口部Ｐによって露出される。開口部Ｐは、図１Ａ及び図１Ｂを参照して説明したように、積層構造１０２の階段部ＳＰの位置を画定する。いくつかの実施形態では、開口部Ｐは、サブアレイ領域４０ａの同じ側に配置される。ハードマスク層ＨＭをパターン化してハードマスクパターンンＨＭ’を形成する方法は、リソグラフィプロセス及びエッチングプロセス（例えば、異方性エッチングプロセス）を含み得る。ハードマスク層ＨＭが、犠牲層４０４及び隔離層４０６に対して十分なエッチング選択性を有するため、犠牲層４０４及び隔離層４０６は、エッチングプロセス中に実質的に無傷のままであり得る。
図３、図４Ｄ及び図５Ｄを参照すると、フォトレジストパターンＰＲをマスクパターンＨＭ’に形成するステップＳ１０６が実行される。フォトレジストパターンＰＲは、横方向に分離された部分を有し得て、各部分が方向Ｘに沿って配置されたサブアレイ領域４０ａの列を覆う。フォトレジストパターンＰＲの分離された部分の各々は、ハードマスクパターンＨＭ’の開口部Ｐが位置するサブアレイ領域４０ａの列のエッジから横方向に凹んでよい。したがって、開口部Ｐの間に位置するハードマスクパターンＨＭ’の部分は、部分的に露出されており、その結果、初期積層構造４０２の最上層の一部は、開口部Ｐに重なる。フォトレジストパターンＰＲは、感光性材料で形成され得て、フォトレジストパターンＰＲを形成する方法は、リソグラフィプロセスを含み得る。
図３、図４Ｅ及び図５Ｅを参照すると、開口部Ｐに重なる初期積層構造４０２の一部をそれぞれ階段構造ＳＴに成形するステップＳ１０８が実行される。いくつかの実施形態では、複数のトリミングアンドエッチングプロセスを実行して階段構造ＳＴを形成し、次に残ったフォトレジストパターンＰＲを除去する。トリミングアンドエッチングプロセスは、フォトレジストパターンＰＲ及びハードマスクパターンＨＭ’をシャドウマスクとして用いることによって、初期積層構造４０２の露出した部分に対して第１のエッチングプロセスを実行することを含み得る。続いて、トリミングされたフォトレジストパターンＰＲ及びハードマスクパターンＨＭ’をシャドウマスクとして用いることにより、フォトレジストパターンＰＲをトリミングする（サブアレイ領域４０ａのエッジからさらに凹む）第２のエッチングプロセスを実行する。その後、階段構造ＳＴが形成されるまで、より多くのトリミングプロセス及びエッチングプロセスを実行することができる。階段構造ＳＴを形成した後、残ったフォトレジストパターンを、例えば、ストリッピングプロセス又はアッシングプロセスによって除去する。階段構造ＳＴの各々において、各犠牲層４０４及び下方隔離層４０６は、下方犠牲層４０４及びこの下側の犠牲層４０４の下にある隔離層４０６から横方向に凹んでいる。最上部の犠牲層４０４が最上部の隔離層４０６によって覆われるこれらの実施形態では、階段構造ＳＴ内の最上部の隔離層４０６は、最上部の隔離層４０６の下にある最上部の犠牲層４０４から横方向に凹んでいる。一方、初期積層構造４０２の他の部分は、初期積層構造４０２内の材料に対して十分なエッチング選択性を有するハードマスクパターンＨＭ’によって覆われたままであるため、初期積層構造４０２のこれらの部分は、階段構造ＳＴの形成中に成形されないであろう。最終的に、ハードマスクパターンＨＭ’は、等方性エッチングプロセスなどの追加のエッチングプロセスによって除去され得る。
図３、図４Ｆ及び図５Ｆを参照すると、層間誘電体構造４２０を階段構造ＳＴに設けるステップＳ１１０が実行される。層間誘電体構造４２０は、階段構造ＳＴの段差を覆い、図１Ａ及び図１Ｂを参照して説明したように、層間誘電体構造１２０を形成するようにパターン化される。いくつかの実施形態では、絶縁材料４２０の上面は、初期積層構造４０２の最上面と実質的に同一平面上にある。層間誘電体構造４２０を形成する方法は、ＣＶＤプロセスなどの堆積プロセスによって初期積層構造４０２に絶縁材料を提供することを含み得る。絶縁材料は、階段構造ＳＴの段差と初期積層構造４０２の最上面を覆うことができる。続いて、初期積層構造４０２の最上面より上にある絶縁材料の一部は、平坦化プロセスによって除去され、絶縁材料の残りの部分は、層間誘電体構造４２０を形成する。例えば、平坦化プロセスは、研磨プロセス、エッチングプロセス、又はそれらの組み合わせを含み得る。
図３、図４Ｇ及び図５Ｇを参照すると、トレンチＴＲを現在の構造内に形成するステップＳ１１２が実行される。トレンチＴＲは、初期積層構造４０２を垂直方向に貫通し、方向Ｙに沿って階段構造ＳＴと初期積層構造４０２の他のいくつかの部分を通って横方向に延在する。トレンチＴＲを形成することにより、初期積層構造４０２は、横方向に分離された部分に切断される。初期積層構造４０２のこれらの分離された部分内の隔離層４０６は、図１Ａ及び図１Ｂを参照して説明したように、隔離層１０６を形成し、初期積層構造４０２のこれらの横方向に分離された部分内の犠牲層４０４は、図１Ａ及び図１Ｂを参照して説明したように、ワード線１０４によって置き換えられる。さらに、層間誘電体構造４２０の一部は、トレンチＴＲの形成中に除去される。層間誘電体構造４２０の残りの部分は、図１Ａ及び図１Ｂを参照して説明したように、層間誘電体構造１２０を形成する。トレンチＴＲを形成する方法は、少なくとも１つのリソグラフィプロセス及びエッチングプロセス（例えば、異方性エッチングプロセス）を含み得る。
図３、図４Ｈ及び図５Ｈを参照すると、図１Ａ及び図１Ｂを参照して説明したように、犠牲層４０４をワード線１０４によって置き換えるステップＳ１１４が実行される。このような置き換えを実行することにより、初期積層構造４２０の横方向に分離された部分は、図１Ａ及び図１Ｂを参照して説明したように、積層構造１０２となる。いくつかの実施形態では、犠牲層４０４をワード線１０４で置き換える方法は、等方性エッチングプロセスよって犠牲層４０４を除去することを含む。基板１００、隔離層１０６及び層間誘電体構造１２０は、犠牲層４０４に対して十分なエッチング選択性を有し得るため、等方性エッチングプロセス中に実質的に無傷であり得る。さらに、層間誘電体構造１２０は、犠牲層４０４の除去後の崩壊から隔離層４０６を支持し得る。続いて、導電性材料は、堆積プロセス（例えば、ＣＶＤプロセス又は原子層堆積（ＡＬＤ）プロセス）によって、犠牲層４０４によって以前に占有されていたトレンチＴＲ及び空間内に充填され得る。その後、トレンチＴＲ内の導電性材料の一部は、異方性エッチングプロセスなどのエッチングプロセスによって除去される。導電性材料の残りの部分は、犠牲層４０４によって以前に占められていた空間に位置し、ワード線１０４を形成する。また、このようなエッチングプロセス中、隔離層１０６及び層間誘電体構造１２０は、シャドウマスクとして機能し得る。
図３、図４Ｉ及び図５Ｉを参照して、スイッチング層１０８、半導体層４１０及び絶縁壁４１４をトレンチＴＲ内に形成するステップＳ１１６が実行される。半導体層４１０は、図１Ａ及び図１Ｂを参照して説明したように、チャネル層１１０を形成するようにパターン化され、絶縁壁４１４は、図１Ａ及び図１Ｂを参照して説明したように、隔離構造１１４を形成するようにパターン化される。スイッチング層１０８は、トレンチＴＲの表面を共形的に覆う。したがって、スイッチング層１０８は、それぞれ、トレンチＴＲのうちの１つの対向する側壁及び底面を覆う。スイッチング層１０８の立設部は、トレンチＴＲの側壁に沿って横方向に延在し、スイッチング層１０８の横方向に延在する部分は、トレンチＴＲの底面にまたがる。半導体層４１０の各々は、スイッチング層１０８のうちの１つの内側に位置し、このスイッチング層１０８の立設部の対向する側壁を覆う。いくつかの実施形態では、半導体層４１０は、また、スイッチング層１０８の横方向に延在する部分に延在し得るが、各トレンチＴＲ内の隣接する半導体層４１０は、互いに接触しなくてよい。絶縁壁４１４は、トレンチＴＲ内に立設され、半導体層４１０の各々は、スイッチング層１０８のうちの１つと絶縁壁４１４のうちの１つとの間に挟まれる。いくつかの実施形態では、スイッチング層１０８、半導体層４１０、及び絶縁壁４１４を形成する方法は、図４Ｈに示されるように、構造を全体的かつ共形的に覆うスイッチング材料層及び半導体材料層を順次形成することを含む。スイッチング材料層及び半導体材料層は、それぞれ、ＣＶＤプロセス又はＡＬＤプロセスなどの堆積プロセスによって形成され得る。続いて、トレンチＴＲの底部にある半導体材料層の一部は、異方性エッチングプロセスなどのエッチングプロセスによって少なくとも部分的に除去される。エッチングプロセス中に、積層構造１０２の上にある半導体材料層の一部も除去され得て、半導体材料層の残りの部分は、半導体層４１０を形成し得る。その後、ＣＶＤプロセスなどの堆積プロセスによって現在の構造に絶縁材料を形成する。絶縁材料は、トレンチＴＲを充填し、さらに積層構造１０２まで延在し得る。その後、積層構造１０２の上にある絶縁材料の一部、及び積層構造１０２の上にあるスイッチング材料層の一部は、平坦化プロセスによって除去される。絶縁材料の残りの部分は絶縁壁４１４を形成し、スイッチング材料層の残りの部分はスイッチング層１０８を形成する。例えば、平坦化プロセスは、研磨プロセス、エッチングプロセス、又はそれらの組み合わせを含み得る。
図３、図４Ｊ及び図５Ｊを参照すると、図１Ａ及び図１Ｂを参照して説明したように、隔離ピラー１１６及び絶縁構造１１８を形成するステップＳ１１８が実行される。隔離ピラー１１６及び絶縁構造１１８の形成中、絶縁壁４１４は、図１Ａ及び図１Ｂを参照して説明したように、隔離構造１１４を形成するようにパターン化され、半導体層４１０は、図１Ａ及び図１Ｂを参照して説明したように、チャネル層１１０を形成するようにパターン化される。いくつかの実施形態では、隔離ピラー１１６及び絶縁構造１１８を形成する方法は、リソグラフィプロセス及びエッチングプロセス（例えば、異方性エッチングプロセス）によって、絶縁壁４１４内に第１及び第２の開口部を形成することを含む。第１の開口部は、隔離ピラー１１６を収容し、第２の開口部は、絶縁構造１１８を収容する。第１及び第２の開口部の形成中に、半導体層４１０の一部は除去され、半導体層４１０の残りの部分はチャネル層１１０を形成する。続いて、絶縁材料は、堆積プロセス（例えば、ＣＶＤプロセス）によって第１及び第２の開口部内に充填される。次に、積層構造１０２の上にある絶縁材料の一部は、平坦化プロセスによって除去される。第１の開口部内の絶縁材料の残りの部分は、隔離ピラー１１６を形成し、第２の開口部内の絶縁材料の残りの部分は、絶縁構造１１８を形成する。例えば、平坦化プロセスは、研磨プロセス、エッチングプロセス、又はそれらの組み合わせを含み得る。
図３、図１Ａ及び図１Ｂを参照すると、導電性ピラー１１２を形成するステップＳ１２０が実行される。隔離構造１１４のいくつかの部分は、導電性ピラー１１２を収容する開口部を形成するために除去される。いくつかの実施形態では、導電性ピラー１１２を形成する方法は、リソグラフィプロセス及びエッチングプロセス（例えば、異方性エッチングプロセス）によって、隔離構造１１４内に開口部を形成することを含む。続いて、導電性材料は、堆積プロセス（例えば、物理蒸着（ＰＶＤ）プロセス又はＣＶＤプロセス）、めっきプロセス、又はそれらの組み合わせによって、現在の構造に提供される。導電性材料は、開口部を充填し得て、さらに積層構造１０２まで延在し得る。次に、積層構造１０２の上にある導電性材料の一部は、平坦化プロセスによって除去され、導電性材料の残りの部分は、導電性ピラー１１２を形成する。例えば、平坦化プロセスは、研磨プロセス、エッチングプロセス、又はそれらの組み合わせを含み得る。
ここまで、図１Ａに示されるメモリデバイス１０は形成された。メモリデバイス１０を形成する前に、予備プロセスは、ワード線ドライバＷＤを含むＦＥＯＬ構造と、ワード線配線部ＷＲの下部を含むＢＥＯＬ構造の一部とを形成するように、図２Ａ及び図２Ｂを参照して説明したように、半導体基板２００で実行され得る。さらに、メモリデバイス１０を形成した後、さらなるプロセスは、メモリデバイス１０を貫通しメモリデバイス１０の上にあるワード線配線部ＷＲの上部を形成するように実行され得る。ソース線ＳＬ及びビット線ＢＬがメモリデバイス１０の上に配置されているこれらの実施形態では、ソース線ＳＬ及びビット線ＢＬ、ならびにソース線ＳＬ及びビット線ＢＬを導電性ピラー１１２に接続するための可能なビア（図示せず）も、メモリデバイス１０の形成後に形成される。
図６Ａは、本開示のいくつかの実施形態に係る半導体デバイス２０’の一部を示す概略平面図である。図６Ｂは、図６Ａに示される半導体デバイス２０’内のワード線１０４のうちの１つと対応するワード線ドライバＷＤ及びワード線配線部ＷＲ’を示す概略立体図である。図６Ａ及び図６Ｂを参照して説明される半導体デバイス２０’が、図２Ａ～図２Ｃを参照して説明したように、半導体デバイス２０と同様であるため、半導体デバイス２０と半導体デバイス２０’との間の違いのみが議論され、同じ又は同様の部分が再び繰り返さない。
図２Ｂ及び図６Ａを参照すると、図２Ｂに示されるような積層構造１０２が水平方向に反転されると、それらは、図６Ａに示されるように、積層構造１０２’になるであろう。換言すれば、図２Ｂに示される積層構造１０２の階段部ＳＰが積層構造１０２の右側にあると、図６Ａに示される積層構造１０２’の階段部ＳＰは、積層構造１０２’の左側にあるであろう。図６Ａに示されるように、対応する積層構造１０２’内の階段部ＳＰのうちの１つは、方向Ｙに沿って、２つの絶縁構造１１８の間に延在する。これらの絶縁構造１１８のうちの１つは、他のものよりも、対応する積層構造１０２’のこの階段部ＳＰに近い。比較的遠い絶縁構造１１８ｄは、この積層構造１０２’の接続部ＣＰを間に挟んで、積層構造１０２’のこの階段部ＳＰから横方向に離間されるのに対し、比較的近い絶縁構造１１８ｃは、この積層構造２０２の接続部を間に挟まずに、積層構造１０２’のこの階段部ＳＰから横方向に離間される。図６Ａ及び図６Ｂに示されるように、いくつかの実施形態では、ワード線配線部ＷＲ’は、それぞれ、対応する積層構造１０２’内の階段部ＳＰのうちの１つから、当該比較的近い絶縁構造１１８ｃを通って、（図２Ｂ及び図２Ｃを参照して説明したように）下方ワード線ドライバＷＤまで延在する。これらの実施形態では、ワード線配線部ＷＲ’内の導電性トレース２０８’の長さＬ２０８’を短縮し得て、ワード線１０４からワード線ドライバＷＤへの配線経路を短縮することができる。
図７Ａは、本開示のいくつかの実施形態に係る半導体デバイス２０’’の一部を示す概略平面図である。図７Ｂは、図７Ａに示される半導体デバイス２０’’内のワード線１０４のうちの１つと対応するワード線ドライバＷＤ及びワード線配線部ＷＲ’’を示す概略立体図である。図７Ａ及び図７Ｂを参照して説明される半導体デバイス２０’’が、図２Ａ～図２Ｃを参照して説明したように、半導体デバイス２０と同様であるため、半導体デバイス２０と半導体デバイス２０’’との間の違いのみが議論され、同じ又は同様の部分が再び繰り返さない。
図７Ａ及び図７Ｂを参照すると、いくつかの実施形態では、対応する積層構造１０２’’内の各接続部ＣＰは、この積層構造１０２’’の２つの階段部ＳＰの間に延在する。接続部ＣＰの反対側にある階段部ＳＰは、実質的に同一の設置面積を有し得る。あるいは、これらの階段部ＳＰのうちの１つは、他の階段部ＳＰの設置面積よりも大きい設置面積を有し得る。図７Ｂに示されるように、接続部ＣＰの反対側にある階段部ＳＰは、それぞれ配線されておらず、ワード線ドライバＷＤの同じトランジスタに接続され得る。いくつかの実施形態では、ワード線配線部ＷＲ’’は、導電性ビア２０６’、導電性トレース２０８、及び貫通ビア２１０を含む。導電性ビア２０６’のうちの２つは、接続部ＣＰのうちの１つの反対側にある階段部ＳＰ内の段差に立設される。これらの段差は、同じレベルにあるため、同じワード線１０４を成形することによって形成される。導電性トレース２０８のうちの１つは、これらの２つの導電性ビア２０６’にわたって延在し、これらの２つの導電性ビア２０６’に電気的に接続される。また、貫通ビア２１０のうちの１つは、この導電性トレース２０８をワード線ドライバＷＤの対応するトランジスタに接続する。
図８は、本開示のいくつかの実施形態に係る半導体デバイス２０－１の一部を示す概略立体図である。図８を参照して説明される半導体デバイス２０－１が、図２Ａを参照して説明したように、半導体デバイス２０と同様であるため、半導体デバイス２０と半導体デバイス２０－１との間の違いのみが議論され、同じ又は同様の部分が再び繰り返さない。
図２Ａを参照すると、サブアレイ１０ａのうちの第１のサブアレイに接続されたソース線ＳＬ及びビット線ＢＬは、方向Ｙに沿ってサブアレイ１０ａのうちの第２のサブアレイに接続されたソース線ＳＬ及びビット線ＢＬからオフセットされる。第１及び第２のサブアレイ１０ａは互いに隣接しており、方向Ｘに沿って配置される。一方、図８に示されるように、第１のサブアレイ１０ａに接続されたソース線ＳＬ及びビット線ＢＬは、方向Ｘに沿って第１のサブアレイ１０ａに隣接する第２のサブアレイ１０ａに接続されたソース線ＳＬ及びビット線ＢＬと整列される。
上述したように、メモリデバイス内のメモリセルが積層可能であるため、メモリデバイスは、もはや二次元設計によって制限されず、メモリデバイスの記憶密度を大幅に増加させることができる。また、同じ列内の隣接するサブアレイ間の界面で切断される代わりに、本開示に係るワード線は、同じ列内の隣接するサブアレイを通って連続的に延在する。その結果、ワード線を駆動するために必要な駆動電流は小さくなる。したがって、ワード線ドライバの寸法はさらにスケーリングすることができ、より多くの能動デバイス及び／又は受動デバイスは半導体デバイスのＦＥＯＬ構造に統合することができる。そうでなければ、ワード線ドライバの寸法がさらにスケーリングされない場合、ワード線ドライバの駆動能力を同等に向上させることができる。
本開示の一態様は、メモリデバイスを提供する。メモリデバイスは、基板上に交互に積層された隔離層とワード線とを含み、第１の方向に沿って延在する積層構造であって、積層構造が、そのエッジ領域に階段部及び接続部を有し、各ワード線が、階段部に下方の１つのワード線から横方向に凹み、接続部が、階段部に沿って延在し、階段部の側方に位置し、接続部におけるワード線及び隔離層が、第１の方向に沿って略同じ長さを有する積層構造と、積層構造の側壁を覆うスイッチング層と、スイッチング層の積層構造とは反対側の側壁を覆い、第１の方向に沿って互いに横方向に離間した第１のチャネル層と、基板上に立設され、第１のチャネル層を介してスイッチング層と横方向に接触する複数対の導電性ピラーであって、各対の導電性ピラーが、第１の方向に沿って互いに横方向に分離され、隣接する対の導電性ピラーも、第１の方向に沿って横方向に分離された複数対の導電性ピラーとを含む。
本開示の他の態様は、メモリデバイスを提供する。メモリデバイスは、基板上に交互に積層された隔離層とワード線とを含み、第１の方向に沿って延在する積層構造であって、第１の方向に沿って分離して配置された階段部を有し、各階段部が、第１の方向と交差する第２の方向に沿った幅を有し、各階段部の幅が、積層構造の第２の方向に沿った全幅よりも小さい積層構造と、積層構造の側壁を覆うスイッチング層と、スイッチング層の積層構造とは反対側の側壁を覆い、第１の方向に沿って互いに横方向に離間した第１のチャネル層と、基板上に立設され、第１のチャネル層を介してスイッチング層と横方向に接触する複数対の導電性ピラーであって、各対の導電性ピラーが、第１の方向に沿って互いに横方向に分離され、隣接する対の導電性ピラーも、第１の方向に沿って横方向に分離された複数対の導電性ピラーとを含む。
本開示の更なる態様は、半導体デバイスを提供する。半導体デバイスは、基板と、基板上に交互に積層された隔離層とワード線とを含み、第１の方向に沿って延在する積層構造であって、そのエッジ領域に階段部及び接続部を有し、接続部が、階段部に沿って延在し、階段部と横方向に接触する積層構造と、積層構造の側壁を覆うスイッチング層と、スイッチング層の積層構造とは反対側の側壁を覆い、第１の方向に沿って互いに横方向に離間したチャネル層と、基板上に立設され、チャネル層を介してスイッチング層と横方向に接触する複数対の導電性ピラーであって、各対の導電性ピラーが、第１の方向に沿って互いに横方向に分離され、隣接する対の導電性ピラーも、第１の方向に沿って横方向に分離された複数対の導電性ピラーと、基板の下方に配置されたワード線ドライバと、積層構造の階段部の段差から基板を貫通してワード線ドライバまで延在するワード線配線部とを含む。
前述のことは、当業者が本開示の態様をよりよく理解できるように、いくつかの実施形態の特徴を概説している。当業者であれば、本明細書に導入された実施形態の同じ目的を実行し、及び／又は同じ利点を達成するための他のプロセス及び構造を設計又は修正するための基礎として本開示を容易に使用できることを理解できる。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例、置換例及び修正例に想到し得ることは明らかであり、それらについても当然に本開示の技術的範囲に属するものと了解される。
Claims (20)
- 基板上に交互に積層された隔離層とワード線とを含み、第１の方向に沿って延在する積層構造であって、そのエッジ領域に階段部及び接続部を有し、各前記ワード線は、前記階段部に下方の１つの前記ワード線から横方向に凹み、前記接続部は、前記階段部に沿って延在し、前記階段部の側方に位置し、前記接続部における前記ワード線及び前記隔離層は、前記第１の方向に沿って略同じ長さを有する積層構造と、
前記積層構造の側壁を覆うスイッチング層と、
前記スイッチング層の前記積層構造とは反対側の側壁を覆い、前記第１の方向に沿って互いに横方向に離間した第１のチャネル層と、
前記基板上に立設され、前記第１のチャネル層を介して前記スイッチング層と横方向に接触する複数対の導電性ピラーであって、各対の前記導電性ピラーは、前記第１の方向に沿って横方向に分離され、隣接する対の前記導電性ピラーも、前記第１の方向に沿って横方向に分離された複数対の導電性ピラーと、を含むメモリデバイス。 - 前記積層構造の前記階段部は、前記第１の方向と交差する第２の方向に沿った幅を有し、前記積層構造は、前記第２の方向に沿った全幅を有し、前記積層構造の前記階段部の前記幅は、前記積層構造の前記全幅よりも小さい、請求項１に記載のメモリデバイス。
- 前記積層構造の前記接続部は、前記第２の方向に沿った幅を有し、前記積層構造の前記全幅は、前記積層構造の前記階段部の前記幅と前記積層構造の前記接続部の前記幅との和である、請求項２に記載のメモリデバイス。
- 前記積層構造の前記接続部の側壁は、前記スイッチング層と横方向に接触し、前記積層構造の前記接続部の別の側壁は、前記積層構造の前記階段部と部分的に共有される、請求項１に記載のメモリデバイス。
- 前記積層構造の前記階段部を覆い、前記積層構造の前記接続部と横方向に接触する層間絶縁層をさらに含む、請求項１に記載のメモリデバイス。
- １つの前記ワード線は、厚肉部と、前記厚肉部の幅よりも小さい幅を有する幅狭部とを有し、前記幅狭部は、前記厚肉部から前記第１の方向に沿って突出する、請求項１に記載のメモリデバイス。
- 前記１つのワード線の前記幅狭部と横方向に接触する、前記１つのワード線の前記厚肉部のエッジ領域は、前記積層構造の前記階段部に含まれ、前記１つのワード線の前記幅狭部は、前記積層構造の前記接続部に含まれる、請求項６に記載のメモリデバイス。
- 前記１つのワード線は、前記幅狭部の側壁と前記厚肉部のエッジとで画定される横方向の凹部を有する、請求項６に記載のメモリデバイス。
- 前記スイッチング層は、強誘電体材料で形成される、請求項１に記載のメモリデバイス。
- 追加の１つの前記積層構造であって、前記積層構造は、前記第１の方向と交差する第２の方向に沿って横方向に離間し、前記スイッチング層は、前記積層構造の対向する側壁及び前記積層構造の間の前記基板の一部を覆う追加の１つの前記積層構造と、
前記スイッチング層の一部を介して前記追加の１つの積層構造と横方向に接触し、前記第１の方向に沿って横方向に離間した第２のチャネル層であって、各対の前記導電性ピラーは、１つの前記第１のチャネル層及び１つの前記第２のチャネル層と横方向に接触する、第２のチャネル層と、
をさらに含む、請求項１に記載のメモリデバイス。 - 前記スイッチング層は、１つの前記積層構造の前記接続部及び他方の前記積層構造の前記階段部と横方向に接触する、請求項１０に記載のメモリデバイス。
- 前記積層構造は、追加の１つの前記階段部を有し、前記積層構造の前記接続部は、前記積層構造の前記階段部の間に延在する、請求項１に記載のメモリデバイス。
- 基板上に交互に積層された隔離層とワード線とを含み、第１の方向に沿って延在する積層構造であって、前記第１の方向に沿って分離して配置された階段部を有し、各前記階段部は、前記第１の方向と交差する第２の方向に沿った幅を有し、各前記階段部の幅は、前記積層構造の前記第２の方向に沿った全幅よりも小さい積層構造と、
前記積層構造の側壁を覆うスイッチング層と、
前記スイッチング層の前記積層構造とは反対側の側壁を覆い、前記第１の方向に沿って互いに横方向に離間した第１のチャネル層と、
前記基板上に立設され、前記第１のチャネル層を介して前記スイッチング層と横方向に接触する複数対の導電性ピラーであって、各対の前記導電性ピラーは、前記第１の方向に沿って横方向に分離され、隣接する対の前記導電性ピラーも、前記第１の方向に沿って横方向に分離された複数対の導電性ピラーと、
を含むメモリデバイス。 - 前記隔離層及び前記ワード線は、前記積層構造全体に亘って前記第１の方向に沿って連続的に延在する、請求項１３に記載のメモリデバイス。
- 前記積層構造は、それぞれ１つの前記階段部の側方に延在し、前記１つの階段部の両側に位置する前記積層構造の部分を接続する接続部を有する、請求項１３に記載のメモリデバイス。
- 基板と、
前記基板上に交互に積層された隔離層とワード線とを含み、第１の方向に沿って延在する積層構造であって、そのエッジ領域に階段部及び接続部を有し、前記接続部は、前記階段部に沿って延在し、前記階段部と横方向に接触する積層構造と、
前記積層構造の側壁を覆うスイッチング層と、
前記スイッチング層の前記積層構造とは反対側の側壁を覆い、前記第１の方向に沿って互いに横方向に離間したチャネル層と、
前記基板上に立設され、前記チャネル層を介して前記スイッチング層と横方向に接触する複数対の導電性ピラーであって、各対の前記導電性ピラーは、前記第１の方向に沿って横方向に分離され、隣接する対の前記導電性ピラーも、前記第１の方向に沿って横方向に分離された複数対の導電性ピラーと、
前記基板の下方に配置されたワード線ドライバと、
前記積層構造の階段部の段差から前記基板を貫通して前記ワード線ドライバまで延在するワード線配線部と、
を含む半導体デバイス。 - 前記ワード線ドライバは、トランジスタを含む、請求項１６に記載の半導体デバイス。
- 前記ワード線配線部は、導電性ビア、導電性トレース及び貫通ビアを含み、前記導電性ビアは、前記積層構造の階段部の段差に立設され、前記導電性トレースは、前記積層構造上に横方向に延在し、前記導電性ビアに電気的に接続され、前記貫通ビアは、前記導電性配線の底部から前記基板を貫通して前記ワード線ドライバまで延在する、請求項１６に記載の半導体デバイス。
- 追加の１つの前記積層構造をさらに含み、前記積層構造は、前記第１の方向と交差する第２の方向に沿って横方向に離間し、前記貫通ビアは、前記積層構造の間に立設される、請求項１８に記載の半導体デバイス。
- 前記導電性ピラーに電気的に接続されたソース線及びビット線をさらに備え、前記ソース線は、前記積層構造上又は前記ワード線ドライバと前記基板との間を横方向に延在し、前記ビット線も、前記積層構造上又は前記ワード線ドライバと前記基板との間を横方向に延在する、請求項１６に記載の半導体デバイス。
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