CN114464628A - 存储器器件及其形成方法 - Google Patents

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杨世海
吕士濂
黄家恩
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Abstract

提供一种存储器器件及其形成方法。存储器器件包括衬底、多层堆叠、多个存储单元以及多个导电接触窗。衬底包括阵列区与阶梯区。多层堆叠配置在阵列区中的衬底上，其中多层堆叠的端部在阶梯区上延伸以成形为阶梯结构。多个存储单元分别设置在阵列区中的多层堆叠的侧壁上，且至少沿多层堆叠的堆叠方向排列。多个导电接触窗分别位于阶梯结构上。至少两个导电接触窗彼此电性连接。

Description

存储器器件及其形成方法
技术领域
本发明的实施例是涉及一种存储器器件及其形成方法。
背景技术
半导体集成电路(integrated circuit，IC)行业已经历了指数级增长。IC材料及设计的技术进步已催生出数代IC，其中每一代具有比上一代更小且更复杂的电路。在IC演进的过程中，在几何大小(即，可使用制作工艺产生的最小器件(或线路))已减小的同时，功能密度(即，每芯片面积内连器件的数目)一般来说已增大。此种按比例缩小的过程通常通过提高生产效率及降低相关联的成本来提供益处。
此种按比例缩小也已增加IC处理及制造的复杂性，且为实现这些进步，IC工艺及制造也需要类似的发展。举例来说，已引入三维(three-dimensional，3D)存储器器件来置换平面存储器器件。然而，3D存储器器件尚未在所有方面皆完全令人满意，出现了应予以解决的附加问题。
发明内容
本发明实施例提供一种存储器器件，包括：衬底，包括阵列区与阶梯区；多层堆叠，配置在所述阵列区中的所述衬底上，其中所述多层堆叠的端部在所述阶梯区上延伸以成型为阶梯结构；多个存储单元，分别设置在所述阵列区中的所述多层堆叠的侧壁上，且至少沿所述多层堆叠的堆叠方向排列；以及多个导电接触窗，分别位于所述阶梯结构上，其中至少两个导电接触窗彼此电性连接。
本发明实施例提供一种存储器器件，包括：衬底、多层堆叠以及多个存储单元。衬底包括阵列区与阶梯区。多层堆叠配置在所述阵列区中的所述衬底上，其中所述多层堆叠包括交替堆叠的多个导电层与多个介电层，且所述多层堆叠的端部在所述阶梯区上延伸以成型为阶梯结构。多个存储单元，分别配置在所述阵列区中的所述多层堆叠的侧壁上，且沿所述多层堆叠的堆叠方向排列。至少两个导电层彼此电性连接，使得对应的两个存储单元共享同一字线。
本发明实施例提供一种存储器器件的形成方法，包括：提供包括阵列区和阶梯区的衬底；在所述衬底上形成多层堆叠，其中所述多层堆叠包括交替堆叠的多个导电层与多个介电层并具有贯穿其中的沟槽，而且所述多层堆叠的端部在所述阶梯区上延伸以形成为阶梯结构；在所述沟槽中形成多个存储单元，其中所述存储单元沿所述多层堆叠的堆叠方向排列；以及在所述阶梯结构上形成多个导电接触窗，使得至少两个导电层通过至少一导电接触窗彼此电性连接。
附图说明
当结合随附图式阅读时，根据以下详细描述最佳地理解本公开的各方面。应注意，根据业界中的标准惯例，各种特征未按比例绘制。实际上，出于论述清晰起见，可任意增大或减小各种特征的尺寸。
图1A、图1B以及图1C示出了根据第一实施例的存储器器件的简化立体图、电路图以及俯视图。
图2、图3、图4、图5、图6、图7、图8、图9、图10、图11、图12、图13、图14、图15A、图15B、图16A、图16B、图17A、图17B、图18A、图18B、图19、图20、图21、图22A、图22B、图23A、图23B、图24A、图24B、图25A、图25B、图26A、图26B、图27A、图27B、图27C、图27D以及图27E示出了制造根据第一实施例的存储器器件的各种视图。
图28示出了根据第一实施例的形成存储器器件的方法。
图29示出了根据一些替代实施例的存储器器件的简化立体图。
图30示出了根据第二实施例的存储器器件的简化立体图。
图31、图32、图33以及图34示出了制造根据第二实施例的存储器器件的剖视图。
图35示出了根据第三实施例的存储器器件的简化立体图。
图36、图37、图38、图39以及图40示出了制造根据第三实施例的存储器器件的立体图。
具体实施方式
以下公开内容提供用于实施所提供主题的不同特征的许多不同的实施例或实例。以下阐述组件及排列的具体实例以简化本公开。当然，这些仅为实例且不旨在进行限制。举例来说，在以下说明中将第一特征形成在第二特征之上或第二特征上可包括其中第一特征与第二特征被形成为直接接触的实施例，且还可包括其中第一特征与第二特征之间可形成有附加特征进而使得所述第一特征与所述第二特征可不直接接触的实施例。另外，本公开可在各种实例中重复使用参考编号和/或字母。此种重复使用是出于简洁及清晰的目的，而不是自身表示所论述的各种实施例和/或配置之间的关系。
此外，为易于说明，本文中可使用例如“位于…之下(beneath)”、“位于…下方(below)”、“下部的(lower)”、“位于…上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所说明的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的定向之外还囊括器件在使用或操作中的不同定向。设备可具有其他定向(旋转90度或处于其他定向)，且本文中所使用的空间相对性描述语可同样相应地进行解释。
在各种非易失性存储器中，铁电场效应晶体管(FeFET)是高密度、低功率应用的有希望的候选者。由于其场驱动操作，FeFET具有例如无损耗读出、高编程/抹除速度以及低功耗等优点。另外，FeFET因其高扩展性与高CMOS兼容性而受到更多关注。为了达到更高的密度，已经提出了3D垂直结构。最近开发了3D垂直堆叠铁电体结构，并已证明其存储操作。在一些实施例中，3D存储阵列是包括多个垂直堆叠的存储单元的FeFET存储器电路。在一些实施例中，每一个存储单元被视为一种FeFET，其包括充当栅极的字线区、充当第一源极/漏极电极的位线区以及充当第二源极/漏极电极的源极线区、作为栅极电介质的铁电材料以及作为沟道区的氧化物半导体(OS)。在一些实施例中，氧化物半导体沟道由于其具有非常薄的主体的高迁移率而适用于快速访问速度。
根据一些实施例，一种存储器器件包括配置在阵列区中的衬底上的多层堆叠，其中多层堆叠包括交替堆叠的多个导电层和多个介电层，并且多层堆叠的端部在阶梯区上延伸以成型为阶梯结构。多个存储单元分别配置在阵列区中多层堆叠的侧壁上，并沿多层堆叠的堆叠方向排列，从而形成三维(3D)垂直组态。值得注意的是，至少两个导电层彼此电性连接，使得对应的两个存储单元共享同一条字线。在此实施例中，包括两个存储单元的单位胞元(unit cell)的导通电流(ION)可与包括单一个存储单元或多于两个存储单元的其他单位胞元的导通电流不同。因此，那些具有不同导通电流(ION)的单位胞元可以被识别为不同的单位胞元来存储两个以上的逻辑状态，从而实现存储器器件中的多级编程(multi-levelprogramming)。在这种情况下，此存储器器件适用于人工智能应用，例如深度神经网络(DNN)计算、卷积神经网络(CNN)计算、存储器内计算(in-memory computing)等。
图1A、图1B以及图1C示出了根据第一实施例的存储器器件的示例。图1A以部分三维视图示出简化存储器器件200的一部分的示例；图1B示出存储器器件200的电路图；而图1C图示出根据第一实施例的存储器器件200的俯视图。存储器器件200包括多个存储单元202，存储单元202可以排列成行与列的栅格。存储单元202可以进一步垂直堆叠以提供三维存储阵列，从而增加器件密度。存储器器件200可配置在半导体管芯的后段工艺(BEOL)中。举例来说，存储阵列可配置在半导体管芯的内连层中，例如配置在形成在半导体衬底上的一个或多个有源器件(例如，晶体管)之上。
在一些实施例中，存储器器件200是NOR存储阵列或架构。在一些实施例中，如图1B所示，每一个存储单元202的栅极电耦合到相应的字线(例如，WL1、WL2或WL3)，每一个存储单元202的第一源极/漏极区电耦合到相应的位线(例如，BL1或BL2)，且每一个存储单元202的第二源极/漏极区电耦合到相应的源极线(例如，SL1或SL2)，其将第二源极/漏极区电耦合到地(ground)。存储器器件200的同一水平行中的存储单元202可以共享公共字线(common word line)，而存储器器件200的同一垂直列中的存储单元202可以共享公共源极线(common source line)与公共位线(common bit line)。
如图1B所示，在本实施例中，存储单元202可以分为至少三个单位胞元UC1、UC2以及UC3。具体地，第一单位胞元UC1可包括单一个存储单元202A；第二单位胞元UC2可包括两个存储单元202B、202C；而第三单位胞元UC3可包括四个存储单元202D、202E、202F以及202G。存储单元202A的栅极与字线WL1电耦合，存储单元202A的第一源极/漏极区与位线BL1电耦合，存储单元202A的第二源极/漏极区与源极线SL1电耦合。存储器器件200的同一垂直列中的存储单元202A至存储单元202G可共享公共源极线SL1与公共位线BL1。值得一提的是，两个存储单元202B、202C的栅极彼此电性连接，且一起电耦合到字线WL2。类似地，四个存储单元202D、202E、202F以及202G的栅极彼此电性连接并且一起电耦合到字线WL3。在此实施例中，单位胞元UC1、UC2以及UC3可包括具有不同导通电流(ION)的不同数量的存储器件。举例来说，第一单位胞元UC1具有一个单位的导通电流(ION)；第二单位胞元UC2有两个单位的导通电流(ION)；而第三单位胞元UC3有四个单位的导通电流(ION)。在这种情况下，可以将单位胞元UC1、UC2以及UC3识别为不同的单位胞元以存储两个以上的逻辑状态，从而实现存储器器件200中的多级编程功能。
随着人工智能(AI)计算的演进，AI计算的应用越来越广泛。举例来说，图像分析、语音分析、自然语言处理等神经网络操作都是使用神经网络模型进行的。因此，人工智能的研发与应用在各个技术领域不断进行，适用于深度神经网络(DNN)、卷积神经网络(CNN)等的众多算法也在不断推出。然而，无论神经网络操作使用哪种算法，在隐藏层(Hiddenlayer)中所使用的数据量非常庞大，才能达成机器学习的功能。在本实施例中，存储器器件200提供多个具有不同数量的存储单元202的单位胞元UC1、UC2以及UC3以实现多级编程，从而改善存储容量与功效。在此情况下，本实施例的存储器器件200可应用于人工智能应用，例如DNN计算、CNN计算、存储器内计算等。
存储器器件200包括多个垂直堆叠的导电线72(例如，字线)以及配置在导电线72中相邻导电线之间的介电层52。导电线72在与下方的衬底(图1A及图1B中未明确说明)的主表面平行的方向上延伸。导电线72可具有阶梯结构，使得下部导电线72长于上部导电线72的端点且在横向上延伸超过上部导电线72的端点。举例来说，在图1A中，导电线72的多个堆叠层被示出为最顶部的导电线72是最短的，而最底部的导电线72是最长的。导电线72各自的长度可在朝向下方的衬底的方向上增加。以此方式，可从存储器器件200上方存取导电线72中的每一者的一部分，且可使多个导电接触窗分别触及多个导电线72的多个暴露部分。
存储器器件200还包括交替排列的导电柱106(例如，电性连接到位线)以及导电柱108(例如，电性连接到源极线)。导电柱106、108可各自在垂直于导电线72的方向上延伸。介电材料98A/98B配置在导电柱106与导电柱108之间并隔离相邻的导电柱106与导电柱108。
成对的导电柱106、108与相交的导电线72一起界定了每一个存储单元202的边界，且隔离柱102配置在相邻的成对的导电柱106与导电柱108之间且将相邻的成对的导电柱106与导电柱108隔离。在一些实施例中，导电柱108电耦合到地。尽管图1A示出导电柱106相对于导电柱108的特定布置，但应了解在其他实施例中可交换导电柱106与导电柱108的放置。
在一些实施例中，存储器器件200还可以包括作为沟道层92的氧化物半导体(oxide semiconductor，OS)材料。沟道层92可为存储单元202提供信道区。举例来说，当通过对相应的导电线72施加适当电压(例如，高于相应的存储单元202的相应阈值电压(Vth))时，与导电线72相交的沟道层92中的区可使得电流能够从导电柱106流动到导电柱108(例如，在由箭头206指示的方向上)。
在一些实施例中，铁电层90配置在沟道层92与导电线72以及介电层52中的每一者之间，且铁电层90可作为每一个存储单元202的栅极电介质。在一些实施例中，铁电层90包括铁电材料，例如氧化铪、氧化铪锆、掺杂硅的氧化铪等。在此实施例中，存储器器件200可被称为铁电存储器器件。然而，本公开的实施例不限于此。在其他实施例中，铁电层90可由任何合适的开关材料来代替，例如相变材料、可变电阻材料等。在这种情况下，存储器器件200可被称为相变化随机存取存储器(PCRAM)器件、电阻式随机存取存储器(RRAM)单元等。
可在两个不同的方向中的一者上将铁电层90极化，且可以通过在铁电层90两端施加适当的电压差并产生适当的电场来改变极化方向。极化可相对局部化(例如，通常局限在存储单元202的每一个边界内)，且铁电层90的连续区可跨越多个存储单元202延伸。根据铁电层90的特定区的极化方向而定，相应的存储单元202的阈值电压发生变化，且可存储数字值(例如，0或1)。举例来说，当铁电层90的区具有第一电极化方向时，对应的存储单元202可具有相对低的阈值电压，而当铁电层90的区具有第二电极化方向时，对应的存储单元202可具有相对高的阈值电压。两个阈值电压之间的差可被称为阈值电压偏移(thresholdvoltage shift)。临限电压偏移越大，则读取存储在相应的存储单元202中的数字值(digital value)越容易(例如，不易出错)。
在此实施例中，为了对相应的单位胞元UC1、UC2或UC3中的一个或多个存储单元202执行写入操作，在对应于单位胞元UC1、UC2或UC2中的一个或多个存储单元202的部分铁电层90的两端施加写入电压。举例来说，如图1B所示，通过向对应的导电线72(例如，字线WL1)以及对应的导电柱106/108(例如，位线BL1/源极线SL1)施加适当的电压来施加写入电压。通过对部分铁电层90的两端施加写入电压，可以改变铁电层90的区的极化方向。这样一来，对应的存储单元202A的对应的阈值电压也可以从低阈值电压切换到高阈值电压，反之亦然，且可以在存储单元202A中存储数字值。由于导电线72与导电柱106、108相交，因此可以选择个别存储单元202来进行写入操作。
在此实施例中，为了对相应的单位胞元UC1、UC2或UC3中的一个或多个存储单元202执行读取操作，在对应于单位胞元UC1、UC2或UC2中的一个或多个存储单元202的部分铁电层90的两端施加读取电压(即，介于低阈值电压与高阈值电压之间的电压)。取决于铁电层90的相应区的极化方向，相应的单位胞元UC1、UC2或UC3中的一个或多个存储单元202可以导通或可以不导通。因此，可通过导电柱108(例如，耦合到地的源极线)对导电柱106进行放电或可不对导电柱106进行放电，且可确定存储在单位胞元UC1、UC2或UC3中的数位值。由于导电线72与导电柱106、108相交，因此可以选择个别存储单元202来进行读取操作。
图1A进一步示出了后续图中使用的存储器器件200的参考横截面。横截面B-B'是沿着导电线72的纵轴且在例如平行于存储单元202的电流方向的方向上。横截面C-C'垂直于横截面B-B'且延伸穿过介电材料98A/98B以及隔离柱102。横截面D-D'垂直于横截面B-B'且延伸穿过介电材料98A/98B以及导电柱106。为清楚起见，后续的图式参考了这些参考横截面。
在图2中，提供衬底50。衬底50可以是可经掺杂(例如，掺杂有p型掺杂剂或n型掺杂剂)或未经掺杂的半导体衬底，例如块状半导体、绝缘体上半导体(semiconductor-on-insulator，SOI)衬底或类似衬底。衬底50可以是集成电路管芯，例如逻辑管芯、存储器管芯、专用集成电路(application specific integrated circuit，ASIC)管芯或类似管芯。衬底50可以是互补金属氧化物半导体(complementary metal oxide semiconductor，CMOS)管芯且可被称为阵列下CMOS(CMOS under array，CUA)。衬底50可以是晶圆，例如硅晶圆。一般来说，SOI衬底是形成在绝缘体层上的半导体材料层。举例来说，绝缘体层可以是隐埋式氧化物(buried oxide，BOX)层、氧化硅层或类似层。绝缘体层设置在衬底(通常是硅衬底或玻璃衬底)上。也可使用其他衬底，例如多层衬底或梯度衬底。在一些实施例中，衬底50的半导体材料可包括：硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟；合金半导体，包括硅-锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟及/或磷砷化镓铟；或其组合。
图2进一步说明可形成在衬底50之上的电路。所述电路包括位于衬底50的顶表面处的晶体管。所述晶体管可包括位于衬底50的顶表面之上的栅极介电层302及位于栅极介电层302之上的栅极电极304。源极/漏极区306配置在栅极介电层302与栅极电极304的相对侧上的衬底50中。栅极间隙壁308沿着栅极介电层302的侧壁形成，且栅极间隙壁308将源极/漏极区306与栅极电极304隔开适当的侧向距离。所述晶体管可包括鳍场效晶体管(finfield effect transistor，FinFET)、纳米结构(例如，纳米片、纳米导线、环绕式栅极(gate-all-around)或类似结构)FET(nano-FET)、平面式FET、类似晶体管或其组合，且可通过先栅极工艺(gate-first process)或后栅极工艺(gate-last process)来形成。
第一层间介电质(inter-layer dielectric，ILD)310环绕源极/漏极区306、栅极介电层302与栅极电极304并将源极/漏极区306、栅极介电层302与栅极电极304隔离，且第二层间介电质312位于第一层间介电质310之上。源极/漏极接触窗314延伸穿过第二层间介电质312及第一层间介电质310且电耦合到源极/漏极区306，而栅极接触窗316延伸穿过第二层间介电质312且电耦合到栅极电极304。内连结构320位于第二层间介电质312、源极/漏极接触窗314与栅极接触窗316之上。举例来说，内连结构320包括一个或多个堆叠的介电层324及形成在所述一个或多个介电层324中的导电特征322。内连结构320可电连接到栅极接触窗316及源极/漏极接触窗314以形成功能电路。在一些实施例中，由内连结构320形成的功能电路可包括逻辑电路、存储器电路、感测放大器、控制器、输入/输出电路、影像传感器电路等、类似电路或其组合。尽管图2论述形成在衬底50之上的晶体管，但其他有源装置(例如，二极管或类似装置)及/或无源装置(例如电容器、电阻器或类似装置)也可形成为功能电路的一部分。
在图3中，在图2的结构之上形成多层堆叠58。出于简洁与清楚目的，后续图式中可省略衬底50、晶体管、ILD及内连结构320。尽管多层堆叠58被示出为接触内连结构320的介电层324，但可在衬底50与多层堆叠58之间设置任何数目的中间层。举例来说，可在衬底50与多层堆叠58之间设置包括位于绝缘层(例如，低介电常数介电层)中的导电特征的一个或多个内连层。在一些实施例中，可将导电特征图案化以为衬底50上的有源装置及/或为存储器器件200(参见图1A及图1B)提供电源线、地线及/或信号线。在一些实施例中，包括位于绝缘层(例如，低介电常数介电层)中的导电特征的一个或多个内连层可设置在多层堆叠58之上。
在图3中，多层堆叠58包括牺牲层53A至牺牲层53D(被统称为牺牲层53)与介电层52A至介电层52E(被统称为介电层52)的交替层。可在后续步骤中将牺牲层53图案化并取代以定义为导电线72(例如，字线)。虽然图3中示出了四层的牺牲层53与五层的介电层52，但本公开的实施例不限于此。在其他实施例中，牺牲层53和介电层52的层数可根据需要进行调整。举例来说，七层的牺牲层53(可在后续的步骤中被导电线72代替)与位于导电线72之间的六层的介电层52如图1A所示。牺牲层53可包括介电材料，例如氧化硅、氮化硅、氮氧化硅、其组合或类似材料。介电层52可包括绝缘材料，例如氧化硅、氮化硅、氮氧化硅、其组合或类似材料。牺牲层53与介电层52包括具有不同刻蚀选择性的不同材料。在一些实施例中，牺牲层53包括氮化硅，而介电层52包括氧化硅。牺牲层53及介电层52中的每一者可使用例如化学气相沉积(chemical vapor deposition，CVD)、原子层沉积(atomic layerdeposition，ALD)、物理气相沉积(physical vapor deposition，PVD)、等离子体增强型CVD(plasma enhanced CVD，PECVD)或类似工艺来形成。
虽然图3示出了特定数目的牺牲层53及介电层52，但其他实施例可包括不同数目的牺牲层53及介电层52。此外，虽然多层堆叠58被示出为具有作为最顶部层及最底部层的介电层，但本公开并不限于此。在一些实施例中，多层堆叠58的最顶部层及最底部层中的至少一者是牺牲层。
图4至图12是制造根据一些实施例的存储器器件200的阶梯结构的中间阶段的视图。图4至图12是沿着图1A中所示的参考横截面B-B'所示出。
在图4中，在多层堆叠58之上形成光刻胶56。在一些实施例中，光刻胶56通过旋转涂布技术形成并通过可接受的光刻技术来图案化。将光刻胶56图案化可在区60中暴露出多层堆叠58，而掩蔽多层堆叠58的其余部分。举例来说，可在区60中暴露出多层堆叠58的最顶部层(例如，介电层52E)。
在图5中，使用光刻胶56作为掩膜来刻蚀多层堆叠58的在区60中的暴露部分。刻蚀可以是任何可接受的刻蚀工艺，例如干式刻蚀(例如，反应性离子刻蚀(reactive ionetch，RIE)、中性束刻蚀(neutral beam etch，NBE)、类似刻蚀)、湿式刻蚀、类似刻蚀或其组合。刻蚀可以是非等向性的。刻蚀可移除介电层52E及牺牲层53D的在区60中的部分并定义出开口61。由于介电层52E及牺牲层53D具有不同的材料组成，因此用于移除这些层的暴露部分的刻蚀剂可不同。在一些实施例中，当刻蚀介电层52E时牺牲层53D用以当作刻蚀停止层，且当刻蚀牺牲层53D时介电层52D用以当作刻蚀停止层。因此，可选择性地移除部分介电层52E以及部分牺牲层53D但不移除多层堆叠58的其余层，且开口61可延伸到所期望的深度。另外，在开口61达到所期望的深度之后，可使用时间模式刻蚀工艺停止对开口61的刻蚀。在所得结构中，在区60中暴露出介电层52D。
在图6中，对光刻胶56进行修整以暴露出多层堆叠58的附加部分。在一些实施例中，通过使用可接受的移除技术(例如侧向刻蚀)来对光刻胶56进行修整。由于修整，光刻胶56的宽度减小且可暴露出区60及区62中的部分多层堆叠58。举例来说，可在区60中暴露出介电层52D的顶表面，且可在区62中暴露出介电层52E的顶表面。
在图7中，通过可接受的刻蚀工艺使用光刻胶56作为掩膜来移除区60及区62中的部分介电层52E、部分牺牲层53D、部分介电层52D以及部分牺牲层53C。刻蚀可以是任何可接受的刻蚀工艺，例如干式刻蚀(例如RIE、NBE、类似工艺)、湿式刻蚀、类似工艺或其组合。刻蚀可以是非等向性的。刻蚀可使开口61进一步延伸到多层堆叠58中。由于牺牲层53D、牺牲层53C与介电层52E、介电层52D具有不同的材料组成，因此用于移除这些层的暴露部分的刻蚀剂可不同。在一些实施例中，通过使用光刻胶56作为掩膜及使用下方的牺牲层53D及牺牲层53C作为刻蚀停止层来移除区62及区60中的部分介电层52E及部分介电层52D。此后，通过使用光刻胶56作为掩膜及使用下方的介电层52D及介电层52C作为刻蚀停止层来移除区62及区60中的牺牲层53D及牺牲层53C的暴露部分。在所得结构中，介电层52C外露于区60中，且介电层52D外露于区62中。
在图8中，对光刻胶56进行修整以暴露出多层堆叠58的附加部分。在一些实施例中，通过使用可接受的移除技术(例如侧向刻蚀)对光刻胶56进行修整。由于修整，光刻胶56的宽度减小且可暴露出区60、区62及区64中的部分多层堆叠58。举例来说，可在区60中暴露出介电层52C的顶表面；可在区62中暴露出介电层52D的顶表面；且可在区64中暴露出介电层52E的顶表面。
在图9中，通过可接受的刻蚀工艺使用光刻胶56作为掩膜来移除区60、区62及区64中的部分介电层52E、部分介电层52D、部分介电层52C以及部分牺牲层53D、部分牺牲层53C、部分牺牲层53B。刻蚀可以是任何可接受的刻蚀工艺，例如干式刻蚀(例如RIE、NBE、类似刻蚀)、湿式刻蚀、类似刻蚀或其组合。刻蚀可以是非等向性的。刻蚀可使开口61进一步延伸到多层堆叠58中。由于介电层52C至介电层52E及牺牲层53B至牺牲层53D具有不同的材料组成，因此用于移除这些层的暴露部分的刻蚀剂可不同。在一些实施例中，通过使用光刻胶56作为掩膜及使用下方的牺牲层53D、牺牲层53C及牺牲层53B作为刻蚀停止层来移除区64、62及60中的部分介电层52E、部分介电层52D及部分介电层52C。此后，通过使用光刻胶56作为掩膜及使用下方的介电层52D、52C及52B作为刻蚀停止层来移除区64、区62及区60中的牺牲层53D、牺牲层53C及牺牲层53B的暴露部分。在所得结构中，介电层52B外露于区60中；介电层52C外露于区62中；且介电层52D外露于区64中。
在图10中，对光刻胶56进行修整以暴露出多层堆叠58的附加部分。在一些实施例中，通过使用可接受的移除技术(例如侧向刻蚀)来对光刻胶56进行修整。由于修整，光刻胶56的宽度减小且可暴露出区60、区62、区64及区66中的部分多层堆叠58。举例来说，可在区60中暴露出介电层52B的顶表面；可在区62中暴露出介电层52C的顶表面；且可在区64中暴露出介电层52D的顶表面；且可在区66中暴露出介电层52E的顶表面。
在图11中，通过可接受的刻蚀工艺使用光刻胶56作为掩膜来移除区60、区62、区64及区66中的部分介电层52E、部分介电层52D、部分介电层52C及部分介电层52B。刻蚀可以是任何可接受的刻蚀工艺，例如干式刻蚀(例如RIE、NBE、类似刻蚀)、湿式刻蚀、类似刻蚀或其组合。刻蚀可以是非等向性的。刻蚀可使开口61进一步延伸到多层堆叠58中。在一些实施例中，通过使用光刻胶56作为掩膜及使用下方的牺牲层53D、牺牲层53C、牺牲层53B及牺牲层53A作为刻蚀停止层来移除区66、64、62及60中的部分介电层52E、部分介电层52D、部分介电层52C及部分介电层52B。在所得结构中，牺牲层53A外露于区60中；牺牲层53B外露于区62中；牺牲层53C外露于区64中；且牺牲层53D外露于区66中。此后，可通过可接受的灰化工艺或湿式剥离工艺移除光刻胶56。
在图12中，在多层堆叠58之上沉积金属间介电质(inter-metal dielectric，IMD)70。IMD 70可由介电材料形成且可通过任何适合的方法(例如CVD、PECVD、可流动CVD(flowable CVD，FCVD)或类似工艺)来沉积。介电材料可包括磷硅酸盐玻璃(phospho-silicate glass，PSG)、硼硅酸盐玻璃(boro-silicate glass，BSG)、掺杂硼的磷硅酸盐玻璃(boron-doped phospho-silicate glass，BPSG)、未经掺杂的硅酸盐玻璃(undopedsilicate glass，USG)或类似材料。在一些实施例中，IMD 70可包括氧化物(例如，氧化硅或类似材料)、氮化物(例如，氮化硅或类似材料)、其组合或类似材料。可使用通过任何可接受的工艺形成的其他介电材料。IMD 70沿着牺牲层53B至牺牲层53D的侧壁及介电层52B至介电层52E的侧壁延伸。此外，IMD 70可接触牺牲层53A至牺牲层53D的顶表面及介电层52E的顶表面。
此后，对IMD 70进行移除工艺以移除在多层堆叠58之上的多余介电材料。在一些实施例中，移除工艺可以是平坦化工艺，例如化学机械研磨(chemical mechanicalpolish，CMP)、回蚀工艺、其组合或类似工艺。平坦化工艺暴露出多层堆叠58，以使得在平坦化工艺完成之后多层堆叠58的顶表面与IMD 70的顶表面处于同一水平高度。
如图12中所示，由此形成了中间且块状的阶梯结构。中间阶梯结构包括牺牲层53与介电层52的交替层。随后使用导电线72取代牺牲层53，此将在图16A及图16B中加以阐述。下部导电线72较长且在侧向上延伸超过上部导电线72，且导电线72中的每一者的宽度在朝向衬底50的方向上增大(参见图1A)。
图13至图16B是制造根据一些实施例的存储器器件200的存储器区的中间阶段的视图。在图13至图16B中，将块状多层堆叠58图案化以形成穿过块状多层堆叠58的沟槽86，且使用导电材料取代牺牲层53以定义出导电线72。导电线72可对应于存储器器件200中的字线，且导电线72可进一步为存储器器件200的所得存储单元提供栅极电极。图13、图14、图15B及图16B是沿着图1A的参考横截面C-C’所示出。图15A及图16A则是示出为部分三维视图。
在图13中，在多层堆叠58之上形成光刻胶图案82及下方的硬掩膜图案80。在一些实施例中，在多层堆叠58之上依序形成硬掩膜层及光刻胶层。举例来说，硬掩膜层可包括氮化硅、氮氧化硅或类似材料，所述硬掩膜层可通过CVD、PVD、ALD、PECVD或类似工艺来沉积。光刻胶层例如是通过旋转涂布技术形成。
此后，将光刻胶层图案化以形成光刻胶图案82及位于光刻胶图案82之间的沟槽86。举例来说，通过可接受的光刻技术将光刻胶图案化。然后，通过使用可接受的刻蚀工艺(例如，通过干式刻蚀(例如RIE、NBE、类似刻蚀)、湿式刻蚀、类似刻蚀或其组合)将光刻胶图案82的图案转移到硬掩膜层以形成硬掩膜图案80。刻蚀可以是非等向性的。因此，沟槽86被形成为延伸穿过硬掩膜层。此后，可例如通过灰化工艺可选地移除光刻胶图案82。
在图14至图15B中，使用一种或多种可接受的刻蚀工艺(例如通过干式刻蚀(例如RIE、NBE、类似刻蚀)、湿式刻蚀、类似刻蚀或其组合)将硬掩膜图案80的图案转移到多层堆叠58。刻蚀工艺可以是非等向性的。因此，沟槽86延伸穿过块状多层堆叠58，从而界定出条形的牺牲层53及条形的介电层52。在一些实施例中，沟槽86延伸穿过块状阶梯结构，从而界定出条形阶梯结构。然后，可通过可接受的工艺(例如，湿式刻蚀工艺、干式刻蚀工艺、平坦化工艺、其组合、或类似工艺)移除硬掩膜图案80。
在图15A至图16B中，将导电线72A至导电线72D(被统称为导电线72)取代牺牲层53A至牺牲层53D(被统称为牺牲层53)。在一些实施例中，通过可接受的工艺(例如湿式刻蚀工艺、干式刻蚀工艺或两者)移除牺牲层53。在此实施例中，环绕具有存储阵列的阵列区的周边区具有未被上述的替换工艺或刻蚀工艺移除的牺牲层53的一些部分。因此，周边区中的牺牲层53的一些部分可提供进一步的支撑以防止阵列区中的介电层52塌陷。此后，将导电线72填充到两个相邻介电层52之间的空间中。在一些实施例中，每一导电线72包括TiN、TaN、W、Ru、Al、类似材料或其组合。在一些实施例中，每一导电线72由单种材料(例如TiN)制成。在一些实施例中，每一导电线72是多层结构。举例来说，如局部放大图中所示，每一导电线72包括两个阻挡层71及75以及位于阻挡层71与阻挡层75之间的金属层73。具体来说，阻挡层设置在金属层73与相邻介电层52之间。阻挡层可防止金属层扩散到相邻介电层52。阻挡层也可提供增强金属层与相邻介电层之间的粘合性的功能，且在一些实例中可被称为胶层。在一些实施例中，视需要提供具有不同材料的阻挡层及胶层两者。阻挡层71及阻挡层75由第一导电材料(例如金属氮化物，例如氮化钛、氮化钽、氮化钼、氮化锆、氮化铪、或类似材料)形成。金属层73可由第二导电材料(例如金属，例如钨、钌、钼、钴、铝、镍、铜、银、金、其合金或类似材料)形成。阻挡层71、阻挡层75及金属层73可各自通过可接受的沉积工艺(例如CVD、PVD、ALD、PECVD或类似工艺)来形成。将阻挡层71、阻挡层75及金属层73进一步沉积在多层堆叠58的侧壁上且填充在沟槽86中。此后，通过回蚀工艺移除沟槽86中的阻挡层71、阻挡层75及金属层73。可执行可接受的回蚀工艺以从介电层52的侧壁及沟槽86的底表面移除多余材料。可接受的回蚀工艺包括干式刻蚀(例如RIE、NBE、类似刻蚀)、湿式刻蚀、类似刻蚀或其组合。可接受的回蚀工艺可以是非等向性的。
在一些实施例中，在取代工艺之后，随后使用导电线72(参见图1A)取代条形阶梯结构的牺牲层53。
图17A至图22B示出在沟槽86中形成及图案化存储单元202(参见图1A)的沟道区。图17A、图18A以及图22A示出为部分三维视图。图17B、图18B、图19、图20、图21以及图22B则是提供了图1A的线C-C’的剖视图。
在图17A至图20中，将铁电层90、沟道层92以及介电材料98A沉积在沟槽86中。
在图17A及图17B中，铁电层90可沿着导电线72的侧壁并沿着介电层52E的顶面与沟槽86的底面共形地沉积在沟槽86中。在一些实施例中，铁电层90可进一步沉积在IMD 70上并沿着阶梯区中阶梯结构的每个台阶的侧壁沉积。铁电层90可包括通过在铁电层90两端施加适当电压差而能够在两个不同的极化方向之间进行切换的材料。举例来说，铁电层90包括高介电常数介电材料，例如铪(Hf)系介电材料或类似材料。在一些实施例中，铁电层90包括氧化铪、氧化铪锆、掺杂硅的氧化铪或类似材料。
在一些实施例中，铁电层90在实施例中是掺杂有Al、Si、Zr、La、Gd或Y的氧化铪(HfO2)。在一些实施例中，铁电材料(例如HZO、HSO、HfSiO、HfLaO、HfZrO2(HZO)或ZrO2)用作铁电材料。铁电层90可使用适合的形成方法(例如PVD、CVD、ALD或类似工艺)形成。在一些替代实施例中，铁电层90可由电荷存储层所代替，例如位于两个SiOx层之间的SiNx层(例如，ONO结构)。在其他实施例中，铁电层90可以由任何合适的开关材料所代替，例如相变化材料、可变电阻材料或类似材料。
在一些实施例中，铁电层90具有约1nm至20nm的厚度，例如5nm至10nm。其他厚度范围(例如，大于20nm或5nm至15nm)也可适用。在一些实施例中，铁电层90是单层结构、双层结构或多层结构。
此后，对铁电层90执行退火工艺91。退火工艺91的温度范围介于约300℃到约450℃(例如，350℃到约400℃)范围内，以达成铁电层90的所期望晶格结构、改善膜质量以及减少铁电层90的膜相关缺陷/杂质。在一些实施例中，退火工艺91可进一步低于400℃以满足BEOL热预算并减少可能导致来自高温退火工艺的其他特征的缺陷。
在图18A与图18B中，在沟槽86中的铁电层90之上共形地沉积沟道层92。沟道层92包括适合于为存储单元202(参见图1A)提供沟道区的材料。举例来说，沟道层92包括氧化物半导体(OS)，例如氧化锌(ZnO)、氧化铟钨(InWO)、氧化铟镓锌(InGaZnO，IGZO)、氧化铟锌(InZnO)、氧化铟锡(ITO)、其组合或类似材料。在一些替代实施例中，沟道层92包括多晶硅(poly-Si)、非晶硅(a-Si)或类似物。沟道层92可通过CVD、PVD、ALD、PECVD或类似工艺沉积。沟道层92可在铁电层90之上沿着沟槽86的侧壁及底表面延伸。在一些实施例中，沟道层92可进一步在IMD 70上及沿着阶梯区中的阶梯结构的每一台阶的侧壁沉积。在沉积沟道层92之后，可在氧气相关周围环境中执行退火步骤(例如，在约300℃到约450℃的温度范围下)以启动沟道层92的电荷载流子。
在图19中，在沟道层92之上的沟槽86中沉积介电材料98A。在一些实施例中，介电材料98A包括氧化硅、氮化硅、氮氧化硅或类似材料，介电材料98A可通过CVD、PVD、ALD、PECVD或类似材料来沉积。介电材料98A可沿着沟槽86的侧壁及底表面在沟道层92之上延伸。在一些实施例中，介电材料98A是可选的且可视需要省略。
在图20中，移除在沟槽86中的介电材料98A的底部部分及沟道层92的底部部分。移除工艺包括可接受的刻蚀工艺，例如干式刻蚀(例如RIE、NBE、类似刻蚀)、湿式刻蚀、类似刻蚀或其组合。刻蚀可以是非等向性的。在一些实施例中，从多层堆叠58移除介电材料98A的顶部部分及沟道层92的顶部部分。在一些实施例中，移除工艺包括光刻与刻蚀的组合。
因此，剩余的介电材料98A及沟道层92可暴露出沟槽86的底表面上的部分铁电层90。因此，沟道层92在沟槽86的相对侧壁上的部分可彼此隔开，此会改善存储阵列(如存储器器件200)的存储单元202(参见图1A)之间的隔离。
在图21中，沉积介电材料98B以完全填充沟槽86。介电材料98B可由一种或多种材料且通过与介电材料98A的工艺相同或类似的工艺形成。在一些实施例中，介电材料98B与介电材料98A包括不同的材料。
在图22A与图22B中，对介电材料98A/98B、沟道层92及铁电层90进行移除工艺以移除多层堆叠58之上的多余材料。在一些实施例中，可利用平坦化工艺(例如CMP、回蚀工艺、其组合或类似工艺)。平坦化工艺暴露出多层堆叠58，以使得在平坦化工艺完成之后多层堆叠58(例如，介电层52E)的顶表面、铁电层90的顶表面、沟道层92的顶表面、介电材料98A/98B的顶表面及IMD 70的顶表面处于同一水平高度。
图23A至涂26B示出了制造存储器器件200中的导电柱106及导电柱108(例如，源极/漏极柱)的中间步骤。导电柱106及导电柱108可沿着垂直于导电线72的方向延伸，以使得可选择存储器器件200的个别单元来进行读取及写入操作。图23A、图24A、图25A以及图26A示出为部分三维视图。图23B与图24B提供了图1A的线C-C’的剖视图。图25B与图26B则是提供了图1A的线D-D’的剖视图。
在图23A与图23B中，将沟槽100图案化成穿过沟道层92及介电材料98A/98B。举例来说，可通过光刻与刻蚀的组合执行沟槽100的图案化。沟槽100可配置在铁电层90的相对侧壁之间，且沟槽100可物理分隔存储器器件200(参见图1A)中的相邻存储单元堆叠。
在图24A与图24B中，在沟槽100中形成隔离柱102。在一些实施例中，隔离层沉积在多层堆叠58之上，从而填充在沟槽100中。举例来说，隔离层可包括氧化硅、氮化硅、氮氧化硅或类似材料，所述隔离层可通过CVD、PVD、ALD、PECVD或类似工艺来沉积。隔离层可在沟道层92之上沿着沟槽100的侧壁及底表面延伸。在沉积之后，可执行平坦化工艺(例如，CMP、回蚀或类似工艺)以移除隔离层的多余部分。在所得结构中，多层堆叠58(例如，介电层52E)的顶表面、铁电层90的顶表面、沟道层92的顶表面及隔离柱102的顶表面可实质上处于同一水平高度(例如，处于工艺变化内)。在一些实施例中，介电材料98A/98B的材料及隔离柱102的材料可被选择成使得这些材料可相对于彼此被选择性地刻蚀。举例来说，在一些实施例中，介电材料98A/98B包括氧化物，而隔离柱102包括氮化物。在一些实施例中，介电材料98A/98B包括氮化物，而隔离柱102包括氧化物。其他材料也是可能的。
在图25A与图25B中，为后续形成的导电柱106及导电柱108而定义出沟槽104。举例来说，沟槽104是使用光刻与刻蚀的组合将介电材料98A/98B图案化来形成。在一些实施例中，如图25A中所示，在多层堆叠58、介电材料98A/98B、隔离柱102、沟道层92及铁电层90之上形成光刻胶118。在一些实施例中，开口120通过可接受的光刻技术将光刻胶118图案化来界定。每一个开口120可暴露出对应于隔离柱102且位于隔离柱102旁边的介电材料98A/98B的两个分离区。如此一来，开口120中的每一者可定义被隔离柱102隔开的导电柱106与相邻导电柱108的图案。
随后，可通过可接受的刻蚀工艺(例如通过干式刻蚀(例如RIE、NBE、类似刻蚀)、湿式刻蚀、类似刻蚀或其组合)移除被开口120暴露出的部分介电材料98A/98B。刻蚀可以是非等向性的。刻蚀工艺可使用能刻蚀介电材料98A/98B但不会明显地刻蚀隔离柱102的刻蚀剂。因此，即使开口120暴露出隔离柱102，隔离柱102也不会被明显地移除。沟槽104的图案可对应于导电柱106及导电柱108(参见图26A及图26B)。在将沟槽104图案化之后，例如可通过灰化移除光刻胶118。
在图26A与图26B中，使用导电材料填充沟槽104以形成导电柱106及导电柱108。所述导电材料可包括铜、钛、氮化钛、钽、氮化钽、钨、钌、铝、其组合或类似材料，所述导电材料可例如使用CVD、ALD、PVD、PECVD、或类似工艺来形成。在沉积导电材料之后，可执行平坦化(例如，CMP、回蚀或类似工艺)以移除导电材料的多余部分，从而形成导电柱106及导电柱108。在所得结构中，多层堆叠58(例如，介电层52E)的顶表面、铁电层90的顶表面、沟道层92的顶表面、导电柱106的顶表面及导电柱108的顶表面可实质上处于同一水平高度(例如，处于工艺变化内)。在一些实施例中，导电柱106对应于存储阵列中的位线且电连接到存储阵列中的位线，而导电柱108对应于存储器器件200中的源极线且电连接到存储器器件200中的源极线。
因此，堆叠的存储单元202可形成在存储器器件200中，如图26A中所示。每一存储单元202包括栅极电极(例如，对应的导电线72的一部分)、栅极介电质(例如，对应的铁电层90的一部分)、沟道区(例如，对应的沟道层92的一部分)以及源极/漏极柱(例如，对应的导电柱106及导电柱108的一部分)。隔离柱102将位于同一列中且位于同一垂直水平高度的相邻的存储单元202隔离。存储单元202可被配置成垂直堆叠的行与列的阵列。
在图27A、图27B、图27C、图27D以及图27E中，在多层堆叠58(例如，介电层52E)的顶表面、铁电层90的顶表面、沟道层92的顶表面、导电柱106的顶表面、导电柱108的顶表面以及IMD 70的顶表面上形成IMD 74。将导电接触窗110、导电接触窗112及导电接触窗114分别制作在导电线72、导电柱106及导电柱108上。图27A示出了存储器器件200的立体图；图27B示出了沿图1A的线D-D’的器件的剖视图；图27C示出了存储器器件200的俯视图；而图27D示出了沿着图27A的线E-E’的剖视图；而图27E示出了沿着图1A的线B-B’的器件的剖视图。
IMD 74可由介电材料形成，且可通过任何适合的方法(例如CVD、PECVD、可流动CVD(FCVD)或类似工艺)来沉积。介电材料可包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺杂硼的磷硅酸盐玻璃(BPSG)、未经掺杂的硅酸盐玻璃(USG)或类似材料。在一些实施例中，IMD 74可包括氧化物(例如，氧化硅或类似材料)、氮化物(例如，氮化硅或类似材料)、其组合或类似材料。可使用通过任何可接受的工艺形成的其他介电材料。此后，对IMD 74进行移除工艺以移除多层堆叠58之上的多余介电材料。在一些实施例中，移除工艺可以是平坦化工艺，例如化学机械研磨(CMP)、回蚀工艺、其组合或类似工艺。
在形成IMD 74之后，在阶梯结构220上分别形成多个导电接触窗110。详细地说，如图27A与图27E所示，导电接触窗110至少包括具有一个第一字线通孔110A的第一群组、具有两个第二字线通孔110B的第二群组，具有四个第三字线通孔110C的第三群组。在一些实施例中，两个第二字线通孔110B彼此电性连接；四个第三字线通孔110C彼此电性连接；而第一群组、第二群组以及第三群组彼此电性隔离。在一些实施例中，导电接触窗110的形成可例如包括通过使用光刻与刻蚀的组合对IMD 74与IMD 70图案化以形成暴露出部分导电线72的开口。在开口中形成例如扩散阻挡层、黏合层或类似物的衬层(未示出)以及导电材料。衬层可包括钛、氮化钛、钽、氮化钽或类似材料。导电材料可包括铜、铜合金、银、金、钨、钴、铝、镍或类似材料。可执行诸如CMP的平坦化工艺以从IMD 74的表面移除多余材料。剩余的衬层与导电材料形成为开口中的接触窗110。
同样如图27A的立体图所示，导电接触窗112与导电接触窗114也可分别制作在导电柱106与导电柱108上。在一些实施例中，导电接触窗110、导电接触窗112以及导电接触窗114可以相同的工艺或相同的顺序来形成。在一些替代实施例中，导电接触窗110、导电接触窗112以及导电接触窗114可以不同的工艺或以不同的顺序来形成。
在形成导电接触窗110、导电接触窗112以及导电接触窗114之后，可分别在导电接触窗110、导电接触窗112以及导电接触窗114上形成多个导电线210A、210B、116A以及116B。在一些实施例中，导电线210A、导电线210B、导电线116A以及导电线116B可以相同的工艺或相同的顺序来形成。在一些替代实施例中，导电线210A、导电线210B、导电线116A以及导电线116B可以不同的工艺或以不同的顺序来形成。导电接触窗110、导电接触窗112以及导电接触窗114可分别电性连接到导电线210A、导电线210B、导电线116A以及导电线116B，其将存储阵列连接到在半导体管芯中的下层/上层电路(例如，控制电路)以及/或信号、电源以及地线。举例来说，如图27D所示，导电接触窗110可延伸穿过IMD 74与IMD 70以将导电线210A电性连接到导电线72与衬底上的底层有源器件。其他导电接触窗或通孔可形成并穿过IMD 74以将导电线116A与导电线116B电性连接到衬底上的底层有源器件。在替代实施例中，除了内连结构320之外或代替内连结构320，还可通过形成在存储器器件200之上的内连结构提供往来于存储阵列的布线及/或电源线。因此，可完成存储器器件200。
如图27A与图27E所示，导电线210A可被称为第一桥接层210A配置在两个第二字线通孔110B上，以电性连接两个第二字线通孔110B。导电线210B可被称为第二桥接层210B配置在四个第三字线通孔110C上，以电性连接四个第三字线通孔110C。在此实施例中，两个导电线72B与导电线72C可通过两个第二字线通孔110B与第一桥接层210A彼此电性连接，使得对应的两个存储单元202共享相同的字线(例如WL2)。同样地，四个导电线72D、导电线72E、导电线72F以及导电线72G可通过四个第三字线通孔110C与第二桥接层210B彼此电性连接，使得对应的四个存储单元202共享相同的字线(例如WL3)。在此情况下，包括两个存储单元202的单位胞元可与包括单一个存储单元202或两个以上存储单元202的其他单位胞元具有不同的导通电流(ION)。因此，那些具有不同导通电流(ION)的单位胞元可被识别为不同的单位胞元来存储两个以上的逻辑状态，从而实现存储器器件中的多级编程。在这种情况下，存储器器件适用于人工智能应用，例如深度神经网络(DNN)计算、卷积神经网络(CNN)计算、存储器内计算等。
此外，如图27A所示，额外的导电通孔212A与导电通孔212B可分别形成在第一桥接层210A与第一桥接层210B上。
虽然图1A至图26B的实施例示出了导电柱106与导电柱108的特定图案，但也可能具有其他组态。举例来说，在这些实施例中，导电柱106与导电柱108具有交错图案。也就是说，条形阶梯结构220的不同侧的存储单元202是交错排列。然而，在其他实施例中，阵列的同一行中的导电柱106与导电柱108是彼此对齐，如图29的存储器器件200A所示。换言之，条形阶梯结构220的不同侧上的存储单元202可以是彼此对齐排列。
在一些实施例中，存储器器件200A可包括具有阵列区R1和阶梯区R2的衬底(未示出)。另外，存储器器件200A包括多层堆叠58配置在阵列区R1中的衬底上。多层堆叠58的端部在阶梯区R2上延伸以成型为阶梯结构220。存储器器件200A还包括存储单元202，分别配置在阵列区R1中的多层堆叠58的侧壁上，且至少沿多层堆叠58的堆叠方向D1排列。存储器器件200A还包括多个导电接触窗110分别位于阶梯结构220上。值得一提的是，在本实施例中，至少两个导电接触窗110(例如，两个第二字线通孔110B)通过第一桥接层210A彼此电性连接。在此实施例中，包括两个存储单元202的单位胞元可具有与包括单一个存储单元202或多于两个存储单元202的其他单位胞元的导通电流(ION)不同的导通电流(ION)。因此，那些具有不同导通电流(ION)的单位胞元可被识别为不同的单位胞元以存储两个以上的逻辑状态，从而实现存储器器件200A中的多级编程。
图28示出了根据一些实施例的形成存储器器件的方法。尽管将方法被示出及/或阐述为一系列动作或事件，但将了解所述方法并不仅限于所说明的次序或动作。因此，在一些实施例中，动作可按照与所说明的次序不同的次序施ㄧ及/或可同时施行。此外，在一些实施例中，所示出的动作或事件可被细分成多个动作或事件，所述多个动作或事件可在单独的时间施行或与其他动作或子动作同时施行。在一些实施例中，可省略一些所说明的动作或事件，且可包括其他未说明的动作或事件。
在动作400中，在具有阵列区与阶梯区的衬底上形成多层堆叠。多层堆叠包括交替堆叠的多个介电层与多个导电层且具有贯穿其中的沟槽。多层堆叠还具有在阶梯区上延伸以形成为阶梯结构的端部。图13至图16B示出了对应于动作400的一些实施例的不同视图。
在动作402中，在沟槽中形成多个存储单元。在一些实施例中，多个存储单元沿多层堆叠的堆叠方向排列。图17A至图26B示出了对应于动作402的一些实施例的不同视图。
在动作404中，在阶梯结构上形成多个导电接触窗。在一些实施例中，至少两个导电接触窗通过至少一个导电层彼此电性连接。图27A至图27E示出了对应于动作404的一些实施例的不同视图。
在一些实施例中，隔离结构(例如，介电材料98A/98B)呈交错排列。具体而言，相邻列的隔离结构呈交错排列，如图23A所示。然而，本公开不限于此。在一些实施例中，相邻列的隔离结构(例如，介电材料98A/98B)排列成规则阵列且彼此对齐，如图29所示。每一个隔离结构(例如，介电材料98A/98B)可配置在两个存储器器件之间。
在以上实施例中，通过“先阶梯工艺(staircase first process)”形成存储器器件，在所述“先阶梯工艺”中，在形成存储单元之前形成阶梯结构。然而，本公开并不限于此。在其他实施例中，可通过“后阶梯工艺(staircase last process)”形成存储器器件，在所述“后阶梯工艺”中，在形成存储单元之后形成阶梯结构。
在以上实施例中，通过沉积牺牲介电层后续接着通过使用导电层取代牺牲介电层来形成栅极电极(例如，字线)。然而，本公开并不限于此。在其他实施例中，可视需要在第一阶段中形成栅极电极(例如，字线)而无需取代步骤。
图30示出了根据第二实施例的存储器器件200B的简化立体图。
参照图30，存储器器件200B可包括具有阵列区R1与阶梯区R2的衬底(未示出)。另外，存储器器件200B至少包括多层堆叠58与多个存储单元202。多层堆叠58位于阵列区R1中的衬底上。在一些实施例中，多层堆叠58包括交替堆叠的多个介电层52与多个导电层72。多层堆叠58可的端部在阶梯区R2上延伸以形成为阶梯结构420。存储单元202分别位于阵列区R1中的多层堆叠58的侧壁上，且至少沿多层堆叠58的堆叠方向D1排列。存储器器件200B还包括多个导电接触窗410，分别站立于阶梯结构420的多个台阶上。至少一导电接触窗410B或410C向下延伸至阶梯结构420对应的台阶420B或420C，以使至少两个导电层72通过至少一导电接触窗410B或410C彼此电性连接。
具体地说，导电接触窗410至少包括第一字线通孔410A、第二字线通孔410B以及第三字线通孔410C。阶梯结构420的台阶至少包括具有至少一层导电层72的第一台阶420A；具有至少两个导电层72与至少两个介电层52的第二台阶420B；以及具有至少四个导电层72与至少四个介电层52的第三台阶420C。然而，本公开不限于此。在其他实施例中，每一个台阶中的介电层52和导电层72的数量可以根据需要进行调整。第一台阶420A可能比第二台阶420B长，第二台阶420B可能比第三台阶420C长，第二台阶420B介于第一台阶420A与第三台阶420C之间。如图30所示，第一字线通孔410A可站立于第一台阶420A上。第二字线通孔420B可站立于第二台阶410B之上并向下延伸接触至少两个导电层72，使得至少两个导电层72通过第二字线通孔410B彼此电性连接。第三字线通孔410C可站立于第三台阶420C之上并向下延伸接触至少四个导电层72，使得至少四个导电层72通过第三字线通孔410C彼此电性连接。
值得一提是，在本实施例中，两个导电层72通过第二字线通孔410B彼此电性连接。在此实施例中，包括两个存储单元202的单位胞元可以具有与包括单一个存储单元202或多于两个存储单元202的其他单位胞元的导通电流(ION)不同的导通电流(ION)。因此，那些具有不同导通电流(ION)的单位胞元可被识别为不同的单位胞元以存储两个以上的逻辑状态，从而实现存储器器件200B中的多级编程。类似地，四个导电层72通过第三字线通孔410C彼此电性连接，使得包括四个存储单元202的单位胞元可以具有与包括少于或多于四个存储单元202的其他单位胞元的导通电流(ION)不同的导通电流(ION)。因此，具有不同导通电流(ION)的单位胞元的存储器器件200B能够实现多级编程，从而应用于人工智能应用，例如深度神经网络(DNN)计算、卷积神经网络(CNN))计算、存储器内计算等。
图31、图32、图33以及图34示出了制造根据第二实施例的存储器器件200B的剖视图。
参照图31，在图2的结构之上形成多层堆叠58，并且在多层堆叠58之上形成光刻胶56。出于简洁与清楚目的，可于后续图31至图34中省略图2的衬底50、晶体管、ILD以及内联机结构320。
在图31中，多层堆叠58包括牺牲层53A至牺牲层53G(被统称为牺牲层53)与介电层52A至介电层52F(被统称为介电层52)的交替层。可在后续步骤中将牺牲层53图案化并取代以定义为导电线72(例如，字线)。虽然图31中示出了特定数量的牺牲层53与介电层52，但其他实施例亦可包括不同数量的牺牲层53与介电层52。此外，虽然多层堆叠58被示出为具有作为最顶部层及最底部层的牺牲层，但本公开不限于此。在一些实施例中，多层堆叠58的最顶部层及最底部层中的至少一者是介电层。
参照图32，使用光刻胶56作为掩膜来刻蚀多层堆叠58的在区460中的暴露部分。刻蚀可以是任何可接受的刻蚀工艺，例如干式刻蚀(例如，例如RIE、NBE、类似工艺)、湿式刻蚀、类似刻蚀或其组合。刻蚀可以是非等向性的。刻蚀可移除两对牺牲层53G、53F及介电层52F、52E的在区460中的部分并定义出开口461。在一些替代实施例中，刻蚀可以移除任意数量对的牺牲层53及介电层52的一部分，使得开口461达到期望的深度。
参照图32与图33，对光刻胶56进行修整以暴露出多层堆叠58的附加部分。在一些实施例中，通过使用可接受的移除技术(例如侧向刻蚀)来对光刻胶56进行修整。由于修整，光刻胶56的宽度减小且可暴露出区460及区462中的部分多层堆叠58。
在图33中，通过可接受的刻蚀工艺使用光刻胶56作为掩膜来移除区460中的四对牺牲层53E、53D、53C、53B及介电层52D、52C、52B、52A的部分以及区462中的四对牺牲层53G、53F、53E、53D及介电层52F、52E、52D、52C的部分。刻蚀可以是任何可接受的刻蚀工艺，例如干式刻蚀(例如RIE、NBE、类似工艺)、湿式刻蚀、类似工艺或其组合。刻蚀可以是非等向性的。刻蚀可使开口461进一步延伸到多层堆叠58中。在得到的结构中，牺牲层53A外露于区460中，而牺牲层53C外露于区462中。在一些实施例中，可以调整修整工艺与刻蚀工艺的循环次数以实现阶梯结构的任意数量的台阶。
参照图33与图34，在通过可接受的灰化工艺或湿式剥离工艺移除光刻胶56之后，在多层堆叠58上沉积金属间介电质(IMD)470。此后，将块状的多层堆叠58图案化以形成沟槽，并用导电材料取代牺牲层53以定义出导电线72(如图13至图16B所示)，然后在沟槽中形成多个存储单元202(如图17至图26B所示)。由于图34是沿着图30的参考横截面F-F'所示出，因此图34的横截面中并未示出存储单元202。
在图34中，多个导电接触窗410A至导电接触窗410C(被统称为导电接触窗410)分别形成在阶梯结构420上。在一些实施例中，在IMD 470中形成导电接触窗410可例如包括通过使用光刻与刻蚀的组合对IMD 470图案化以形成暴露出部分导电线72的开口411A至开口411C(统称为开口411)。在本实施例中，开口411可进一步向下延伸到阶梯结构420的相应台阶中。举例来说，第一开口411A贯穿IMD 470以暴露导电线72A的部分表面。第二开口411B贯穿IMD 470并部分延伸到两对导电线72B、72C及介电层52A、52B中，以至少暴露出导电线72B与导电线72C的部分表面。第三开口411C贯穿IMD 470并部分延伸到四对导电线72D、72E、72F、72G及介电层52C、52D、52E、52F中，以至少暴露出导电线72D、72E、72F、72G的部分表面。此后，在开口411中形成例如扩散阻挡层、黏合层或类似物的衬层(未示出)以及导电材料。衬层可包括钛、氮化钛、钽、氮化钽或类似材料。导电材料可包括铜、铜合金、银、金、钨、钴、铝、镍或类似材料。可执行诸如CMP的平坦化工艺以从IMD470的表面移除多余材料。剩余的衬层与导电材料形成为开口411中的接触窗410
虽然图30的实施例示出了导电柱106与导电柱108的特定图案，但也可能具有其他组态。举例来说，在这些实施例中，导电柱106与导电柱108具有交错图案。也就是说，条形阶梯结构420的不同侧的存储单元202是交错排列。然而，在其他实施例中，阵列的同一行中的导电柱106与导电柱108是彼此对齐，如图29的存储器器件200A所示。换言之，条形阶梯结构420的不同侧上的存储单元202可以是彼此对齐排列。
图35示出了根据第三实施例的存储器器件200C的简化立体图。
参照图35，第三实施例的存储器器件200C类似于第一实施例的存储器器件200。也就是说，存储器器件200C的结构、材料及功能与存储器器件200的结构、材料及功能相似，故在此便不再赘述。存储器器件200C与存储器器件200的主要区别在于，存储器器件200C还包括多个共形层510，至少覆盖阶梯结构220的至少两个台阶。详细地说，如图35所示，共形层510至少包括第一共形层510A、第二共形层510B以及第三共形层510C。阶梯结构220至少包括多个台阶221A至台阶221G(被统称为台阶221)，其中每个台阶221具有一对介电层52与导电线72。第一共形层510A覆盖阶梯结构220中的一个台阶221A。第二共形层510B覆盖了阶梯结构220中的两个台阶221B、221C。第三共形层510C覆盖了阶梯结构220中的四个台阶221D、221E、221F、221G。在一些实施例中，第一共形层510A、第二共形层510B以及第三共形层510C彼此电性隔离。另外，存储器器件200C包括多个导电接触窗610分别站立于共形层510上。具体来说，导电接触窗610至少包括第一共形层510A上的第一字线通孔610A、第二共形层510B上的第二字线通孔610B以及第三共形层510C上的第三字线通孔610C。在一些实施例中，第一字线通孔610A、第二字线通孔610B以及第三字线通孔610C彼此电性隔离。
值得一提的是，在本实施例中，台阶221的至少两个导电层72通过第二共形层510B与第二字线通孔610B彼此电性连接。在此实施例中，包括两个存储单元202的单位胞元可具有与包括单一个存储单元202或多于两个存储单元202的其他单位胞元的导通电流(ION)不同的导通电流(ION)。因此，那些具有不同导通电流(ION)的单位胞元可被识别为不同的单位胞元以存储两个以上的逻辑状态，从而实现存储器器件200C中的多级编程。类似地，台阶221的至少四个导电层72通过第三共形层510C与第三字线通孔610C彼此电性连接。在此情况下，包括四个存储单元202的单位胞元可与包括少于四个存储单元202或多于四个存储单元202的其他单位胞元具有不同的导通电流(ION)。因此，具有不同导通电流(ION)的单位胞元的存储器器件200C能够实现多级编程，从而应用于人工智能应用，例如深度神经网络(DNN)计算、卷积神经网络(CNN))计算、存储器内计算等。
虽然图35示出单一个共形层510覆盖阶梯结构220的特定数量的台阶221，但其他实施例亦可包括由单一个共形层510覆盖的不同数量的台阶221。举例来说，单一个共形层510可以覆盖阶梯结构220中的三个台阶221或者是多于四个台阶221。
图36、图37、图38、图39以及图40示出了制造根据第三实施例的存储器器件200C的立体图。
参照图36，将结构200C’形成为包括有阶梯区R2中的块状阶梯结构220’以及阵列区R1中的多个存储单元202。具体来说，块状阶梯结构220’可通过使用图2至图11中所示的相同步骤来。在一些实施例中，块状阶梯结构220’包括牺牲层53与介电层52的交替层。在形成块状阶梯结构220’之后，将阵列区R1中的块状多层堆叠58图案化以形成穿过其中的沟槽，然后通过使用图17A至图26B中所示的相同步骤在沟槽中形成存储单元202。
参照图37，在图36所示的结构200C’上形成共形材料510’。共形材料510’可共形地覆盖阶梯区R2中的阶梯结构220的所有台阶221以及阵列区R1中的存储单元202的顶面。在一些实施例中，共形材料510’包括导电材料，例如铜、钛、氮化钛、钽、氮化钽、钨、钌、铝、其组合等，且可使用例如CVD、ALD、PVD、PECVD等方法来形成。
参照图38，例如通过使用光刻与刻蚀的组合来图案化共形材料510’。在所得结构中，台阶221B的侧壁S1与台阶221D的侧壁S2上的共形材料510’被移除，从而暴露出台阶221B的侧壁S1与台阶221D的侧壁S2。
参照图38与图39，例如通过使用光刻与刻蚀的组合来图案化块状阶梯结构220’。将块状阶梯结构220’与共形材料510’图案化以形成穿过两者的沟槽286。因此，沟槽286延伸穿过块状阶梯结构220’与共形材料510’，从而相应地形成条形牺牲层53、条形介电层52以及共形层510。后续将条形牺牲层53取代为导电线72，这已在图16A与图16B中详细描述过。
参照图40，在阶梯结构220上分别形成多个导电接触窗610。在一些实施例中，导电接触窗610包括站立于第一共形层510A上的第一字线通孔610A、站立于第二共形层510B上的第二字线通孔610B以及站立于第三共形层510C上的第三字线通孔610C。
虽然图36至图40的实施例示出了导电柱106与导电柱108的特定图案，但也可能具有其他组态。举例来说，在这些实施例中，导电柱106与导电柱108具有交错图案。也就是说，条形阶梯结构220的不同侧的存储单元202是交错排列。然而，在其他实施例中，阵列的同一行中的导电柱106与导电柱108是彼此对齐，如图29的存储器器件200A所示。换言之，条形阶梯结构220的不同侧上的存储单元202可以是彼此对齐排列。
在一些替代实施例中，存储器器件也可通过“先阶梯工艺”形成，其中在形成存储单元之前形成阶梯结构，或者是可通过“阶梯最后工艺”形成，其中在形成存储单元之后形成阶梯结构。
本公开涵盖以上实例的许多变化。应理解，不同的实施例可具有不同的优点，且不存在全部实施例皆必须需要的特定优点。
根据一实施例中，一种存储器器件包括：衬底、多层堆叠、多个存储单元以及多个导电接触窗。衬底包括阵列区与阶梯区。多层堆叠配置在所述阵列区中的所述衬底上，其中所述多层堆叠的端部在所述阶梯区上延伸以成型为阶梯结构。多个存储单元分别设置在所述阵列区中的所述多层堆叠的侧壁上，且至少沿所述多层堆叠的堆叠方向排列。多个导电接触窗分别位于所述阶梯结构上。至少两个导电接触窗彼此电性连接。
在一些实施例中，所述存储器器件还包括：桥接层，配置在所述至少两个导电接触窗上以电性连接所述至少两个导电接触窗；以及导电通孔，配置在所述桥接层上。在一些实施例中，所述多个导电接触窗包括：第一群组，包括第一字线通孔；第二群组，包括彼此电性连接的两个第二字线通孔；以及第三群组，包括彼此电性连接的四个第三字线通孔，其中所述第一群组、所述第二群组以及所述第三群组彼此电性隔离。在一些实施例中，所述的存储器器件还包括：第一桥接层，配置在所述两个第二字线通孔上，以电性连接所述两个第二字线通孔；以及第二桥接层，配置在所述四个第三字线通孔上，以电性连接所述四个第三字线通孔。在一些实施例中，所述多层堆叠包括交替堆叠的多个导电层与多个介电层，所述阶梯结构中的下方导电层比其上的相应的导电层长，使得所述下方导电层的部分顶面外露于所述相应的导电层。在一些实施例中，所述至少两个导电接触窗分别电性连接到对应的两个导电层，使得所述对应的两个导电层共享同一字线。在一些实施例中，所述多个存储单元中的一者至少包括：一对源极/漏极(S/D)柱，沿所述多层堆叠的所述堆叠方向延伸；沟道层，配置在所述对S/D柱与所述多层堆叠之间，以连接所述对S/D柱；以及铁电层，配置在所述沟道层与所述多层堆叠之间。
根据一实施例中，一种存储器器件包括：衬底、多层堆叠以及多个存储单元。衬底包括阵列区与阶梯区。多层堆叠配置在所述阵列区中的所述衬底上，其中所述多层堆叠包括交替堆叠的多个导电层与多个介电层，且所述多层堆叠的端部在所述阶梯区上延伸以成型为阶梯结构。多个存储单元，分别配置在所述阵列区中的所述多层堆叠的侧壁上，且沿所述多层堆叠的堆叠方向排列。至少两个导电层彼此电性连接，使得对应的两个存储单元共享同一字线。
在一些实施例中，所述存储器器件还包括：多个导电接触窗，分别配置在所述阶梯结构上，其中至少两个导电接触窗分别着陆在所述至少两个导电层上；桥接层，配置在所述至少两个导电接触窗上并电性连接所述至少两个导电接触窗，其中所述至少两个导电层通过所述至少两个导电接触窗与所述桥接层彼此电性连接；以及导电通孔，配置在所述桥接层上。在一些实施例中，所述阶梯结构具有多个台阶，所述多个台阶中的一者包括至少两个导电层以及至少两个介电层，且所述至少两个导电层的侧壁与所述至少两个介电层的侧壁对齐。在一些实施例中，所述存储器器件还包括：多个导电接触窗，站立于所述阶梯结构上的所述多个台阶，其中至少一导电接触窗向下延伸到所述阶梯结构的对应的台阶中，使得所述至少两个导电层通过所述至少一导电接触窗彼此电性连接。在一些实施例中，所述多个台阶包括：第一台阶，包括至少一个导电层；第二台阶，包括至少两个导电层与至少两个介电层；以及第三台阶，包括至少四个导电层与至少四个介电层。在一些实施例中，所述存储器器件还包括：第一字线通孔，站立于所述第一台阶上；第二字线通孔，站立于所述第二台阶上，且向下延伸以与所述至少两个导电层接触，使得所述至少两个导电层通过所述第二字线通孔彼此电性连接；以及第三字线通孔，站立于所述第三台阶上，且向下延伸以与所述至少四个导电层接触，使得所述至少四个导电层通过所述第三字线通孔彼此电性连接。在一些实施例中，所述存储器器件还包括：第一共形层，覆盖所述阶梯结构中的至少一个台阶；第二共形层，覆盖所述阶梯结构中的至少两个台阶；第三共形层，覆盖所述阶梯结构中的至少四个台阶，其中所述第一共形层、所述第二共形层以及所述第三共形层彼此电性隔离；第一字线通孔，站立于所述第一共形层上；第二字线通孔，站立于所述第二共形层上，其中所述至少有两个台阶通过所述第二共形层与所述第二字线通孔彼此电性连接；以及第三字线通孔，站立于所述第三共形层上，其中所述至少有四个台阶通过所述第三共形层与所述第三字线通孔彼此电性连接。在一些实施例中，所述第一共形层、所述第二共形层以及所述第三共形层由导电材料制成。
根据一实施例中，一种存储器器件的形成方法，包括：提供包括阵列区和阶梯区的衬底；在所述衬底上形成多层堆叠，其中所述多层堆叠包括交替堆叠的多个导电层与多个介电层并具有贯穿其中的沟槽，而且所述多层堆叠的端部在所述阶梯区上延伸以形成为阶梯结构；在所述沟槽中形成多个存储单元，其中所述存储单元沿所述多层堆叠的堆叠方向排列；以及在所述阶梯结构上形成多个导电接触窗，使得至少两个导电层通过至少一导电接触窗彼此电性连接。
在一些实施例中，所述形成所述多个存储单元包括：在所述沟槽的侧壁上形成铁电层以覆盖所述多个导电层的侧壁与所述多个介电层的侧壁；在所述铁电层上形成沟道层；以及在所述沟槽中形成至少一对源极/漏极(S/D)柱，使得所述沟道层连接所述至少一对S/D柱。在一些实施例中，所述方法还包括：在所述多个导电接触窗上形成桥接层，其中所述桥接层连接至少两个导电接触窗，以使所述至少两个导电层通过所述至少两个导电接触窗与所述桥接层彼此电性连接。在一些实施例中，所述至少一导电接触窗向下延伸到所述阶梯结构的对应的台阶中，使得所述至少两个导电层通过所述至少一导电接触窗彼此电性连接。在一些实施例中，所述方法还包括：形成第一共形层以覆盖所述阶梯结构中的至少一个台阶；形成第二共形层以覆盖所述阶梯结构中的至少两个台阶；形成第三共形层以覆盖所述阶梯结构的至少四个台阶，其中所述第一共形层、所述第二共形层以及所述第三共形层彼此电性隔离，其中所述多个导电接触窗包括：第一字线通孔，站立于所述第一共形层上；第二字线通孔，站立于所述第二共形层上，其中所述至少有两个台阶通过所述第二共形层与所述第二字线通孔彼此电性连接；以及第三字线通孔，站立于所述第三共形层上，其中所述至少有四个台阶通过所述第三共形层与所述第三字线通孔彼此电性连接。
以上概述了若干实施例的特征，以使所属领域的技术人员可更好地理解本公开的各个方面。所属领域的技术人员应理解，他们可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或达成与本文中所介绍的实施例相同的优点。所属领域的技术人员还应认识到，这些等效构造并不背离本公开的精神及范围，而且他们可在不背离本公开的精神及范围的条件下在本文中作出各种改变、代替及变更。

Claims (10)

1.一种存储器器件，包括：
衬底，包括阵列区与阶梯区；
多层堆叠，配置在所述阵列区中的所述衬底上，其中所述多层堆叠的端部在所述阶梯区上延伸以成型为阶梯结构；
多个存储单元，分别设置在所述阵列区中的所述多层堆叠的侧壁上，且至少沿所述多层堆叠的堆叠方向排列；以及
多个导电接触窗，分别位于所述阶梯结构上，其中至少两个导电接触窗彼此电性连接。
2.根据权利要求1所述的存储器器件，还包括：
桥接层，配置在所述至少两个导电接触窗上以电性连接所述至少两个导电接触窗；以及
导电通孔，配置在所述桥接层上。
3.根据权利要求1所述的存储器器件，其中所述多个导电接触窗包括：
第一群组，包括第一字线通孔；
第二群组，包括彼此电性连接的两个第二字线通孔；以及
第三群组，包括彼此电性连接的四个第三字线通孔，其中所述第一群组、所述第二群组以及所述第三群组彼此电性隔离。
4.根据权利要求3所述的存储器器件，还包括：
第一桥接层，配置在所述两个第二字线通孔上，以电性连接所述两个第二字线通孔；以及
第二桥接层，配置在所述四个第三字线通孔上，以电性连接所述四个第三字线通孔。
5.一种存储器器件，包括：
衬底，包括阵列区与阶梯区；
多层堆叠，配置在所述阵列区中的所述衬底上，其中所述多层堆叠包括交替堆叠的多个导电层与多个介电层，且所述多层堆叠的端部在所述阶梯区上延伸以成型为阶梯结构；以及
多个存储单元，分别配置在所述阵列区中的所述多层堆叠的侧壁上，且沿所述多层堆叠的堆叠方向排列，其中至少两个导电层彼此电性连接，使得对应的两个存储单元共享同一字线。
6.根据权利要求5所述的存储器器件，其中所述阶梯结构具有多个台阶，所述多个台阶中的一者包括至少两个导电层以及至少两个介电层，且所述至少两个导电层的侧壁与所述至少两个介电层的侧壁对齐。
7.根据权利要求6所述的存储器器件，其中所述多个台阶包括：
第一台阶，包括至少一个导电层；
第二台阶，包括至少两个导电层与至少两个介电层；以及
第三台阶，包括至少四个导电层与至少四个介电层。
8.根据权利要求7所述的存储器器件，还包括：
第一字线通孔，站立于所述第一台阶上；
第二字线通孔，站立于所述第二台阶上，且向下延伸以与所述至少两个导电层接触，使得所述至少两个导电层通过所述第二字线通孔彼此电性连接；以及
第三字线通孔，站立于所述第三台阶上，且向下延伸以与所述至少四个导电层接触，使得所述至少四个导电层通过所述第三字线通孔彼此电性连接。
9.根据权利要求5所述的存储器器件，还包括：
第一共形层，覆盖所述阶梯结构中的至少一个台阶；
第二共形层，覆盖所述阶梯结构中的至少两个台阶；
第三共形层，覆盖所述阶梯结构中的至少四个台阶，其中所述第一共形层、所述第二共形层以及所述第三共形层彼此电性隔离；
第一字线通孔，站立于所述第一共形层上；
第二字线通孔，站立于所述第二共形层上，其中所述至少有两个台阶通过所述第二共形层与所述第二字线通孔彼此电性连接；以及
第三字线通孔，站立于所述第三共形层上，其中所述至少有四个台阶通过所述第三共形层与所述第三字线通孔彼此电性连接。
10.一种存储器器件的形成方法，包括：
提供包括阵列区和阶梯区的衬底；
在所述衬底上形成多层堆叠，其中所述多层堆叠包括交替堆叠的多个导电层与多个介电层并具有贯穿其中的沟槽，而且所述多层堆叠的端部在所述阶梯区上延伸以形成为阶梯结构；
在所述沟槽中形成多个存储单元，其中所述存储单元沿所述多层堆叠的堆叠方向排列；以及
在所述阶梯结构上形成多个导电接触窗，使得至少两个导电层通过至少一导电接触窗彼此电性连接。
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