CN114566197A - 混合存储器器件及其形成方法 - Google Patents

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Abstract

本公开涉及混合存储器器件及其形成方法。一种存储器阵列包括混合存储器单元，其中，每个混合存储器单元包括晶体管型存储器和电阻型存储器。该晶体管型存储器包括：存储器膜，在栅极电极上延伸；沟道层，在存储器膜上延伸；第一源极/漏极电极，在沟道层上延伸；和第二源极/漏极电极，沿着沟道层延伸，并且该电阻型存储器包括电阻存储器层，其中，该电阻存储器层在第二源极/漏极电极和沟道层之间延伸。

Description

混合存储器器件及其形成方法
技术领域
本公开涉及半导体领域，更具体地涉及混合存储器器件及其形成方法。
背景技术
半导体存储器用于诸如以下各项的电子应用的集成电路中，包括收音 机、电视机、手机和个人计算设备。半导体存储器包括两大类。一类是易 失性存储器；另一类是非易失性存储器。易失性存储器包括随机存取存储 器(RAM)，其可以进一步分为两个子类：静态随机存取存储器(SRAM) 和动态随机存取存储器(DRAM)。SRAM和DRAM两者都是易失性的，因为它们在被断电时会丢失它们存储的信息。
另一方面，非易失性存储器可以将数据存储于其上。一种类型的非易 失性半导体存储器为铁电随机存取存储器(FeRAM或FRAM)。FeRAM 的优点包括其快速的写入/读取速度和小尺寸。
发明内容
根据本公开的实施例，提供了一种存储器阵列，包括：多个混合存储 器单元，其中，所述多个混合存储器单元中的每个混合存储器单元包括： 晶体管型存储器，包括：存储器膜，在栅极电极上延伸；沟道层，在所述 存储器膜上延伸；第一源极/漏极电极，在所述沟道层上延伸；和第二源极 /漏极电极，沿着所述沟道层延伸；以及电阻型存储器，包括：电阻存储器 层，其中，所述电阻存储器层在所述第二源极/漏极电极和所述沟道层之间 延伸。
根据本公开的实施例，提供了一种器件，包括：半导体衬底；字线， 在半导体衬底之上延伸；铁电层，沿着所述字线延伸，其中，所述铁电层 与所述字线接触；氧化物半导体(OS)层，沿着所述铁电层延伸，其中， 所述铁电层位于所述氧化物半导体(OS)层和所述字线之间；多个源线， 沿着所述铁电层延伸，其中，所述铁电层位于所述多个源线和所述字线之 间；多个位线，沿着所述铁电层延伸，其中，所述铁电层位于所述多个位 线和所述字线之间；以及多个电阻存储器层，其中，所述多个电阻存储器 层中的每个电阻存储器层位于所述多个位线中的相应位线和所述字线之间。
根据本公开的实施例，提供了一种方法，包括：图案化延伸穿过第一 导电线的第一沟槽；沿着所述第一沟槽的侧壁和底表面沉积存储器膜；在 所述存储器膜之上沉积氧化物半导体(OS)层，其中，所述OS层沿着所 述第一沟槽的侧壁和底表面延伸；在所述OS层上沉积第一电介质材料， 其中，所述第一电介质材料填充所述第一沟槽的剩余部分；在所述第一电 介质材料中图案化第二沟槽；在所述第二沟槽的侧壁上沉积电阻存储器材 料；以及在所述第二沟槽内的电阻存储器材料上沉积第一导电材料，其中， 所述第一导电材料填充所述第二沟槽。
附图说明
在结合附图阅读时，可以通过下面的具体实施方式来最佳地理解本公 开的各方面。要注意的是，根据行业的标准惯例，各种特征并未按比例绘 制。事实上，为了讨论的清楚，各种特征的尺寸可能被任意地增大或减小。
图1A、图1B和图1C示出了根据一些实施例的混合存储器阵列的透 视图、电路图和自上而下视图。
图2、图3A、图3B、图4、图5、图6、图7、图8、图9、图10、图 11、图12A、图12B、图13、图14A、图14B、图15、图16、图17A、图 17B、图18A、图18B、图19A、图19B、图20、图21A、图21B、图21C、 图22A、图22B、图22C、图23A、图23B、图23C、图24A、图24B、图 24C、图25A、图25B、图25C、图26A、图26B、图26C、图27A、图 27B、图28A、图28B、图28C、图29A、图29B、图29C和图29D示出了 根据一些实施例的制造混合存储器阵列的中间步骤的不同视图。
图30A、图30B、图31A、图31B、图32、图33、图34、图35、图 36A、图36B、图36C和图36D示出了根据一些实施例的制造混合存储器 阵列的中间步骤的不同视图。
图37示出了根据一些实施例的混合存储器单元的示意图。
图38A、图38B和图38C示出了根据一些实施例的混合存储器单元的 晶体管型存储器的读取/写入操作。
图39A、图39B和图39C示出了根据一些实施例的混合存储器单元的 电阻型存储器的读取/写入操作。
具体实施方式
下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施 例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些 仅是示例而不旨在进行限制。例如，在下面的描述中，在第二特征之上或 在第二特征上形成第一特征可以包括以直接接触的方式形成第一特征和第 二特征的实施例，并且还可以包括可以在第一特征和第二特征之间形成附 加特征使得第一特征和第二特征可以不直接接触的实施例。此外，本公开 可以重复各种示例中的附图标记和/或字母。该重复是为了简单和清楚的目 的，其本身并不规定所讨论的各种实施例和/或配置之间的关系。
此外，本文中可以使用空间相关术语(例如，“之下”、“下方”、 “下”、“上方”、“上”等)，以易于描述如图中所示的一个要素或特 征与另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相 关术语旨在涵盖器件在使用或操作中处于除了图中所示朝向之外的不同朝 向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文中 使用的空间相关描述符可以进行相应解释。
各种实施例提供了具有多个竖直堆叠的存储器单元的3D存储器阵列。 每个存储器单元包括晶体管型存储器和电阻型存储器，因此许多存储器单 元被视为“混合存储器单元”。存储器单元的晶体管型存储器包括晶体管， 该晶体管具有充当栅极电极的字线区域、充当第一源极/漏极电极的位线区 域、以及充当第二源极/漏极电极的源线区域。晶体管可以是例如薄膜晶体 管(TFT)。每个晶体管还包括绝缘存储器膜(例如，作为栅极电介质) 和氧化物半导体(OS)沟道区域。存储器单元的电阻型存储器包括形成在 位线区域上的电阻存储器层，使得在位线和源线之间流动的电流也流过电 阻存储器层。每个存储器单元的晶体管型存储器和电阻型存储器可以使用 与该存储器单元相对应的相同字线、位线和源线来编程或读取。以这种方 式，不同类型的存储器可用于同一存储器阵列内的不同目的。例如，晶体 管型存储器可用于相对频繁的读取/写入操作，而电阻型存储器可用于相对 静态的数据存储。
图1A、图1B和图1C示出了根据一些实施例的混合存储器阵列200的 示例。混合存储器阵列200包括围绕导电线106形成的电阻存储器层107， 这在下文将更详细地描述。图1A在透视图中示出了混合存储器阵列200的 一部分的示例；图1B示出了混合存储器阵列200的电路图；并且图1C示 出了根据一些实施例的混合存储器阵列200的自上而下视图(例如，平面 图)。混合存储器阵列200包括多个存储器单元202，这些存储器单元202 可以被布置在行和列的网格中。存储器单元202可以进一步竖直堆叠以提 供三维存储器阵列，从而增加器件密度。在一些实施例中，混合存储器阵 列200的每个存储器单元202包括晶体管型存储器和电阻型存储器两者， 因此在本文中可称为“混合存储器单元202”。每个混合存储器单元202的 晶体管型存储器和电阻型存储器可以独立地编程和读取，这在下文将更详细地描述。可以在半导体管芯的后段制程(BEOL)中设置混合存储器阵 列200。例如，混合存储器阵列200可以设置在半导体管芯的互连层中， 例如在半导体衬底上形成的一个或多个有源器件(例如晶体管等)的上方。
混合存储器阵列200的晶体管型存储器可以包括例如闪速存储器阵列， 例如NOR闪速存储器阵列、薄膜晶体管(TFT)存储器阵列、另一基于电 荷存储的存储器阵列等。例如，每个混合存储器单元202可以包括具有绝 缘存储器膜90作为栅极电介质的晶体管204。在一些实施例中，每个晶体 管204的栅极电耦合到相应的字线(例如，导电线72)，每个晶体管204 的第一源极/漏极区域电耦合到相应的位线(例如，导电线106)，并且每 个晶体管204的第二源极/漏极区域电耦合到相应的源线(例如，导电线 108)，该源线将第二源极/漏极区域电耦合到地。混合存储器阵列200的 同一水平行中的混合存储器单元202可以共享公共字线(例如，72)，而 混合存储器阵列200的同一竖直列中的混合存储器单元202可以共享公共 源线(例如，108)和公共位线(例如，106)。
混合存储器阵列200包括多个竖直堆叠的导电线72(例如，字线)。 导电线72沿着平行于下层衬底(图1A和1B中未明确示出)的主表面的 方向延伸。导电线72可以具有阶梯型配置，使得下层导电线72比上层导 电线72更长并且横向延伸超过上层导电线72的端点。例如，如图1A所 示，示出了多个堆叠的导电线72，其中最上面的导电线72最短，最下面 的导电线72最长。导电线72的相应长度可以在朝向下层衬底的方向上增 加。以这种方式，可以从混合存储器阵列200的上方接入每个导电线72的 一部分，并且可以将导电接触件制作到每个导电线72的暴露部分(例如， 参见图29A-D)。
混合存储器阵列200还包括多个导电线106(例如，位线)和导电线 108(例如，源线)。导电线106和108可以各自在垂直于导电线72的方 向上延伸。电介质材料98设置在导电线106和导电线108中的相邻的导电 线之间并将它们隔离。成对的导电线106和108以及相交的导电线72限定 了每个混合存储器单元202的边界。在一些实施例中，导电线108电耦合 到地。尽管图1A示出了导电线106相对于导电线108的特定布置，但是应 当理解，在其他实施例中，可以翻转导电线106和108的布置。
如上所述，混合存储器阵列200还可以包括氧化物半导体(OS)层92。 OS层92可以为混合存储器单元202的晶体管204提供沟道区域。例如， 当通过对应的导电线72施加适当的电压(例如，高于对应的晶体管204的 相应阈值电压(Vth))时，OS层92与导电线72相交的区域可以允许电流 从导电线106流向导电线108(例如，沿着箭头207指示的方向)。因此，在一些情况下，OS层92可以被视为沟道层。
存储器膜90设置在导电线72和OS层92之间，并且存储器膜90可为 晶体管204提供栅极电介质。在一些实施例中，存储器膜90包括铁电材料， 例如氧化铪、氧化铪锆、硅掺杂的氧化铪等。因此，混合存储器阵列200 也可以被称为铁电随机存取存储器(FeRAM)阵列。替代地，存储器膜 90可以是多层结构，包括位于两个SiOx层之间的SiNx层(例如，ONO结构)、不同的铁电材料、不同类型的存储器层(例如，能够存储位)等。
在存储器膜90包括铁电材料的实施例中，存储器膜90可以在两个不 同方向中的一个方向上极化，并且可以通过在存储器膜90上施加适当的电 压差并产生适当的电场来改变极化方向。极化可以是相对局部化的(例如， 通常包含在混合存储器单元202的每个边界内)，并且存储器膜90的连续 区域可以在多个混合存储器单元202上延伸。根据存储器膜90的特定区域 的极化方向，对应晶体管204的阈值电压变化，并且可以存储数字值(例 如，0或1)。例如，当存储器膜90的区域具有第一电极化方向时，对应 的晶体管204可以具有相对低的阈值电压，并且当存储器膜90的区域具有 第二电极化方向时，对应的晶体管204可以具有相对高的阈值电压。两个 阈值电压之间的差值可称为阈值电压偏移。更大的阈值电压偏移可以提高 读取存储在对应的混合存储器单元202的晶体管型存储器中的数字值的效 率，并且可以减少错误读取的可能性。
如上所述，除了晶体管型存储器之外，混合存储器阵列200的每个混 合存储器单元202还包括电阻型存储器。例如，每个混合存储器单元202 可以包括在对应的导电线106(例如，位线)和OS层92之间延伸的电阻 存储器层107。因此，从导电线106流向导电线108的电流(例如，箭头 207所示的电流)也流过电阻存储器层107。在一些实施例中，可以通过在电阻存储器层107上施加适当的电压和/或电流来控制电阻存储器层107的 电阻。例如，电阻存储器层107可以被控制为处于高电阻状态或低电阻状 态。根据电阻存储器层107的电阻状态，流过对应的晶体管204的电流发 生变化，并且可以存储数字值(例如，0或1)。以这种方式，混合存储器 单元202的晶体管型存储器和电阻器型存储器两者都可以通过向与该混合 存储器单元202相对应的导电线106(例如，位线)、导电线108(例如， 源线)以及导电线72(例如，字线)施加适当的电压来进行写入或读取。 这在图1B中示出，其示意性地示出了每个混合存储器单元202的电阻存储 器层107电耦合在相应的导电线106和相应的晶体管204之间。下文针对 图37到图39C更详细地解释了本文所述的电阻型存储器的读取/写入操作。
混合存储器阵列200的电阻型存储器可以是例如电阻随机存取存储器 (RRAM或ReRAM)、PCRAM、CBRAM等。存储器阵列的电阻型存储 器的类型和物理机制可以取决于电阻存储器层107的特定材料。例如，可 以通过在电阻存储器层107上施加电场(例如，通过控制电阻存储器层107 上的电压)将一些类型的电阻型存储器设置为特定电阻状态，并且可以通 过加热电阻存储器层107(例如，通过控制通过电阻存储器层107的电流) 将其他类型的电阻型存储器设置为特定电阻状态。在一些实施例中，电阻 存储器层107可以由含金属的高k电介质材料形成或包含该高k电介质材 料，该高k电介质材料可以为金属氧化物。金属可以是过渡金属。在一些 实施例中，电阻存储器层107包括HfOx、ZrOx、TaOx、TiOx、VOx、NiOx、NbOx、LaOx等、或其组合。在其他实施例中，电阻存储器层107包括AlOx、 SnOx、GdOx、IGZO、Ag2S等、或其组合。在其他实施例中，电阻存储器 层107包括硫系化合物材料，例如GeS2、GeSe、AgGeSe、GeSbTe、掺杂 的GeSbTe(例如，掺杂有N、Si、C、Ga、In、等或其组合)等或其组合。 这些是示例，并且其他电阻型存储器、其他电阻存储器层107材料或材料 的组合以及其他读取/写入技术是可能的，并且所有这些也被认为在本公开 的范围内。
图1A进一步示出了混合存储器阵列200的参考截面，其在后面的图中 使用。参考截面B-B’沿着导电线72的纵轴，并且在例如平行于晶体管204 的电流方向(例如，箭头207)的方向上。参考截面C-C’垂直于截面B-B’， 并且垂直于导电线72的纵轴。参考截面C-C’延伸穿过导电线106和电阻存 储器层107。参考截面D-D’平行于参考截面C-C’，并且延伸穿过导电线 108。为清楚起见，后续图参考了这些参考截面。
在图2中，提供了衬底50。衬底50可以是半导体衬底，例如体半导 体、绝缘体上半导体(SOI)衬底等，其可以是掺杂的(例如，使用p型或 n型掺杂剂)或未掺杂的。衬底50可以是晶圆，例如硅晶圆。通常，SOI 衬底是形成在绝缘体层上的半导体材料层。绝缘体层可以是例如埋置氧化 物(BOX)层、氧化硅层等。绝缘体层设置在衬底上，通常为硅或玻璃衬 底。还可以使用其他衬底，例如多层或梯度衬底。在一些实施例中，衬底50的半导体材料可以包括硅；锗；化合物半导体，包括碳化硅、砷化镓、 磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括硅锗、磷砷化镓、 砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和/或磷砷化镓铟；或其组合。
图2进一步示出了可以在衬底50之上形成的电路。电路包括位于衬底 50的顶表面处的有源器件(例如晶体管)。晶体管可以包括位于衬底50的 顶表面之上的栅极电介质层203和位于栅极电介质层203之上的栅极电极 205。源极/漏极区域206设置在衬底50中、位于栅极电介质层203和栅极 电极205的相反侧上。栅极间隔件208沿着栅极电介质层203的侧壁形成， 并且将源极/漏极区域206与栅极电极205分隔开适当的横向距离。在一些 实施例中，晶体管可以是平面场效应晶体管(FET)、鳍示场效应晶体管 (FINFET)、纳米场效应晶体管(纳米FET)等。
第一ILD 210包围并隔离源极/漏极区域206、栅极电介质层203和栅 极电极205，并且第二ILD 212位于第一ILD 210之上。源极/漏极接触件 214延伸穿过第二ILD 212和第一ILD 210并且电耦合到源极/漏极区域206， 栅极接触件216延伸穿过第二ILD 212并且电耦合到栅极电极205。包括一 个或多个堆叠的电介质层224和形成在一个或多个电介质层224中的导电 特征222的互连结构220位于第二ILD 212、源极/漏极接触件214和栅极 接触件216之上。尽管图2示出了两个堆叠的电介质层224，但是应当理 解，互连结构220可以包括具有设置在其中的导电特征222的任何数量的 电介质层224。互连结构220可以电连接到栅极接触件216和源极/漏极接 触件214以形成功能电路。在一些实施例中，由互连结构220形成的功能 电路可以包括逻辑电路、存储器电路、感测放大器、控制器、输入/输出电 路、图像传感器电路等、或其组合。尽管图2讨论了在衬底50之上形成的 晶体管，但其他有源器件(例如二极管等)和/或无源器件(例如电容器、 电阻器等)也可以形成为功能电路的一部分。
图3A到图29D示出了根据一些实施例的制造与图1A-C所示相似的混 合存储器阵列200的中间步骤的各种视图。首先转到图3A和图3B，在图 2的结构之上形成多层堆叠58。为了简单和清楚，可以从后续的附图中省 略衬底50、晶体管、ILD和互连结构220。尽管多层堆叠58被示为与互连 结构220的电介质层224接触，但是可以在衬底50和多层堆叠58之间设 置任何数量的中间层。例如，可以在衬底50和多层堆叠58之间设置一个 或多个附加互连层，这些附加互连层在绝缘层(例如，低k电介质层)中 包括导电特征。在一些实施例中，导电特征可以被图案化以为衬底50上的 有源器件和/或混合存储器阵列200(参见图1A和1B)提供电源、接地和/ 或信号线。
多层堆叠58包括导电线54A-D(统称为导电层54)和电介质层52A- C(统称为电介质层52)的交替层。导电层54可以在后续步骤中被图案化 以限定导电线72(例如，字线)。导电层54可以包括导电材料，例如铜、 钛、氮化钛、钽、氮化钽、钨、钌、铝、其组合等，并且电介质层52可以 包括绝缘材料，例如氧化硅、氮化硅、氮氧化硅、其组合等。导电层54和 电介质层52可以各自使用例如化学气相沉积(CVD)、原子层沉积 (ALD)、物理气相沉积(PVD)、等离子体增强CVD(PECVD)等形 成。尽管图3A和图3B示出了特定数量的导电层54和电介质层52，但其 他实施例可以包括不同数量的导电层54和电介质层52。
在一些实施例中，多层堆叠58可以被形成为虚设电介质层(图中未单 独示出)和电介质层52的交替层。可以形成虚设电介质层代替图3A-3B中 所示的导电层54，并且随后去除虚设电介质层并且用导电层替换以形成导 电线72(参见图17A-B)。虚设电介质层的材料可以具有与电介质层52的 材料不同的蚀刻选择性，使得虚设电介质层可以被选择性地去除而留下电 介质层52。例如，在一些实施例中，虚设电介质层可以包括氮化物，而电 介质层52包括氧化物。其他材料也是可能的。在多层堆叠58包括虚设电 介质层的实施例中，可以在用导电层替换虚设电介质层之前，用与图4-16 所述类似的方式处理多层堆叠58。
图4至图12B是根据一些实施例的制造混合存储器阵列200的阶梯型 结构的中间阶段的视图。图4至图11和图12B沿着图1所示的参考截面B- B’进行图示。图12A以透视图的方式进行图示。在图4中，在多层堆叠58 上形成光致抗蚀剂56。如上所述，多层堆叠58可以包括导电层54(标记 为54A、54B、54C和54D)和电介质层52(标记为52A、52B和52C)的 交替层。例如，可以使用旋涂技术形成光致抗蚀剂56。
在图5中，光致抗蚀剂56被图案化以在区域60中暴露多层堆叠58， 同时掩蔽多层堆叠58的剩余部分。例如，多层堆叠58的最顶层(例如， 导电层54D)可以暴露在区域60中。可以使用可接受的光刻技术对光致抗 蚀剂56进行图案化。
在图6中，使用光致抗蚀剂56作为掩模蚀刻多层堆叠58在区域60中 的暴露部分。蚀刻可以是任何可接受的蚀刻工艺，例如通过湿法或干法蚀 刻、反应离子蚀刻(RIE)、中性束蚀刻(NBE)等、或其组合。蚀刻可 以是各向异性的。蚀刻可以去除导电层54D和电介质层52C在区域60中 的部分并且限定开口61。因为导电层54D和电介质层52C具有不同的材料组合物，所以用于去除这些层的暴露部分的蚀刻剂可能不同。在一些实施 例中，电介质层52C在蚀刻导电层54D时充当蚀刻停止层，而导电层54C 在蚀刻电介质层52C时充当蚀刻停止层。结果，可以选择性地去除电介质 层52C和导电层54D的部分，而不去除多层堆叠58的剩余层，并且可以 使开口61延伸到所需深度。替代地，可以使用定时蚀刻工艺以在开口61达到所需深度之后停止对开口61的蚀刻。在所产生的结构中，导电层54C 暴露在区域60中。
在图7中，修整光致抗蚀剂56以暴露多层堆叠58的附加部分。可以 使用可接受的光刻技术修整光致抗蚀剂。作为修整的结果，光致抗蚀剂56 的宽度减小，并且可以暴露多层堆叠58在区域60和62中的部分。例如， 导电层54C的顶表面可以暴露在区域60中，并且导电层54D的顶表面可 以暴露在区域62中。
在图8中，使用光致抗蚀剂56作为掩模，通过可接受的蚀刻工艺去除 导电层54D、电介质层52C、导电层54C和电介质层52B在区域60和62 中的部分。蚀刻可以是任何可接受的蚀刻工艺，例如通过湿法或干法蚀刻、 反应离子蚀刻(RIE)、中性束蚀刻(NBE)等、或其组合。蚀刻可以是 各向异性的。蚀刻可以使开口61进一步延伸到多层堆叠58中。由于导电 层54D/54C和电介质层52C/52B具有不同的材料组合物，因此用于去除这 些层的暴露部分的蚀刻剂可能不同。在一些实施例中，电介质层52C在蚀 刻导电层54D时充当蚀刻停止层；导电层54C在蚀刻电介质层52C时充当 蚀刻停止层；电介质层52B在蚀刻导电层54C时充当蚀刻停止层；并且导 电层54B在蚀刻电介质层52B时充当蚀刻停止层。结果，可以选择性地去除导电层54D/54C和电介质层52C/52B的部分，而不去除多层堆叠58的剩 余层，并且可以使开口61延伸至所需深度。此外，在蚀刻工艺期间，导电 层54和电介质层52的未蚀刻部分充当下层的掩模，并且作为结果，导电 层54D和电介质层52C(参见图7)的先前图案可以被转移到下层导电层 54C和电介质层52B。在所产生的结构中，导电层54B暴露在区域60中， 并且导电层54C暴露在区域62中。
在图9中，修整光致抗蚀剂56以暴露多层堆叠58的附加部分。可以 使用可接受的光刻技术修整光致抗蚀剂。作为修整的结果，光致抗蚀剂56 的宽度减小，并且可以暴露多层堆叠58在区域60、62和64中的部分。例 如，导电层54B的顶表面可以暴露在区域60中；导电层54C的顶表面可 以暴露在区域62中；并且导电层54D的顶表面可以暴露在区域64中。
在图10中，使用光致抗蚀剂56作为掩模，通过可接受的蚀刻工艺去 除导电层54D、54C和54B在区域60、62和64中的部分。蚀刻可以是任 何可接受的蚀刻工艺，例如通过湿法或干法蚀刻、反应离子蚀刻(RIE)、 中性束蚀刻(NBE)等、或其组合。蚀刻可以是各向异性的。蚀刻可以使 开口61进一步延伸到多层堆叠58中。在一些实施例中，电介质层52C在 蚀刻导电层54D时充当蚀刻停止层；电介质层52B在蚀刻导电层54C时充 当蚀刻停止层；并且电介质层52A在蚀刻导电层54B时充当蚀刻停止层。 结果，可以选择性地去除导电层54D、54C和54B的部分，而不去除多层 堆叠58的剩余层，并且可以使开口61延伸到所需深度。此外，在蚀刻工 艺期间，每个电介质层52充当下层的掩模，并且作为结果，电介质层 52C/52B(参见图9)的先前图案可以转移到下层导电层54C/54B。在所产 生的结构中，电介质层52A暴露在区域60中；电介质层52B暴露在区域 62中；并且电介质层52C暴露在区域64中。
在图11中，可以去除光致抗蚀剂56，例如通过可接受的灰化或湿法 剥离工艺。因此，在多层堆叠58中形成阶梯型结构。该阶梯型结构包括导 电层54和电介质层52的交替层的堆叠。下层导电层54更宽并且横向延伸 超过上层导电层54，并且每个导电层54的宽度在朝向衬底50的方向上增 加。例如，导电层54A可以比导电层54B更长；导电层54B可以比导电层 54C更长；并且导电层54C可以比导电层54D更长。结果，在随后的处理 步骤中，可以从阶梯型结构58的上方形成到每个导电层54的导电接触件。
在图12A和图12B中，金属间电介质(IMD)70沉积在多层堆叠58 之上。IMD 70可以由电介质材料形成，并且可以通过任何合适的方法沉积， 例如CVD、等离子体增强CVD(PECVD)或FCVD。电介质材料可以包 括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻 璃(BPSG)、非掺杂的硅酸盐玻璃(USG)等。可以使用由任何可接受 工艺形成的其他绝缘材料。IMD 70沿着导电层54的侧壁以及电介质层52 的侧壁延伸。此外，IMD 70可以接触每个电介质层52的顶表面。
如图12A-B中进一步所示，可以对IMD 70执行去除工艺以去除多层 堆叠58之上的多余电介质材料。在一些实施例中，可以使用诸如化学机械 抛光(CMP)、研磨工艺、回蚀刻工艺、其组合等平坦化工艺。平坦化工 艺暴露多层堆叠58，使得多层堆叠58和IMD 70的顶表面在平坦化工艺完 成之后是齐平的。
图13至图21C是根据一些实施例的制造混合存储器阵列200的中间阶 段的视图。在图13至图21C中，形成多层叠层58，并且在多层叠层58中 形成沟槽86，从而限定导电线72。导电线72可以对应于混合存储器阵列 200中的字线，并且导电线72可以进一步为混合存储器阵列200的所产生 的晶体管204提供栅极。图14A、图17A、图18A、图19A和图21A以透视图的方式进行图示。图13、图14B、图15、图16、图17B、图18B、图 19B、图20和图21C沿着图1A中所示的参考截面C-C’进行图示。图21B 以平面图的方式进行图示。
在图13中，硬掩模80和光致抗蚀剂82沉积在多层堆叠58之上。硬 掩模80可以包括例如氮化硅、氮氧化硅等，其可以通过CVD、PVD、 ALD、PECVD等沉积。例如，光致抗蚀剂82可以通过使用旋涂技术形成。
在图14A和图14B中，光致抗蚀剂82被图案化以形成沟槽86。可以 使用可接受的光刻技术对光致抗蚀剂82进行图案化。例如，光致抗蚀剂82 可暴露于光中以进行图案化。在曝光工艺之后，可以显影光致抗蚀剂82， 以根据使用负性抗蚀剂还是正性抗蚀剂来去除光致抗蚀剂82的曝光或未曝 光部分，从而限定沟槽86的图案。
在图15中，使用可接受的蚀刻工艺，例如通过湿法或干法蚀刻、反应 离子蚀刻(RIE)、中性束蚀刻(NBE)等或其组合，将光致抗蚀剂82的 图案转移到硬掩模80。蚀刻可以是各向异性的。因此，沟槽86被形成为 延伸穿过硬掩模80。例如，可以通过灰化工艺去除光致抗蚀剂82。
在图16中，使用一种或多种可接受的蚀刻工艺，例如通过湿法或干法 蚀刻、反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或其组合，将硬掩 模80的图案转移到多层堆叠58。蚀刻工艺可以是各向异性的。因此，沟 槽86延伸穿过多层堆叠58，并且导电线72(例如，字线)由导电层54形 成。通过穿过导电层54蚀刻沟槽86，相邻的导电线72可以彼此分隔开。
在图17A和图17B中，通过可接受的工艺去除硬掩模80，例如湿法蚀 刻工艺、干法蚀刻工艺、平坦化工艺、其组合等。由于多层堆叠58的阶梯 形状(参见例如图12)，导电线72可以具有在朝向衬底50的方向上增加 的不同长度。例如，导电线72A可以比导电线72B更长；导电线72B可以 比导电线72C更长；并且导电线72C可以比导电线72D更长。在一些实施例中，沟槽86可以被形成为具有在约50nm到约100nm的范围内的宽度 W1，但其他宽度也是可能的。
在形成虚设电介质层(如先前针对图3A-B所述)的实施例中，可以 在去除硬掩模80之前或之后去除虚设电介质层。例如，可以通过诸如湿法 蚀刻工艺或干法蚀刻工艺之类的对电介质层52的材料之上的虚设电介质层 的材料具有选择性的可接受的工艺去除虚设电介质层，从而在电介质层52 之间留有间隙(图中未示出)。虚设电介质层的部分(例如，在多层堆叠 58的外围)可以保持在电介质层52之间，以在电介质层52之间提供物理 支撑并限定间隙。随后，可以使用先前针对导电层54(参见图3A-B)所 述相似的工艺和材料将导电线72的导电材料沉积在间隙中。在用导电线72 替换虚设电介质层之后，形成了多层堆叠，该多层堆叠可以类似于图17A- B中所示的多层堆叠58，并且后续处理可以按类似于下面图18A到29D中 所述的多层堆叠58的处理的方式进行。在其他实施例中，虚设电介质层可 以在与图17A-B所示的步骤不同的步骤用导电线72替换。
在图18A和图18B中，存储器膜90共形地沉积在沟槽86中。存储器 膜90可以包括能够存储位的材料，例如能够通过在存储器膜90上施加适 当的电压差在两个不同极化方向之间切换的材料。例如，存储器膜90的极 化可能由于施加电压差产生的电场而改变。在一些实施例中，存储器膜90 包括高k电介质材料，例如基于铪(Hf)的电介质材料等。在一些实施例 中，存储器膜90包括铁电材料，例如氧化铪、氧化铪锆、硅掺杂的氧化铪 等。在其他实施例中，存储器膜90可以是多层结构，包括位于两个SiOx层之间的一层SiNx(例如，ONO结构)。在其他实施例中，存储器膜90 包括不同的铁电材料或不同类型的存储器材料。存储器膜90可以通过 CVD、PVD、ALD、PECVD等沉积，以沿着沟槽86的侧壁和底面延伸。 在一些实施例中，在沉积存储器膜90之后，可以执行退火步骤。在一些实 施例中，存储器膜90可以被沉积至约5nm至约15nm范围内的厚度，但 其他厚度也是可能的。
在图19A和图19B中，OS层92共形地沉积在沟槽86中、位于存储器 膜90之上。OS层92包括适合于为晶体管(例如晶体管204，参见图1A) 提供沟道区域的材料。在一些实施例中，OS层92包括含有铟的材料，例 如InxGayZnzMO，其中M可以是Ti、Al、Sn、W等。X、Y和Z各自可以 是0到1之间的任何值。例如，OS层92可以包括氧化铟镓锌、氧化铟钛、 氧化铟钨、氧化铟等、或其组合。在其他实施例中，与这些示例不同的半 导体材料可用于OS层92。OS层92可以通过CVD、PVD、ALD、PECVD 等沉积。OS层92可以沿沟槽86内的存储器膜90的侧壁延伸。在其他实 施例中，OS层92还可以在沟槽86(未示出)内的存储器膜90的底表面上 延伸。在一些实施例中，在沉积OS层92之后，可以在氧相关环境中执行 退火步骤(例如，在约300℃至约450℃的温度范围内)，以激活OS层 92的电荷载流子。在一些实施例中，OS层92可以被沉积至约1nm至约 15nm范围内的厚度，但其他厚度也是可能的。在一些实施例中，在沉积OS层92之后，沟槽86可以具有在约20nm至约70nm范围内的宽度W2， 尽管其他宽度是可能的。
在图20中，电介质材料98沉积在沟槽86的侧壁和底表面上。电介质 材料98可以包括例如氧化硅、氮化硅、氮氧化硅等，其可以通过CVD、 PVD、ALD、PECVD等沉积。如图20所示，电介质材料98可以填充沟槽 86并且可以覆盖多层堆叠58。
在图21A、图21B和图21C中，根据一些实施例，执行去除工艺以去 除多层堆叠58之上的多余电介质材料98。图21A示出了透视图，图21B 示出了平面图，并且图21C示出了穿过图1A和图21B中所示的参考截面 C-C’的截面图。在一些实施例中，诸如化学机械抛光(CMP)、研磨工艺、 回蚀刻工艺、其组合等平坦化工艺可用于暴露多层堆叠58，使得在平坦化 工艺完成之后多层堆叠58的顶表面是齐平的。
在图22A、图22B和图22C中，根据一些实施例，穿过电介质材料98 对沟槽100进行图案化。图22A以透视图的方式进行图示，图22B以平面 图的方式进行图示，并且图22C沿着图22B的参考截面C-C’以截面图的方 式进行图示。沟槽100可以设置在多层堆叠58的相对侧壁之间，并且限定 随后形成电阻存储器层107(参见图23A-C)和导电线106(参见图24A-C)的区域。在一些实施例中，可以使用光刻和蚀刻的组合来对沟槽100进 行图案化。例如，可以在多层堆叠58之上沉积光致抗蚀剂。光致抗蚀剂可 以通过使用合适的技术(例如，旋涂技术)形成。然后可以对光致抗蚀剂 进行图案化以限定暴露电介质材料98的区域的开口。可以使用可接受的光 刻技术对光致抗蚀剂进行图案化。
然后可以通过蚀刻去除电介质材料98由开口暴露的部分，从而在电介 质材料98中形成沟槽100。在一些实施例中，电介质材料98中的沟槽100 可以暴露OS层92的侧壁表面。蚀刻可以是任何可接受的蚀刻工艺，例如 通过湿法或干法蚀刻、反应离子蚀刻(RIE)、中性束蚀刻(NBE)等、 或其组合。蚀刻可以是各向异性的。在一些实施例中，沟槽100可以具有 在约1000nm至约2000nm的范围内的深度，但其他深度也是可能的。在 对沟槽100进行图案化之后，例如可以通过灰化去除光致抗蚀剂。
在图23A、图23B和图23C中，根据一些实施例，电阻存储器层107 共形地沉积在沟槽100中。电阻存储器层107可以包括能够存储位的材料， 例如能够通过在电阻存储器层107上施加适当的电压差或使适当的电流流 过电阻存储器层107而在两个不同电阻状态之间切换的材料。例如，电阻 存储器层107可以包括一层或多层金属氧化物、相变材料或其他合适材料。 电阻存储器层107可以通过CVD、PVD、ALD、PECVD等沉积，并且可 以沿着沟槽100的侧壁和底表面延伸。因此，电阻存储器层107可以沉积 在OS层92由沟槽100暴露的侧壁表面上。在其他实施例中，电阻存储器 层107不沉积在沟槽100的底表面上。如图23A-C所示，电阻性存储器层 107可以被沉积到不完全填充沟槽100的厚度。在一些实施例中，电阻存储器层107可以被沉积至约3nm至约20nm范围内的厚度，例如约10nm， 但其他厚度也是可能的。在一些实施例中，执行平坦化工艺以去除电阻存 储器层107的多余材料。
图24A到图26C示出了根据一些实施例的制造混合存储器阵列200中 的导电线106(例如，位线)和导电线108(例如，源线)的中间步骤。导 电线106可以对应于存储器阵列中的位线，并且导电线108可以对应于混 合存储器阵列200中的源线。导电线106和108可以沿着垂直于导电线72 的方向延伸，使得可以针对读取和写入操作选择混合存储器阵列200的各 个混合存储器单元202。根据所施加的电压(下文更详细地描述的)，读 取和写入操作可以应用于混合存储器单元202的电阻型存储器(例如，电 阻存储器层107)或晶体管型存储器(例如，晶体管204)。图24A、图 25A和图26A示出了透视图。图24B、图25B和图26B示出了平面图。图 24C示出了沿着图1A和图24A所示的参考截面C-C’的截面图。图25C和 图26C示出了沿着图1A、图25B和图26B所示的参考截面D-D’的截面图。
在图24A、图24B和图24C中，根据一些实施例，用导电材料填充沟 槽100，从而形成导电线106。导电材料覆盖电阻存储器层107，并且导电 材料可以通过电阻存储器层107与OS层92和/或电介质材料98分隔开。 导电材料可以包括一种或多种材料，例如铜、钛、氮化钛、钽、氮化钽、 钨、钌、铝、钼、其组合等，其各自可以使用例如CVD、ALD、PVD、PECVD等形成。在沉积导电材料之后，可以执行平坦化工艺以去除导电材 料的多余部分。在一些实施例中，可以通过与多余导电材料相同的平坦化 工艺去除电阻存储器层107的多余材料。在所产生的结构中，多层堆叠58、 存储器膜90、OS层92、电介质材料98、电阻存储器层107和导电线106 的顶表面可以是基本上齐平的(例如，在工艺变化内共面)。
在图25A、图25B和图25C中，针对导电线108对沟槽105进行图案 化。沟槽105可以使用类似于用于对沟槽100进行图形化的技术进行图形 化(参见图22A-C)。例如，可以通过使用光刻和蚀刻的组合对电介质材 料98进行图案化来形成沟槽105。在一些实施例中，电介质材料98中的沟 槽105可以暴露OS层92的侧壁表面。
在图26A、图26B和图26C中，根据一些实施例，用导电材料填充沟 槽105，从而形成导电线108。导电材料可以类似于导电线106的导电材料， 并且可以以类似的方式形成。在沉积导电材料之后，可以执行平坦化工艺 以去除导电材料的多余部分。在所产生的结构中，多层堆叠58、存储器膜 90、OS层92、电介质材料98、电阻存储器层107、导电线106和导电线 108的顶表面可以是基本上齐平的(例如，在工艺变化内共面)。
图22A到图26C示出了在形成导电线108之前形成电阻存储器层107 和导电线106的一个实施例。然而，在其他实施例中，这些特征可以以不 同的顺序或使用不同的技术形成。例如，在其他实施例中，单个光刻和蚀 刻顺序可用于形成沟槽100(参见图22A-C)和沟槽105(参见图25A-C) 两者。在其他实施例中，可以在形成电阻存储器层107和/或导电线106之 前形成导电线108。在其他实施例中，可以在单个沉积步骤中沉积导电线 106和导电线108的导电材料。这些和其他变化应当认为也在本发明的范 围内。
图27A到图28C示出了根据一些实施例的电介质材料121的形成。电 介质材料121形成在混合存储器阵列200中，以分隔和隔离相邻的混合存 储器单元202。在其他实施例中，可以在不同的工艺步骤期间形成电介质 材料121，例如在形成电阻存储器层107、导电线106和/或导电线108之 前。图27A和图28A以透视图的方式进行图示，图27B、图28B和图28C 以平面图的方式进行图示。图28C示出的实施例与图28B的实施例类似， 不同之处在于导电线106和导电线108的布置不同。
在图27A和图27B中，根据一些实施例，穿过电介质材料98和OS层 92对沟槽120进行图案化。在一些实施例中，可以使用光刻和蚀刻的组合 来对沟槽120进行图案化。例如，可以在多层堆叠58之上沉积光致抗蚀剂。 光致抗蚀剂可以通过使用合适的技术(例如，旋涂技术)形成。然后可以 对光致抗蚀剂进行图案化以限定暴露电介质材料98和OS层92的区域的开 口。可以使用可接受的光刻技术对光致抗蚀剂进行图案化。
然后，可以通过蚀刻去除电介质材料98和OS层92由开口暴露的部 分，从而在电介质材料98中形成沟槽120。在一些实施例中，电介质材料 98中的沟槽120可以暴露存储器膜90的侧壁表面。蚀刻可以是任何可接受 的蚀刻工艺，例如通过湿法或干法蚀刻、RIE、NBE等、或其组合。蚀刻 可以是各向异性的。在对沟槽120进行图案化之后，例如可以通过灰化去 除光致抗蚀剂。
在图28A和图28B中，根据一些实施例，电介质材料121沉积在沟槽 120中。电介质材料121可以包括例如氧化硅、氮化硅、氮氧化硅等或其 组合。电介质材料121的材料可以与电介质材料98的材料相同或不同。可 以使用合适的技术(例如CVD、PVD、ALD、PECVD等)沉积电介质材 料121。电介质材料121可以沿着沟槽120内的存储器膜90的侧壁和底表 面延伸。在沉积之后，可以执行平坦化工艺(例如，CMP、回蚀刻等)以 去除电介质材料121的多余部分。在所产生的结构中，多层堆叠58、存储 器膜90、OS层92、电阻存储器层107、导电线106、导电线108和电介质 材料121的顶表面可以是基本上齐平的。以这种方式，相邻的导电线106 和导电线108通过由电介质材料121和电介质材料98形成的隔离区域分隔 开。
转到图28C，根据一些实施例，示出了形成混合存储器阵列200的中 间步骤的平面图。图28C中所示的混合存储器阵列200与图28B中所示的 类似，不同之处在于混合存储器单元202以“错开”或“交错”的布置形 成。例如，在图28B中，混合存储器阵列200的同一行中的导电线106和 导电线108对齐，但在图28C中，导电线106和导电线108是偏移的。这 是示例布置，其他配置或布置也是可能的。
在图29A、图29B、图29C和图29D中，根据一些实施例，针对导电 线72制作接触件110。图29A-D中所示的混合存储器单元202的布置类似 于图28C中所示的“交错”布置。图29A示出了混合存储器阵列200的透 视图；图29B示出了混合存储器阵列200的自上而下视图；图29C示出了 沿着图29A的线29C-29C’的器件和下层衬底的截面图；并且图29D示出了沿着图1A的线B-B’的器件的截面图。在一些实施例中，导电线72的阶梯 形状可以在每个导电线72上提供表面，以供导电接触件110连接。形成接 触件110可以包括例如使用光刻和蚀刻的组合在IMD 70和电介质层52中 图案化开口以暴露导电层54的部分。在开口中形成诸如扩散阻挡层、粘合 层等内衬(未示出)和导电材料。内衬可以包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。可以执行 平坦化工艺，例如CMP工艺，以从IMD 70的表面去除多余的材料。剩余 的内衬和导电材料在开口中形成接触件110。
如图29A的透视图所示，还可以分别针对导电线106和导电线108制 作导电接触件112。导电接触件112可以电连接到导电线116A和116B。 导电接触件110可以电连接到导电线116C，导电线116C将存储器阵列连 接到半导体管芯中的下层/上层电路(例如，控制电路)和/或信号、电源 和接地线。例如，导电过孔118可以延伸穿过IMD 70，以将导电线116C电连接到互连结构220的下层电路和衬底50上的有源器件，如图29C所 示。其他导电过孔可以穿过IMD 70形成，以将导电线116A和116B电连 接到互连结构220的下层电路。在替代实施例中，除了互连结构220或替 代互连结构220，可以通过在混合存储器阵列200之上形成的互连结构来 提供来回于混合存储器阵列200的布线和/或电源线。以这种方式，根据一些实施例，可以形成包括混合存储器单元202的混合存储器阵列200，其 中每个混合存储器单元202是包括电阻型存储器(例如，电阻存储器层107) 和晶体管型存储器(204)的混合存储器单元。
图30A到图36D示出了根据一些实施例的制造混合存储器阵列300的 中间步骤的各种视图。混合存储器阵列300类似于图28A-C中所示的混合 存储器阵列200，不同之处在于在沉积存储器膜90和OS层92之前使导电 线72凹陷。例如，混合存储器阵列300包括具有晶体管型存储器(例如晶 体管204)和电阻型存储器(例如电阻存储器层107)两者的存储器单元 302(参见图36D)。在一些情况下，通过以这种方式形成混合存储器阵列 300，可以减少相邻存储器单元302之间的寄生耦合，并且可以增加混合存 储器阵列300的存储器单元密度。图30A和图31A示出了透视图，并且图 30B、图31B、图32、图33、图34、图35、图36B和图36C示出了截面 图。图36A和图36D示出了平面图。具体而言，图36B示出了穿过图36A 所示的参考截面C-C’的截面图。图36C示出了穿过图36A所示的参考截面 E-E’的截面图，并且图36D示出了穿过图36B所示的参考截面F-F’的平面 图。
图30A和图30B示出了根据一些实施例的多层堆叠358。图30A-B所 示的多层堆叠358类似于图17A-B所示的多层堆叠58。在一些实施例中， 多层堆叠358的最顶层可以是电介质层52，如图30A-B所示。图30A-B所 示的结构可以按与图17A-B所示的结构类似的方式形成。例如，多层堆叠 358可以由导电层54和电介质层52的交替层形成。然后，可以将多层堆叠 358图案化为具有阶梯结构，并且然后可以在多层堆叠358中图案化沟槽 86，从而形成导电线72。
在图31A和图31B中，根据一些实施例，使导电线72的侧壁凹陷以 形成横向凹部154。可以使用可接受的工艺(例如湿法和/或干法蚀刻)执 行凹陷。导电线72的凹陷可以允许随后在凹部154内形成存储器膜90和 OS层92，这可减少存储器单元302之间的寄生耦合。在一些实施例中， 通过使用KOH、NH4OH、H2O2等、或其组合的湿法蚀刻使导电线72的侧 壁凹陷。在一些实施例中，通过使用NH3、NF3、HF等、或其组合的干法 蚀刻使导电线72的侧壁凹陷。横向凹部154与电介质层52的侧壁之间的 距离D1可以在约10nm至约100nm的范围内。其他距离也是可能的。
在图32中，存储器膜90共形地沉积在沟槽86中、位于电介质层52 和导电线72的暴露表面之上。存储器膜90可以类似于先前针对图18A-B 描述的存储器膜90，并且可以以类似的方式形成。存储器膜90覆盖导电 线72在横向凹部154内的表面，并且可以部分或完全填充横向凹部154。 在一些实施例中，可以在导电线72的侧壁上形成厚度在约3nm至约20nm范围内的存储器膜90。
转到图33，根据一些实施例，去除存储器膜90的部分。例如，可以 使用可接受的蚀刻工艺去除存储器膜90沿着电介质层52的表面的部分。 例如，去除工艺可以包括使用KOH、NH4OH、H2O2等、或其组合的湿法 蚀刻和/或使用Cl2、CF4、CH3F、CH2F2等、或其组合的干法蚀刻。其他湿 法蚀刻或干法蚀刻是可能的，并且蚀刻可以包括各向同性蚀刻、各向异性 蚀刻或其组合。在一些实施例中，蚀刻工艺可以去除存储器膜90沿着电介 质层52的表面的部分，而保留存储器膜90在导电线72的侧壁上的部分。 存储器膜90在导电线72的侧壁上的剩余部分可以具有约3nm到约15nm 范围内的厚度，但其他厚度是可能的。在一些实施例中，去除工艺使存储 器膜90变薄，但将存储器膜90的部分留在电介质层52的表面上。去除存 储器膜90的部分是可选的，并且在其他实施例中不被执行。
在图34中，OS层92共形地沉积在沟槽86中，位于电介质层52和凹 部154内的存储器膜90的暴露表面之上。OS层92可以类似于先前针对图 19A-B描述的OS层92，并且可以按类似的方式形成。OS层92覆盖横向 凹部154内的存储器膜90的表面，并且可以部分或完全填充横向凹部154。
在图35中，根据一些实施例，去除OS层92的部分。OS层92沿电介 质层52的表面的部分可以例如使用可接受的蚀刻工艺来去除。蚀刻工艺可 包括任何可接受的蚀刻工艺，例如湿蚀刻、干蚀刻、RIE、NBE等，或其 组合。在某些情况下，蚀刻过程可能是各向异性的。在一些实施例中，蚀 刻工艺可沿电介质层52的表面去除OS层92的部分，同时保留存储器膜90侧壁上的OS层92的部分。OS层92的其余部分可具有从电介质层52的 侧壁凹陷、与电介质层52的侧壁大致齐平或从电介质层52的侧壁突出的 侧壁。在一些实施例中，去除过程使OS层92变薄，但将OS层92的部分 留在电介质层52的表面上。OS层92的部分的去除是可选的，并且在其他 实施例中不执行。OS层92的部分的去除是可选的，并且在其他实施例中 不执行。
图36A、36B、36C和36D示出了根据一些实施例的后续处理后的混 合存储器阵列300。图36A-D中所示的结构包括电介质材料98、电阻存储 器层107、导电线106、导电线108和电介质材料121。电介质材料98、电 阻存储器层107、导电线106、导电线108和电介质材料121类似于例如图 28A-B中所示的那些，并且可以以类似的方式形成。例如，电介质材料98可沉积在沟槽86中。然后可在电介质材料98中形成第一组沟槽，并在沟 槽中形成电阻存储器层107和导电线106。可在电介质材料98中形成第二 组沟槽，并在这些沟槽中形成导电线108。然后可以形成第三组沟槽，并 且在这些沟槽中形成电介质材料121以形成隔离区域。导电线106、导电 线108、导电线72、存储器膜90和OS层92形成类似于前面描述的晶体管204的晶体管。以这种方式，根据一些实施例，可以形成包括存储器单元 302的混合存储器阵列300，其中每个存储器单元302是混合存储器单元， 其包括电阻型存储器(例如，电阻存储器层107)和晶体管型存储器。
本文所述的存储器阵列(例如，混合存储器阵列200、混合存储器阵 列300和其他实施例)可以被视为“混合存储器阵列”，因为存储器阵列 中的每个存储器单元是包括电阻型存储器和晶体管型存储器两者的“混合 存储器单元”。如前所述，每个存储器单元中的电阻型存储器和晶体管型 存储器可以独立地读取或写入。本文描述的实施例可以允许单个存储器阵 列内的不同类型的存储器用于不同的应用。
作为示例应用，本文描述的混合存储器可以允许对神经网络(例如， 卷积神经网络、深度神经网络等)进行更快速且更可靠的训练。在一些情 况下，神经网络的训练过程(例如，“权重训练”)可以包括对存储器阵 列执行大量写入操作。因此，可以优选允许相对快速且鲁棒的写入操作的 存储器类型，例如晶体管型存储器，以便在训练期间使用。在训练过程完 成之后，最终权重可以存储在存储器阵列中以供在神经网络的操作期间使 用，这可以包括对存储器阵列执行大量读取操作。因此，可以优选允许相 对稳定的读取操作和可靠的数据保留的存储器类型，例如电阻型存储器， 以便在训练后和神经网络操作期间使用。因此，本文描述的实施例允许单 个混合存储器阵列，其包括用于权重训练的晶体管型存储器和用于权重存 储的电阻型存储器。以这种方式，可以利用晶体管型存储器和电阻型存储 器两者的优点，这可以提高神经网络等的训练速度和稳定性。这是一个示 例，并且其他应用也是可能的。
转到图37到图39C，根据一些实施例，描述了混合存储器单元202的 示例读取和写入操作。这些是示例操作，并且在其他情况下可以使用不同 的电压、极性、电流等。图37示出了根据一些实施例的混合存储器单元 202的示意图。混合存储器单元202可以类似于先前针对图1A-C描述的混 合存储器单元202。例如，图37中所示的混合存储器单元202包括由电阻 存储器层107指示的电阻型存储器和由晶体管204指示的晶体管型存储器。 混合存储器单元202电耦合到由导电线72指示的字线(WL)、由导电线 106指示的位线(BL)和由导电线108指示的源线(SL)。电阻存储器层 107和晶体管104两者都可以使用同一组导电线72、106和108进行编程或 读取。
图38A、图38B和图38C示出了根据一些实施例的混合存储器单元202 的晶体管型存储器(例如晶体管204)的写入操作和读取操作。图38A和 图38B示出了混合存储器单元202的晶体管型存储器的示例二进制写入操 作。例如，图38A可以示出将“1”位写入晶体管型存储器，并且图38B 可以示出将“0”位写入晶体管型存储器。为了写入晶体管型存储器，通 过向字线、位线和源线施加适当的电压，在晶体管204的存储器膜90上施 加写入电压。通过在存储器膜90上施加写入电压，可以改变与混合存储器 单元202相对应的存储器膜90的区域的极化方向。结果，对应的晶体管 204的对应阈值电压也可以从低阈值电压切换到高阈值电压，或者反之亦 然，因此可以在混合存储器单元202中存储二进制值。由于字线与位线和 源线相交，因此可以针对写入操作选择单个混合存储器单元202。
在图38A中，执行第一写入操作，其中将正电压(VWL)施加到字线， 将负电压(VBL)施加到位线，并且将负电压(VSL)施加到源线。这在 晶体管204的存储器膜90内产生第一极化方向，使得晶体管204的阈值电 压处于低阈值电压状态。例如，低阈值状态可以对应于“1”位。例如，VWL可以约为+2V，VBL可以约为-2V，并且VSL可以约为-2V。其他电 压也是可能的。在一些实施例中，在第一写入操作期间，流过电阻存储器 层107的电流可以小于约1μA，但其他电流也是可能的。
在图38B中，执行第二写入操作，其中将负电压(VWL)施加到字线， 将正电压(VBL)施加到位线，并且将正电压(VSL)施加到源线。这在 晶体管204的存储器膜90内产生第二极化方向，使得晶体管204的阈值电 压处于高阈值电压状态。例如，高阈值状态可以对应于“0”位。例如， VWL可以约为-2V，VBL可以约为+2V，并且VSL可以约为+2V。其他电 压也是可能的。在一些实施例中，在第二写入操作期间，流过电阻存储器 层107的电流可以小于约1μA，但其他电流也是可能的。
在图38C中，执行读取操作，其中将读取电压施加到字线。例如，读 取电压可以是介于低阈值电压(例如，图38A)和高阈值电压(例如，图 38B)之间的电压。根据存储器膜90的对应区域的极化方向，混合存储器 单元202的晶体管204可以导通或不导通。例如，当晶体管204处于低阈 值电压状态时，晶体管204在施加读取电压时导通电流，并且当晶体管204 处于高阈值电压状态时，晶体管204在施加读取电压时不导通电流。结果， 电流(Iread)可以流过或不流过晶体管204，并且可以确定存储在混合存储 器单元202的晶体管式存储器中的二进制值。由于字线与位线和源线相交， 因为可以针对读取操作选择单个混合存储器单元202。
在图38C所示的读取操作中，将正读取电压(VWL)施加到字线，将 正电压(VBL)施加到位线，并且将源线耦合到地(VSL)。可以测量流 过晶体管204的电流(Iread)，以确定晶体管204是否导通，从而确定晶体 管204是处于低阈值电压状态还是处于高阈值电压状态。作为示例，VWL 可以约为+1V，VBL可以约为+0.5V，VSL可以接地(约为0V)。其他 电压也是可能的。在一些实施例中，在读取操作期间，当晶体管204导通 时流过电阻存储器层107的电流可以在约5μA到约10μA的范围内，但其 他电流是可能的。
图39A、图39B和图39C示出了根据一些实施例的混合存储器单元202 的电阻型存储器(例如，电阻存储器层107)的写入操作和读取操作。图39A和图39B示出了混合存储器单元202的电阻型存储器的示例二进制写 入操作。例如，图39A可以示出将“1”位写入电阻型存储器，并且图39B 可以示出将“0”位写入电阻型存储器。为了写入电阻型存储器，通过向字线、位线和源线施加适当的电压，在晶体管204的电阻存储器层107上 施加写入电压。通过在电阻存储器层107上施加写入电压，可以改变与混 合存储器单元202相对应的电阻存储器层107的区域的电阻。因此，可以 将电阻存储器层107置于高电阻状态或低电阻状态，从而可以将二进制值 存储在混合存储器单元202中。可以在混合存储器单元202中使用各种类 型的电阻型存储器，并且电阻变化的机制可以取决于所使用的电阻型存储 器的类型。例如，电阻状态的变化可能是由于电阻存储器层107内的导电 路径的形成或破坏、电阻存储器层107内的材料的相变或其他机制所产生 的。由于字线与位线和源线相交，因此可以针对写入操作选择单个混合存 储器单元202。
在图39A中，执行第一写入操作，其中将正电压(VWL)施加到字线， 将正电压(VBL)施加到位线，并且将源线耦合到地(VSL)。施加到字 线(VWL)的电压高于晶体管204的阈值电压，使得晶体管204导通，从 而允许电流(Iwrite1)流过电阻存储器层107。这使得与存储器单元202相 对应的电阻存储器层107的区域处于低电阻状态。例如，低电阻状态可以 对应于“1”位。作为示例，VWL可以为约+2V，VBL可以为约1.5V至 约2V范围内的电压，并且VSL可以接地(约0V)。其他电压也是可能 的。在一些实施例中，在第一写入操作期间，流过电阻存储器层107的电 流(Iwrite1)可以大于约100μA，但其他电流是可能的。
在图39B中，执行第二写入操作，其中将正电压(VWL)施加到字线， 将正电压(VSL)施加到源线，并且将位线耦合到地(VBL)。施加到字 线(VWL)的电压高于晶体管204的阈值电压，使得晶体管204导通，从 而允许电流(Iwrite0)流过电阻存储器层107。这使得与存储器单元202相 对应的电阻存储器层107的区域处于高电阻状态。例如，高电阻状态可以 对应于“0”位。作为示例，VWL可以为约+2V，VSL可以为约1.5V至 约2V范围内的电压，并且VBL可以接地(约0V)。其他电压也是可能 的。在一些实施例中，在第二写入操作期间，流过电阻存储器层107的电 流(Iwrite0)可以大于约100μA，但其他电流是可能的。
在图39C中，执行读取操作，其中通过向字线、位线和源线施加适当 的电压，在晶体管204的电阻存储器层107上施加读取电压。通过在电阻 存储器层107上施加读取电压，电流(Iread)流过电阻存储器层107，这取 决于电阻存储器层107的电阻。例如，当电阻存储器层107处于低电阻状 态时，当施加读取电压时，电流(Iread)相对较高，并且当电阻存储器层 107处于高电阻状态时，当施加读取电压时，电流(Iread)相对较低。结果， 可以确定存储在混合存储器单元202的电阻式存储器中的二进制值。由于 字线与位线和源线相交，因为可以为读取操作选择单个混合存储器单元 202。
在图39C所示的读取操作中，将正读取电压(VWL)施加到字线，将 正电压(VBL)施加到位线，并且将源线耦合到地(VSL)。施加到字线 (VWL)的电压高于晶体管204的阈值电压，使得晶体管204导通，从而 允许电流(Iread)流过电阻存储器层107。可以测量流过晶体管204的电流 (Iread)，以确定电阻存储器层107是处于低电阻状态还是高电阻状态。例 如，VWL可以约为+2V，VBL可以约为+0.2V，VSL可以接地(约为0 V)。其他电压是可能的。在一些实施例中，在读取操作期间，流过电阻 存储器层107的电流可以在约1μA到约5μA的范围内，但其他电流是可 能的。
本文所述的实施例允许混合存储器阵列，其中混合存储器阵列的每个 单元是混合存储器单元，混合存储器单元包括晶体管型存储器(例如 FeFET等)和电阻型存储器(例如ReRAM等)。每个混合存储器单元的 晶体管型存储器和电阻型存储器可以独立编程。此外，使用相同的导电线 (例如，位线、源线和字线)接入混合存储器阵列中的两种类型的存储器， 而不形成附加的导电线组。在一些情况下，具有两种类型存储器的混合存 储器阵列可能允许更有效且鲁棒的读取和写入操作。例如，神经网络可以 使用用于权重训练的晶体管型存储器，以及用于权重存储的电阻型存储器。 通过将两种类型的存储器并入同一存储器阵列中，可以实现对性能、成本 和效率的改善。本文所述的实施例还允许在一些情况下制造混合存储器阵 列，而不需要显著的附加处理步骤或成本，并且不会显著增加存储器阵列 的总体大小。例如，在一些情况下，电阻型存储器的添加使用单个附加掩 模。在一些情况下，电阻存储器层也可以在现有存储器阵列几何形状内形 成。以这种方式，本文所述的实施例允许混合存储器阵列的经济高效的工 艺集成。
根据一个实施例，一种存储器阵列包括混合存储器单元，其中，每个 混合存储器单元包括晶体管型存储器和电阻型存储器。晶体管型存储器包 括：存储器膜，在栅极电极上延伸；沟道层，在所述存储器膜上延伸；第 一源极/漏极电极，在所述沟道层上延伸；和第二源极/漏极电极，沿着所 述沟道层延伸，并且电阻型存储器包括电阻存储器层，其中，所述电阻存 储器层在所述第二源极/漏极电极和所述沟道层之间延伸。在一个实施例中， 所述存储器膜是与所述电阻存储器层不同的材料。在一个实施例中，所述 电阻存储器层包括相变存储器材料。在一个实施例中，所述电阻存储器层 包括金属氧化物。在一个实施例中，所述存储器膜包括铁电材料。在一个 实施例中，所述栅极电极是所述存储器阵列的字线，所述第一源极/漏极电 极是所述存储器阵列的源线，并且所述第二源极/漏极电极是所述存储器阵 列的位线。在一个实施例中，所述多个混合存储器单元中的第一混合存储 器单元位于所述多个混合存储器单元中的第二混合存储器单元之上，其中， 所述第一混合存储器单元的电阻存储器层和所述第二混合存储器单元的电 阻存储器层是相同的连续层。在一个实施例中，所述多个混合存储器单元 中的第三混合存储器单元的电阻型存储器与所述多个混合存储器单元中的 第四混合存储器单元的电阻型存储器横向偏移。在一个实施例中，所述电 阻存储器层的厚度在3nm到20nm之间。在一个实施例中，所述电阻存储 器层包围所述第二源极/漏极电极。
根据一个实施例，一种器件包括：半导体衬底；字线，在半导体衬底 之上延伸；铁电层，沿着所述字线延伸，其中，所述铁电层与所述字线接 触；氧化物半导体(OS)层，沿着所述铁电层延伸，其中，所述铁电层位 于所述氧化物半导体(OS)层和所述字线之间；源线，沿着所述铁电层延 伸，其中，所述铁电层位于所述源线和所述字线之间；位线，沿着所述铁电层延伸，其中，所述铁电层位于所述位线和所述字线之间；以及电阻存 储器层，其中，每个电阻存储器层位于相应位线和字线之间。在一个实施 例中，所述电阻存储器层包括过渡金属氧化物。在一个实施例中，每个电 阻存储器层横向包围相应位线。在一个实施例中，所述电阻存储器层与所 述氧化物半导体(OS)层物理接触。在一个实施例中，所述器件包括沿着 所述铁电层延伸的电介质材料，所述电介质材料位于源线和与该源线相邻 位线之间，其中，所述多个电阻存储器层物理接触所述电介质材料。
根据一个实施例，一种方法包括：图案化延伸穿过第一导电线的第一 沟槽；沿着所述第一沟槽的侧壁和底表面沉积存储器膜；在所述存储器膜 之上沉积氧化物半导体(OS)层，其中，所述OS层沿着所述第一沟槽的 侧壁和底表面延伸；在所述OS层上沉积第一电介质材料，其中，所述第 一电介质材料填充所述第一沟槽的剩余部分；在所述第一电介质材料中图 案化第二沟槽；在所述第二沟槽的侧壁上沉积电阻存储器材料；以及在所 述第二沟槽内的电阻存储器材料上沉积第一导电材料，其中，所述第一导 电材料填充所述第二沟槽。在一个实施例中，所述方法还包括：在图案化 所述第一沟槽之后，在所述第一导电线中形成横向凹部，其中，所述存储 器膜沉积在所述横向凹部内。在一个实施例中，所述方法还包括执行蚀刻 工艺以去除部分存储器膜。在一个实施例中，所述方法还包括：在所述第 一电介质材料中图案化第三沟槽；以及在所述第三沟槽内沉积第二导电材 料，其中，所述第二导电材料填充所述第三沟槽。在一个实施例中，其中， 沉积所述电阻存储器材料包括使用原子层沉积(ALD)沉积金属氧化物。
上文概述了若干实施例的特征，以使本领域技术人员可以更好地理解 本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开 作为基础，用于设计或者修改其他工艺和结构，以实现与本文引入的实施 例相同的目的和/或达到与本文引入的实施例相同的优点。本领域技术人员 还应当认识到，这些等同构造并不脱离本公开的精神和范围，并且他们可 以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和 变更。
示例1是一种存储器阵列，包括：多个混合存储器单元，其中，所述 多个混合存储器单元中的每个混合存储器单元包括：晶体管型存储器，包 括：存储器膜，在栅极电极上延伸；沟道层，在所述存储器膜上延伸；第 一源极/漏极电极，在所述沟道层上延伸；和第二源极/漏极电极，沿着所 述沟道层延伸；以及电阻型存储器，包括：电阻存储器层，其中，所述电 阻存储器层在所述第二源极/漏极电极和所述沟道层之间延伸。
示例2是示例1所述的存储器阵列，其中，所述存储器膜是与所述电 阻存储器层不同的材料。
示例3是示例1所述的存储器阵列，其中，所述电阻存储器层包括相 变存储器材料。
示例4是示例1所述的存储器阵列，其中，所述电阻存储器层包括金 属氧化物。
示例5是示例1所述的存储器阵列，其中，所述存储器膜包括铁电材 料。
示例6是示例1所述的存储器阵列，其中，所述栅极电极是所述存储 器阵列的字线，所述第一源极/漏极电极是所述存储器阵列的源线，并且所 述第二源极/漏极电极是所述存储器阵列的位线。
示例7是示例1所述的存储器阵列，其中，所述多个混合存储器单元 中的第一混合存储器单元位于所述多个混合存储器单元中的第二混合存储 器单元之上，其中，所述第一混合存储器单元的电阻存储器层和所述第二 混合存储器单元的电阻存储器层是相同的连续层。
示例8是示例1所述的存储器阵列，其中，所述多个混合存储器单元 中的第三混合存储器单元的电阻型存储器与所述多个混合存储器单元中的 第四混合存储器单元的电阻型存储器横向偏移。
示例9是示例1所述的存储器阵列，其中，所述电阻存储器层的厚度 在3nm到20nm之间。
示例10是示例1所述的存储器阵列，其中，所述电阻存储器层包围所 述第二源极/漏极电极。
示例11是一种器件，包括：半导体衬底；字线，在半导体衬底之上延 伸；铁电层，沿着所述字线延伸，其中，所述铁电层与所述字线接触；氧 化物半导体(OS)层，沿着所述铁电层延伸，其中，所述铁电层位于所述 氧化物半导体(OS)层和所述字线之间；多个源线，沿着所述铁电层延伸， 其中，所述铁电层位于所述多个源线和所述字线之间；多个位线，沿着所述铁电层延伸，其中，所述铁电层位于所述多个位线和所述字线之间；以 及多个电阻存储器层，其中，所述多个电阻存储器层中的每个电阻存储器 层位于所述多个位线中的相应位线和所述字线之间。
示例12是示例11所述的器件，其中，所述多个电阻存储器层包括过 渡金属氧化物。
示例13是示例11所述的器件，其中，所述多个电阻存储器层中的每 个电阻存储器层横向包围所述多个位线中的所述相应位线。
示例14是示例11所述的器件，其中，所述多个电阻存储器层与所述 氧化物半导体(OS)层物理地接触。
示例15是示例11所述的器件，还包括沿着所述铁电层延伸的电介质 材料，所述电介质材料位于所述多个源线中的源线和所述多个位线中与该 源线相邻位线之间，其中，所述多个电阻存储器层物理地接触所述电介质 材料。
示例16提供了一种方法，包括：图案化延伸穿过第一导电线的第一沟 槽；沿着所述第一沟槽的侧壁和底表面沉积存储器膜；在所述存储器膜之 上沉积氧化物半导体(OS)层，其中，所述OS层沿着所述第一沟槽的侧 壁和底表面延伸；在所述OS层上沉积第一电介质材料，其中，所述第一 电介质材料填充所述第一沟槽的剩余部分；在所述第一电介质材料中图案 化第二沟槽；在所述第二沟槽的侧壁上沉积电阻存储器材料；以及在所述 第二沟槽内的电阻存储器材料上沉积第一导电材料，其中，所述第一导电 材料填充所述第二沟槽。
示例17是示例16所述的方法，还包括：在图案化所述第一沟槽之后， 在所述第一导电线中形成横向凹部，其中，所述存储器膜沉积在所述横向 凹部内。
示例18是示例17所述的方法，还包括执行蚀刻工艺以去除部分存储 器膜。
示例19是示例16所述的方法，还包括：在所述第一电介质材料中图 案化第三沟槽；以及在所述第三沟槽内沉积第二导电材料，其中，所述第 二导电材料填充所述第三沟槽。
示例20是示例16所述的方法，其中，沉积所述电阻存储器材料包括 使用原子层沉积(ALD)沉积金属氧化物。

Claims (10)

1.一种存储器阵列，包括：
多个混合存储器单元，其中，所述多个混合存储器单元中的每个混合存储器单元包括：
晶体管型存储器，包括：
存储器膜，在栅极电极上延伸；
沟道层，在所述存储器膜上延伸；
第一源极/漏极电极，在所述沟道层上延伸；和
第二源极/漏极电极，沿着所述沟道层延伸；以及
电阻型存储器，包括：
电阻存储器层，其中，所述电阻存储器层在所述第二源极/漏极电极和所述沟道层之间延伸。
2.根据权利要求1所述的存储器阵列，其中，所述存储器膜是与所述电阻存储器层不同的材料。
3.根据权利要求1所述的存储器阵列，其中，所述电阻存储器层包括相变存储器材料。
4.根据权利要求1所述的存储器阵列，其中，所述电阻存储器层包括金属氧化物。
5.根据权利要求1所述的存储器阵列，其中，所述存储器膜包括铁电材料。
6.根据权利要求1所述的存储器阵列，其中，所述栅极电极是所述存储器阵列的字线，所述第一源极/漏极电极是所述存储器阵列的源线，并且所述第二源极/漏极电极是所述存储器阵列的位线。
7.根据权利要求1所述的存储器阵列，其中，所述多个混合存储器单元中的第一混合存储器单元位于所述多个混合存储器单元中的第二混合存储器单元之上，其中，所述第一混合存储器单元的电阻存储器层和所述第二混合存储器单元的电阻存储器层是相同的连续层。
8.根据权利要求1所述的存储器阵列，其中，所述多个混合存储器单元中的第三混合存储器单元的电阻型存储器与所述多个混合存储器单元中的第四混合存储器单元的电阻型存储器横向偏移。
9.一种器件，包括：
半导体衬底；
字线，在半导体衬底之上延伸；
铁电层，沿着所述字线延伸，其中，所述铁电层与所述字线接触；
氧化物半导体(OS)层，沿着所述铁电层延伸，其中，所述铁电层位于所述氧化物半导体(OS)层和所述字线之间；
多个源线，沿着所述铁电层延伸，其中，所述铁电层位于所述多个源线和所述字线之间；
多个位线，沿着所述铁电层延伸，其中，所述铁电层位于所述多个位线和所述字线之间；以及
多个电阻存储器层，其中，所述多个电阻存储器层中的每个电阻存储器层位于所述多个位线中的相应位线和所述字线之间。
10.一种方法，包括：
图案化延伸穿过第一导电线的第一沟槽；
沿着所述第一沟槽的侧壁和底表面沉积存储器膜；
在所述存储器膜之上沉积氧化物半导体(OS)层，其中，所述OS层沿着所述第一沟槽的侧壁和底表面延伸；
在所述OS层上沉积第一电介质材料，其中，所述第一电介质材料填充所述第一沟槽的剩余部分；
在所述第一电介质材料中图案化第二沟槽；
在所述第二沟槽的侧壁上沉积电阻存储器材料；以及
在所述第二沟槽内的电阻存储器材料上沉积第一导电材料，其中，所述第一导电材料填充所述第二沟槽。
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