KR102548657B1 - 메모리 어레이 게이트 구조물 - Google Patents

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KR102548657B1
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Abstract

메모리 셀은 반도체 기판 위에 박막 트랜지스터를 포함한다. 박막 트랜지스터는, 워드 라인과 접촉하는 강유전체(ferroelectric; FE) 물질 ― FE 물질은 하프늄 함유 화합물이고, 하프늄 함유 화합물은 희토류 금속을 포함함 ―; 및 소스 라인 및 비트 라인과 접촉하는 산화물 반도체(oxide semiconductor; OS) 층을 포함하고, FE 물질은 OS 층과 워드 라인 사이에 배치된다.

Description

메모리 어레이 게이트 구조물{MEMORY ARRAY GATE STRUCTURES}
우선권 주장 및 교차 참조
본 출원은 2020년 5월 29일에 출원된 미국 특허 가출원 제63/031,730호의 이익을 주장하며, 이 가출원은 참조로서 본 명세서에 병합된다.
반도체 메모리는 예를 들어, 라디오, 텔레비전, 휴대 전화 및 개인용 컴퓨팅 디바이스를 포함한 전자 응용 분야의 집적 회로에 사용된다. 반도체 메모리에는 두 가지 주요 범주가 있다. 하나는 휘발성 메모리이고, 다른 하나는 비휘발성 메모리이다. 휘발성 메모리는 랜덤 액세스 메모리(random access memory; RAM)를 포함하고, 이는 두 개의 하위 범주, 즉, 정적 랜덤 액세스 메모리(static random access memory; SRAM) 및 동적 랜덤 액세스 메모리(dynamic random access memory; DRAM)로 더 나뉠 수 있다. SRAM과 DRAM 모두는 전원이 공급되지 않을 때 자신이 저장한 정보를 잃을 것이기 때문에 휘발성이다.
반면, 비휘발성 메모리는 자신 상에 저장된 데이터를 유지할 수 있다. 비휘발성 반도체 메모리의 한 유형은 강유전체 랜덤 액세스 메모리(ferroelectric random access memory; FeRAM 또는 FRAM)이다. FeRAM의 장점은 고속 기록/판독 속도와 작은 크기이다.
본 개시의 양상은 첨부한 도면들과 함께 읽을 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준적 관행에 따라, 다양한 피처는 실제 크기대로 도시되지 않는 것을 주목된다. 실제로, 다양한 피처(feature)의 치수는 논의의 명료화를 위해 임의로 증가되거나 감소될 수 있다.
도 1a, 1b 및 1c는 일부 실시예에 따른 메모리 어레이의 사시도, 회로도 및 평면도를 도시한다.
도 2, 3a, 3b, 4, 5, 6, 7, 8a, 8b, 9a, 9b, 9c, 9e, 9f, 9g, 10a, 10b, 11, 12, 13, 14a, 14b, 14c, 15a, 15b, 15c, 16a, 16b, 16c, 17a, 17b, 17c, 18a, 18b, 18c, 19, 20, 21, 22, 23, 24, 25, 26a, 26b, 27, 28a, 28b, 28c 및 28d는 일부 실시예에 따라 메모리 어레이를 제조하는 다양한 도면을 도시한다.
도 29, 30 및 31은 일부 실시예에 따른 메모리 어레이의 다양한 도면을 도시한다.
도 32는 다양한 원소들의 이온 반경과 선호되는 상(phases)의 표를 도시한다.
도 33은 실시예의 하프늄 함유 화합물에 대한 상 다이어그램을 도시한다.
하기의 개시는 본 발명의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 컴포넌트들 및 배열들의 특정 예시는 본 개시를 단순화시키기 위해 이하에서 설명된다. 물론, 이것들은 단지 예이고, 제한하는 것으로 의도되지 않는다. 예를 들어, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처의 형성은, 제1 피처와 제2 피처가 직접 접촉해서 형성되는 실시예를 포함할 수 있고, 추가적인 피처가 제1 피처와 제2 피처 사이에 형성될 수 있어서 제1 피처와 제2 피처가 직접 접촉될 수 없는 실시예를 또한, 포함할 수 있다. 또한, 본 개시는 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간략함과 명료함을 위한 것이고, 논의되는 다양한 실시예들 및/또는 구성들 간의 관계를 본질적으로 지시하지는 않는다.
또한, "밑에", "아래에", "하부에", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 도시되는 바와 같이 하나의 요소 또는 피처와 또 다른 요소(들) 또는 피처(들) 간의 관계를 설명하도록 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 묘사된 방위에 추가적으로 사용 또는 동작 중인 디바이스의 상이한 방위들을 포괄하도록 의도된다. 장치는 다르게(90도 회전되거나 또는 다른 방위로) 배향될 수 있고, 본 명세서에서 사용된 공간적으로 상대적인 기술어들(descriptors)은 마찬가지로 상응하게 해석될 수 있다.
다양한 실시예는 수직으로 적층된 복수의 메모리 셀을 갖는 3D 메모리 어레이를 제공한다. 각 메모리 셀은 게이트 전극 역할을 하는 워드 라인 영역, 제1 소스/드레인 전극 역할을 하는 비트 라인 영역 및 제2 소스/드레인 전극 역할을 하는 소스 라인 영역을 갖는 박막 트랜지스터(thin film transistor; TFT)를 포함한다. 각각의 TFT는 (예를 들어, 게이트 유전체 층으로서) 강유전체(ferroelectric; FE) 물질 및 산화물 반도체(oxide semiconductor; OS) 채널 영역을 더 포함한다.
도 1a, 1b 및 1c는 일부 실시예에 따른 메모리 어레이의 예를 도시한다. 일부 실시예에 따라, 도 1a는 3차원 뷰에서 메모리 어레이(200)의 일부의 예를 도시하고; 도 1b는 메모리 어레이(200)의 회로도를 도시하며; 도 1c는 메모리 어레이(200)의 평면도를 도시한다. 메모리 어레이(200)는 행과 열의 격자로 배열될 수 있는 복수의 메모리 셀(202)을 포함한다. 메모리 셀(202)은 3차원 메모리 어레이를 제공하기 위해 수직으로 더 적층될 수 있으며, 이에 의해 디바이스 밀도를 증가시킨다. 메모리 어레이(200)는 반도체 다이의 BEOL(back end of line)에 배치될 수 있다. 예를 들어, 메모리 어레이는 반도체 기판 상에 형성된 하나 이상의 능동 디바이스(예를 들어, 트랜지스터) 위와 같이, 반도체 다이의 상호 접속 층에 배치될 수 있다.
일부 실시예에서, 메모리 어레이(200)는 NOR 플래시 메모리 어레이 등과 같은 플래시 메모리 어레이이다. 각각의 메모리 셀(202)은 게이트 유전체로서 강유전체(FE) 물질(90)을 갖는 박막 트랜지스터(TFT)(204)를 포함할 수 있다. 일부 실시예에서, 각각의 TFT(204)의 게이트는 각각의 워드 라인(예를 들어, 전도성 라인(72))에 전기적으로 결합되고, 각각의 TFT(204)의 제1 소스/드레인 영역은 각각의 비트 라인(예를 들어, 전도성 라인(106))에 전기적으로 결합되며, 각각의 TFT 204의 제2 소스/드레인 영역은 각각의 소스 라인(예를 들어, 전도성 라인(108))에 전기적으로 결합되며, 각각의 소스 라인(예를 들어, 전도성 라인(108))은 제2 소스/드레인 영역을 접지에 전기적으로 결합한다. 메모리 어레이(200)의 동일한 수평 행에 있는 메모리 셀(202)은 공통 워드 라인()을 공유하는 반면, 메모리 어레이(200)의 동일한 열에 있는 메모리 셀은 공통 소스 라인 및 공통 비트 라인을 공유할 수 있다.
메모리 어레이(200)는 인접한 전도성 라인들(72) 사이에 배치된 유전체 층(52)을 갖는 복수의 수직으로 적층된 전도성 라인(72)(예를 들어, 워드 라인)을 포함한다. 전도성 라인(72)은 하부 기판의 주면(major surface)에 평행한 방향으로 연장된다(도 1a 및 1b에 명시적으로 도시되지 않음). 워드 라인(72)은 하부 전도성 라인(72)이 상부 전도성 라인(72) 보다 길고 상부 전도성 라인(72)의 종점(endpoints)을 지나 측방향으로 연장되도록 계단 구성(staircase configuration)을 가질 수 있다. 예를 들어, 도 1a에서, 전도성 라인(72)의 다수의 적층된 층은, 최상단 전도성 라인(72)이 가장 짧고 최하단 전도성 라인(72)이 가장 길게 도시되어 있다. 전도성 라인(72)의 각각의 길이는 하부 기판을 향한 방향으로 증가할 수 있다. 이러한 방식으로, 각각의 전도성 라인(72)의 일부는 메모리 어레이(200) 위로부터 액세스 가능할 수 있고, 각각의 전도성 라인(72)의 노출된 부분으로의 전도성 콘택이 형성될 수 있다.
메모리 어레이(200)는 복수의 전도성 라인(106)(예를 들어, 비트 라인) 및 전도성 라인(108)(예를 들어, 소스 라인)을 더 포함한다. 전도성 라인(106 및 108)은 각각 전도성 라인(72)에 수직인 방향으로 연장될 수 있다. 유전체 층(98)은 전도성 라인(106)과 전도성 라인(108) 중 인접한 것들 사이에 배치되고 이들을 분리한다. 교차하는 전도성 라인(72)과 함께 전도성 라인(106 및 108)의 쌍은 각각의 메모리 셀(202)의 경계를 규정하고, 유전체 물질(102)은 전도성 라인(106 및 108)의 인접한 쌍들 사이에 배치되고 이들을 분리한다. 일부 실시예에서, 전도성 라인(108)은 접지에 전기적으로 결합된다. 도 1a는 전도성 라인(108)에 대한 전도성 라인(106)의 특정 배치를 도시하고 있지만, 전도성 라인(106 및 108)의 배치는 다른 실시예에서 뒤집힐(flipped) 수 있음을 이해해야 한다.
메모리 어레이(200)는 또한 산화물 반도체(oxide semiconductor; OS) 층(92)을 포함할 수 있다. OS 층(92)은 메모리 셀(202)의 TFT(204)를 위한 채널 영역을 제공할 수 있다. 예를 들어, (대응하는 TFT(204)의 각각의 문턱 전압(Vth)보다 높은) 적절한 전압이 대응하는 전도성 라인(72)을 통해 인가될 때, 전도성 라인(72)과 교차하는 OS 층(92)의 영역은 전도성 라인(106)으로부터 전도성 라인(108)까지(예컨대, 화살표(206)에 의해 표시된 방향으로) 전류가 흐르게 할 수 있다.
FE 물질(90)은 전도성 라인(72)과 OS 층(92) 사이에 배치되고, FE 물질(90)은 TFT(204)를 위한 게이트 유전체를 제공할 수 있다. 따라서, 메모리 어레이(200)는 또한 강유전체 랜덤 액세스 메모리(ferroelectric random access memory; FERAM) 어레이로 지칭될 수 있다. 일부 실시예에서, FE 물질(90)은 희토류 금속을 포함하는 하프늄 기반 화합물일 수 있다. 희토류 금속은 하프늄보다 더 큰 이온 반경을 가질 수 있다. 예를 들어, 희토류 금속은 란타늄, 이트륨, 가돌리늄, 세륨, 스트론튬 등일 수 있다. 희토류 금속의 포함은 FE 물질(90)이 상대적으로 낮은 온도의 어닐링 프로세스(예를 들어, 약 400℃ 이하에서)를 사용해 사방정계 결정 구조물(orthorhombic crystalline structure)을 달성하도록 허용할 수 있다. 예를 들어, FE 물질(90)의 희토류 도펀트는 FE 층(90)의 안정된 사방정계 상(orthorhombic phase)의 조성 범위를 확대할 수 있다. 따라서, 실시예의 희토류 금속을 포함하는 FE 층(90)은 메모리 어레이(200)에 대해 개선된 낮은 열 예산, BEOL(back end of line) 통합을 제공한다. 또한, FE 물질(90)에 희토류 금속을 포함시킴으로써 FE 물질(90)의 고유 피로 성능(intrinsic fatigue performance) 및 내구성이 향상될 수 있다. 예를 들어, 실험 데이터에서 FE 물질(90)의 내구성은 실시예의 희토류 금속이 없는 FE 물질에 비해 적어도 10배 향상될 수 있으며, FE 물질(90)은 FE 물질(90)의 상당한 저하 없이 적어도 108의 분극화 사이클(polarization cycles)을 허용할 수 있다. 따라서, 다양한 실시예는 결과적인 디바이스의 신뢰성 및 제조 용이성을 향상시킨다.
FE 물질(90)은 2개의 상이한 방향 중 하나로 분극화될 수 있고, 분극화 방향은 FE 물질(90)에 걸쳐 적절한 전압 차를 인가하고 적절한 전기장을 생성함으로써 변경될 수 있다. 분극화는 상대적으로 국부화될 수 있고(예를 들어, 일반적으로 메모리 셀(202)의 각각의 경계 내에 포함됨), FE 물질(90)의 연속 영역이 복수의 메모리 셀(202)을 가로 질러 연장될 수 있다. FE 물질(90)의 특정 영역의 분극화 방향에 따라, 대응하는 TFT(204)의 문턱 전압이 변하고 디지털 값(예를 들어, 0 또는 1)이 저장될 수 있다. 예를 들어, FE 물질(90)의 영역이 제1 전기 분극화 방향을 가질 때, 대응하는 TFT(204)는 상대적으로 낮은 문턱 전압을 가질 수 있고, FE 물질(90)의 영역이 제2 전기 분극화 방향을 가질 때, 대응하는 TFT(204)는 상대적으로 높은 문턱 전압을 가질 수 있다. 두 문턱 전압들 사이의 차이는 문턱 전압 시프트라고 할 수 있다. 더 큰 문턱 전압 시프트는 대응하는 메모리 셀(202)에 저장된 디지털 값을 판독하는 것을 더 쉽게(예를 들어, 오류 발생 가능성이 더 적음) 만든다.
메모리 셀(202)에 대한 기록 동작을 수행하기 위해, 기록 전압이 메모리 셀(202)에 대응하는 FE 물질(90)의 부분에 걸쳐 인가된다. 기록 전압은 예를 들어, 대응하는 전도성 라인(72)(예를 들어, 워드 라인) 및 대응하는 전도성 라인(106/108)(예를 들어, 비트 라인/소스 라인)에 적절한 전압을 인가함으로써 인가될 수 있다. FE 물질(90)의 부분에 걸쳐 기록 전압을 인가함으로써, FE 물질(90)의 영역의 분극화 방향이 변경될 수 있다. 결과적으로, 대응하는 TFT(204)의 대응하는 문턱 전압은 또한 낮은 문턱 전압에서 높은 문턱 전압으로(또는 그 반대로) 스위칭될 수 있고, 디지털 값이 메모리 셀(202)에 저장될 수 있다. 전도성 라인(72)이 전도성 라인(106 및 108)과 교차하기 때문에, 개별 메모리 셀(202)이 기록 동작을 위해 선택될 수 있다.
메모리 셀(202)에 대한 판독 동작을 수행하기 위해, 판독 전압(낮은 문턱 전압과 높은 문턱 전압 사이의 전압)이 대응하는 전도성 라인(72)(예를 들어, 워드 라인)에 인가된다. FE 물질(90)의 대응하는 영역의 분극화 방향에 따라, 메모리 셀(202)의 TFT(204)는 켜지거나(turned on) 켜지지 않을 수 있다. 그 결과, 전도성 라인(106)은 전도성 라인(108)(예를 들어, 접지에 결합되는 소스 라인)을 통해 방전되거나 방전되지 않을 수 있고, 메모리 셀(202)에 저장된 디지털 값이 결정될 수 있다. 전도성 라인(72)이 전도성 라인(106 및 108)과 교차하기 때문에, 개별 메모리 셀(202)이 판독 동작을 위해 선택될 수 있다.
도 1a는 이후 도면에서 사용되는 메모리 어레이(200)의 참조 단면을 추가로 예시한다. 단면 B-B'는 전도성 라인(72)의 종축을 따라, 예를 들어, TFT(204)의 전류 흐름 방향에 평행한 방향으로 있다. 단면 C-C'는 단면 B-B'에 수직이고 전도성 라인(72)의 종축에 평행하다. 단면 C-C'는 전도성 라인(106)을 관통해 연장된다. 단면 D-D'는 단면 C-C'에 평행하고 유전체 물질(102)을 관통해 연장된다. 후속 도면은 명확성을 위해 이들 참조 단면들을 참조한다.
도 2 내지 28b는 일부 실시예에 따른 메모리 어레이(200)의 제조에서 중간 단계의 도면이다. 도 2 내지 도 8b에서, 일부 실시예에 따라, 다층 스택(58)이 형성되고 트렌치가 다층 스택(58)에 형성되어, 전도성 라인(72)을 규정한다. 전도성 라인(72)은 메모리 어레이(200) 내의 워드 라인에 대응할 수 있고, 전도성 라인(72)은 메모리 어레이(200)의 결과적인 TFT를 위한 게이트 전극을 더 제공할 수 있다. 도 3a 및 8a는 3차원 도면으로 도시된다. 도 2, 3b, 4, 5, 6, 7, 및 8b는 도 1a에 예시된 참조 단면 C-C'를 따라 예시된다.
도 2에서, 기판(50)이 제공된다. 기판(50)은, (예컨대, p형 또는 n형 도펀트로) 도핑될 수 있거나 도핑되지 않을 수 있는, 예컨대, 벌크 반도체, 반도체-온-인슐레이터(semiconductor-on-insulator; SOI) 기판 등과 같은 반도체 기판일 수 있다. 기판(50)은 예를 들어, 실리콘 웨이퍼와 같은, 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체 층 상에 형성된 반도체 물질 층이다. 절연체 층은 예를 들어, 매립 산화물(buried oxide; BOX)층, 실리콘 산화물층 등일 수 있다. 절연체 층은 기판, 즉, 일반적으로 실리콘 또는 유리 기판 상에 제공된다. 다층 또는 구배(gradient) 기판과 같은 다른 기판이 또한 사용될 수 있다. 일부 실시예에서, 기판(50)의 반도체 물질은 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; 실리콘-게르마늄, 갈륨 비화물 인화물, 알루미늄 인듐 비화물, 알루미늄 갈륨 비화물, 갈륨 인듐 비화물, 갈륨 인듐 인화물 및/또는 갈륨 인듐 비화물 인화물을 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수 있다.
도 2는 기판(50) 위에 형성될 수 있는 회로를 더 예시한다. 회로는 기판(50)의 상단 표면에 능동 디바이스(예를 들어, 트랜지스터)를 포함한다. 트랜지스터는 기판(50)의 상단 표면 위의 게이트 유전체 층(202) 및 게이트 유전체 층(202) 위의 게이트 전극(204)을 포함할 수 있다. 소스/드레인 영역(206)은 게이트 유전체 층(202) 및 게이트 전극(204)의 대향 측부 상에서 기판(50)에 배치된다. 게이트 스페이서(208)는 게이트 유전체 층(202)의 측벽을 따라 형성되고 소스/드레인 영역(206)을 적절한 측방향 거리만큼 게이트 전극(204)으로부터 분리한다. 일부 실시예에서, 트랜지스터는 평면 전계 효과 트랜지스터(planar field effect transistor; FET), 핀 전계 효과 트랜지스터(fin field effect transistor; finFET), 나노 전계 효과 트랜지스터(nano-field effect transistor; nanoFET) 등일 수 있다.
제1 ILD(210)는 소스/드레인 영역(206), 게이트 유전체 층(202) 및 게이트 전극(204)을 둘러싸고 이들을 분리하고, 제2 ILD(212)는 제1 ILD(210) 위에 있다. 소스/드레인 콘택(214)은 제2 ILD(212) 및 제1 ILD(210)를 관통해 연장되고 소스/드레인 영역(206)에 전기적으로 결합되고, 게이트 콘택(216)은 제2 ILD(212)를 관통해 연장되고 게이트 전극(204)에 전기적으로 결합된다. 하나 이상의 적층된 유전체 층(224) 및 하나 이상의 유전체 층(224)에 형성된 전도성 피처(222)를 포함하는 상호 접속 구조물(220)은 제2 ILD(212), 소스/드레인 콘택(214) 및 게이트 콘택(216) 위에 있다. 도 2가 2개의 적층된 유전체 층(224)을 도시하지만, 상호 접속 구조물(200)은 그 안에 배치된 전도성 피처(222)를 갖는 임의의 수의 유전체 층(224)을 포함할 수 있다는 것을 이해해야 한다. 상호접속 구조물(220)은 기능 회로를 형성하기 위해 게이트 콘택(216) 및 소스/드레인 콘택(214)에 전기적으로 접속될 수 있다. 일부 실시예에서, 상호 접속 구조물(220)에 의해 형성된 기능 회로는 논리 회로, 메모리 회로, 감지 증폭기, 컨트롤러, 입력/출력 회로, 이미지 센서 회로 등 또는 이들의 조합을 포함할 수 있다. 도 2는 기판(50) 위에 형성된 트랜지스터를 설명하지만, 다른 능동 디바이스(예를 들어, 다이오드 등) 및/또는 수동 디바이스(예를 들어, 커패시터, 저항기 등)도 기능 회로의 일부로 형성될 수 있다.
도 3a 및 3b에서, 다층 스택(58)은 도 2의 구조물 위에 형성된다. 기판(50), 트랜지스터, ILD, 및 상호 접속 구조물(120)은 단순성과 명확성을 위해 후속 도면에서 생략될 수 있다. 다층 스택(58)이 상호 접속 구조물(220)의 유전체 층(224)과 접촉하는 것으로 도시되어 있지만, 임의의 수의 중간층이 기판(50)과 다층 스택(58) 사이에 배치될 수 있다. 예를 들어, 절연 층(예를 들어, 로우-k 유전체 층)에 전도성 피처를 포함하는 하나 이상의 추가 상호 접속 층이 기판(50)과 다층 스택(58) 사이에 배치될 수 있다. 일부 실시예에서, 전도성 피처는 기판(50) 및/또는 메모리 어레이(200) 상의 능동 디바이스에 대한 전력, 접지 및/또는 신호 라인을 제공하도록 패터닝될 수 있다(도 1a 및 1b 참조).
다층 스택(58)은 전도성 라인(72A-D)(통칭하여 전도성 층(54)이라고 함)과 유전체 층(52A-C)(통칭하여 유전체 층(52)이라고 함)의 교번 층을 포함한다. 전도성 층(54)은 전도성 라인(72)(예를 들어, 워드 라인)을 규정하기 위해 후속 단계에서 패터닝될 수 있다. 전도성 층(54)은, 구리, 티타늄, 티타늄 질화물, 탄탈, 탄탈 질화물, 텅스텐, 루테늄, 알루미늄, 이들의 조합 등과 같은 전도성 물질을 포함할 수 있고, 유전체 층(52)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 이들의 조합 등과 같은 절연 물질을 포함할 수 있다. 전도 층(54) 및 유전체 층(52)은 각각 예를 들어, 화학적 증기 성막(chemical vapor deposition; CVD), 원자 층 성막(atomic layer deposition; ALD), 물리적 증기 성막(atomic layer deposition; PVD), 플라즈마 강화 CVD(plasma enhanced CVD; PECVD) 등을 사용하여 형성될 수 있다. 도 3a 및 3b가 특정 개수의 전도성 층(54) 및 유전체 층(52)을 도시하지만, 다른 실시예는 상이한 수의 전도성 층(54) 및 유전체 층(52)을 포함할 수 있다.
도 4에서, 하드 마스크(80) 및 포토레지스트(82)는 다층 스택(58) 위에 성막된다. 하드 마스크 층(80)은 예를 들어, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있으며, 이는 CVD, PVD, ALD, PECVD 등에 의해 성막될 수 있다. 포토레지스트(82)는 예를 들어, 스핀-온 기술을 사용하여 형성될 수 있다.
도 5에서, 포토레지스트(82)는 트렌치(86)를 형성하도록 패터닝된다. 포토레지스트는 허용되는 포토리소그래피 기술을 사용하여 패터닝될 수 있다. 예를 들어, 포토레지스트(82)는 패터닝을 위해 광에 노출된다. 노광 프로세스 후, 포토레지스트(82)가 현상되어 네거티브 또는 포지티브 레지스트 사용 여부에 따라 포토레지스트의 노출된 부분 또는 노출되지 않은 부분을 제거하여, 트렌치(86)의 패터닝을 규정할 수 있다.
도 6에서, 포토레지스트(82)의 패턴은 습식 에칭 또는 건식 에칭, 반응성 이온 에칭(reactive ion etch; RIE), 중성 빔 에칭(neutral beam etch; NBE) 등, 또는 이들의 조합에 의한 것과 같은 허용 가능한 에칭 프로세스를 사용하여 하드 마스크(84)로 전사된다. 에칭은 이방성일 수 있다. 따라서, 트렌치(86)는 하드 마스크(84)를 관통해 연장되게 형성된다. 포토레지스트(82)는 예를 들어, 애싱 프로세스에 의해 제거될 수 있다.
도 7에서, 하드 마스크(84)의 패턴은 습식 에칭 또는 건식 에칭, 반응성 이온 에칭(RIE), 중성 빔 에칭(NBE) 등, 또는 이들의 조합에 의한 것과 같은 하나 이상의 허용 가능한 에칭 프로세스를 사용하여 다층 스택(58)으로 전사된다. 에칭 프로세스는 이방성일 수 있다. 따라서, 다층 스택(58)을 관통해 연장된 트랜치(86) 및 전도성 라인(72)(예를 들어, 워드 라인)이 전도성 층(54)으로부터 형성된다. 전도성 층(54)을 관통해 트렌치(86)를 에칭함으로써, 인접한 전도성 라인(72)이 서로 분리될 수 있다. 이어서, 도 8a 및 8b에서, 그런 다음, 하드 마스크(84)는 습식 에칭 프로세스, 건식 에칭 프로세스, 평탄화 프로세스, 이들의 조합 등과 같은 허용 가능한 프로세스에 의해 제거될 수 있다.
도 9a 내지 14c는 트렌치(86)에서 TFT(204)(도 1b 참조)에 대한 채널 영역을 형성하고 패터닝하는 것을 도시한다. 도 9a, 10a 및 14a는 3차원 도면으로 도시된다. 도 9b, 9c, 9D, 10b, 11, 12, 13 및 14b에서 단면도는 도 1a의 라인 C-C'을 따라 제공된다. 도 14c는 TFT 구조물의 대응 하향식 뷰를 보여준다.
도 9a 및 9b에서, FE 물질(90)은 트렌치(86)에 컨포멀하게 성막된다. FE 물질(90)은 FE 물질(90)을 가로 질러 적절한 전압 차이를 인가함으로써 2개의 상이한 분극화 방향들 사이에서 스위칭할 수 있는 물질을 가질 수 있다. 예를 들어, FE 물질(90)의 분극화는 전압 차이를 인가함으로써 발생하는 전기장으로 인해 변할 수 있다.
예를 들어, FE 물질(90)은 하프늄(Hf) 기반 유전체 물질 등과 같은 하이-k 유전체 물질일 수 있다. 일부 실시예에서, FE 물질(90)은, 하프늄 지르코늄 산화물(HfZnO), 하프늄 알루미늄 산화물(HfAlO), 하프늄 란탄 산화물(HfLaO), 하프늄 세륨 산화물(HfCeO), 하프늄 산화물(HfO), 하프늄 가돌리늄 산화물(HfGdO), 하프늄 실리콘 산화물(HfSiO), 하프늄 지르코늄 란탄 산화물(HfZrLaO), 하프늄 지르코늄 가돌리늄 산화물(HfZrGdO), 하프늄 지르코늄 이트륨 산화물(HfZrYO), 하프늄 지르코늄 세륨 산화물(HfZrCeO), 하프늄 지르코늄 스트론튬 산화물(HfZrSrO) 등과 같은 하프늄 함유 화합물이다. 예를 들어, 하프늄 함유 화합물은 하프늄보다 더 큰 이온 반경을 갖는 희토류 금속과 같은 희토류 금속을 추가로 포함할 수 있다. 일부 실시예에서, 희토류 금속은 세륨(Ce), 이트륨(Y), 가돌리늄(Gd), 란탄(La), 스트론튬(Sr) 등일 수 있다. 도 32는 다양한 원소의 이온 반경과 각 원소의 대응하는 선호되는 상(예를 들어, 정방(t) 또는 정방/입방(t/c))을 보여주는 표(300)를 제공한다. 예시된 바와 같이, 하프늄보다 더 높은 이온 반경을 갖는 희토류 금속은 정방 및 입방(t/c)인 선호되는 상을 가질 수 있다. FE 물질(90)의 하프늄-함유 화합물에 선호되는 t/c 상을 갖는 이들 희토류 금속을 포함함으로써, 상대적으로 낮은 어닐링 온도(예를 들어, 약 400℃ 이하의 온도에서)에서 FE 물질(90)에서 사방정계 격자 구조물이 달성될 수 있다. 예를 들어, 도 33은 하프늄 이산화물(HfO2), 지르코늄 이산화물(ZrO2) 및 희토류 금속 산화물(MO)의 상 다이어그램(302)을 도시한다. 도 33에서, 사방정계 상의 조성 범위(304)는 상대적으로 크고 실시예의 희토류 금속이 없는 하프늄 기반 화합물의 사방정계 조성 범위보다 클 수 있다. 희토류 금속을 포함함으로써, FE 물질(90)에 사방정계 격자 구조물이 비교적 쉽게(예를 들어, 낮은 온도에서) 달성될 수 있고, FE 물질(90)은 BEOL 프로세스의 상대적으로 낮은 열 예산 내에서(예를 들면, 기판(50) 상에 형성된 능동 디바이스와 같은 FEOL(front end of line) 피처를 손상시키지 않는 온도에서) 형성될 수 있다.
FE 물질(90)은 일부 실시예에서 ALD 프로세스를 사용하여 형성된다. 도 9c, 9d, 9e 및 9f는 일부 실시예에 따른 ALD 프로세스 동안의 FE 물질(90)의 상세도를 도시한다. ALD 프로세스는 각각의 단층(monolayer)이 1 분자 두께인 복수의 단층(90A-C)을 형성하는 것을 포함할 수 있다. 단층(90A)은 하프늄보다 이온 반경이 큰 희토류 금속 산화물과 같은 희토류 금속 산화물의 단층일 수 있다. 일부 실시예에서, 단층(90A)은 CeO, YO, GdO, LaO, SrO 등이다. 단층(90B)은 단층 지르코늄 이산화물(ZrO2) 등일 수 있고, 단층(90C)은 하프늄 이산화물(HfO2) 등의 단층일 수 있다. 단층(90A, 90B, 90C) 각각의 물질은 하나 이상의 적절한 전구체를 ALD 성막 챔버로 유동시킴으로써 트렌치(86)에 형성될 수 있다. 예를 들어, 란탄 산화물을 형성하기 위해, La(fAMD)3 등은 전구체로서 ALD 챔버 내로 흘려질 수 있고; 이트륨 산화물을 형성하기 위해, Y(CpBut)3 등은 전구체로서 ALD 챔버 내로 흘려질 수 있고; 가돌리늄 산화물을 형성하기 위해, Gd(DPDMG)3 등은 전구체로서 ALD 챔버 내로 흘려질 수 있고; 세륨 산화물을 형성하기 위해, Ce(iPrCp)2(N-iPr-amd) 등은 전구체로서 ALD 챔버 내로 흘려질 수 있으며; 이트륨 산화물을 형성하기 위해, Y(CpBut)3 등은 전구체로서 ALD 챔버 내로 흘려질 수 있다. 다른 실시예에서 다른 전구체가 사용될 수 있다.
단층(90A, 90B, 90C)은 임의의 적절한 순서로 성막될 수 있다. 예를 들어, 도 9c는 단층(90A, 90B, 90C)이 단층(90C), 단층(90C) 바로 위에 성막된 단층(90B), 및 단층(90B)에 바로 위에 성막된 단층(90A)의 반복 패턴으로 성막되는 실시예를 예시한다. 또 다른 예로서, 도 9d는 단층(90A, 90B, 90C)이 단층(90C), 단층(90C) 바로 위에 성막된 단층(90A), 및 단층(90A) 바로 위에 성막된 단층(90B)의 반복 패턴으로 성막되는 실시예를 예시한다. 또 다른 예로서, 도 9e는 단층(90A, 90B, 90C)이 단층(90A), 단층(90A) 바로 위에 성막된 단층(90C), 및 단층(90C) 바로 위에 성막된 단층(90B)의 반복 패턴으로 성막되는 실시예를 예시한다. 또 다른 예로서, 도 9d는 복수의 단층(90C)이 형성되고, 복수의 단층(90B)이 복수의 단층(90C) 바로 위에 형성되며, 복수의 단층(90A)이 복수의 단층(90B) 바로 위에 형성되는 실시예를 도시한다. 도 9c 내지 9f는 단지 예시의 목적으로 단층(90A, 90B 및 90C)의 특정 양 및 패턴을 도시한다. 다른 패턴 및/또는 다른 양의 단층(90A, 90B, 90C)이 다른 실시예에서 형성될 수 있다.
일부 실시예에서, 각각의 단층(90A, 90B 및 90C)의 각각의 양은 FE 물질(90)이 자신의 사방정계 상의 조성 범위(예를 들어, 일부 실시예에서 도 33의 범위(304)) 내에 있도록 선택될 수 있다. 예를 들어, FE 층(90)에서 지르코늄의 몰 백분율은 약 40% 내지 약 70%의 범위 내일 수 있고, FE 층(90) 내의 희토류 금속의 몰 백분율은 약 1% 내지 약 10%의 범위 내일 수 있다. FE 층(90) 내의 원소의 몰 백분율은 각각의 단층(90A, 90B 또는 90C)의 적절한 양을 형성함으로써 제어될 수 있다. 상기 조성으로 FE 물질(90)을 형성함으로써, FE 물질(90)은 어닐링 후에 사방정계 격자 구조물을 가질 수 있다. 다양한 원소(예를 들어, 지르코늄 및/또는 희토류 금속)의 양이 상기 범위를 벗어나는 경우, FE 물질(90)은 어닐링 후에 사방정계 격자 구조물을 갖지 않을 수 있다는 것이 관찰되었다.
다양한 단층(예를 들면, 단층(90A, 90B, 90C))이 성막된 후 어닐링 프로세스가 수행될 수 있다. 어닐링 프로세스의 결과, FE 물질(90)은 사방정계 격자를 갖는 결정 구조물을 가질 수 있다. 도 9g는 어닐링 프로세스에서 발생하는 강유전체 상 하프늄 지르코늄 희토류 금속 산화물을 도시한다. 어닐링 온도는 약 400℃ 이하에서 수행될 수 있다. FE 물질(90)에 희토류 금속(예를 들어, 하프늄보다 더 큰 이온 반경을 가짐)을 포함함으로써, 상대적으로 낮은 온도의 어닐링으로부터 FE 물질(90)에서 사방정계 격자 구조물이 여전히 달성될 수 있다. 따라서, 메모리 어레이(200)의 BEOL 통합이 향상될 수 있다. 또한, FE 물질(90)에 희토류 금속을 포함함으로써 FE 물질(90)의 내구성이 10배 이상 향상될 수 있음이 관찰되었다. 예를 들어, 108의 분극화 사이클이 FE 물질(90)의 현저한 저하없이 수행될 수 있다.
도 10a 및 10b에서, OS 층(92)은 FE 물질(90) 위의 트렌치(86)에 컨포멀하게 성막된다. OS 층(92)은 아연 산화물(ZnO), 인듐 텅스텐 산화물(InWO), 인듐 갈륨 아연 산화물(InGaZnO), 인듐 아연 산화물(InZnO), 인듐 주석 산화물(ITO), 이들의 조합 등과 같은 TFT(예를 들어, TFT(204), 도 1a 참조)를 위한 채널 영역을 제공하기에 적합한 물질을 포함한다. OS 층(92)은 CVD, PVD, ALD, PECVD 등에 의해 성막될 수 있다. OS 층(92)은 FE 층(90) 위의 트렌치(86)의 측벽 및 하단 표면을 따라 연장될 수 있다. OS 층(92)이 성막된 후, 산소 관련 환경에서 (예를 들어, 약 300℃ 내지 약 450℃의 온도 범위에서) 어닐링 단계가 수행되어 OS 층(92)의 전하 캐리어를 활성화할 수 있다.
도 11에서, 유전체 층(98A)은 OS 층(92) 위의 트렌치(86)에 성막된다. 유전체 층(98A)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있으며, 이는 CVD, PVD, ALD, PECVD 등에 의해 성막될 수 있다. 유전체 층(98A)은 OS 층(92) 위에 트렌치(86)의 측벽 및 하단 표면을 따라 연장될 수 있다.
도 12에서, 트렌치(86) 내의 유전체 층(98A)의 하단 부분은 예를 들어, 포토리소그래피 및 에칭의 조합을 사용하여 제거된다. 에칭은 예를 들어, 습식 에칭 또는 건식 에칭, 반응성 이온 에칭(RIE), 중성 빔 에칭(NBE) 등 또는 이들의 조합과 같은, 임의의 허용 가능한 에칭 프로세스일 수 있다. 에칭은 이방성일 수 있다.
이어서, 도 12에 의해 또한 도시된 바와 같이, 유전체 층(98A)은 트렌치(86)에서 OS 층(92)의 하단 부분을 관통해 에칭하기 위한 에칭 마스크로서 사용될 수 있다. 에칭은 예를 들어, 습식 에칭 또는 건식 에칭, 반응성 이온 에칭(RIE), 중성 빔 에칭(NBE) 등 또는 이들의 조합과 같은, 임의의 허용 가능한 에칭 프로세스일 수 있다. 에칭은 이방성일 수 있다. OS 층(92)을 에칭하는 것은 트렌치(86)의 하단 표면 상의 FE 물질(90)의 일부를 노출시킬 수 있다. 따라서, 트렌치(86)의 대향 측벽들 상의 OS 층(92)의 부분은 서로 분리될 수 있으며, 이는 메모리 어레이(200)의 메모리 셀들(202) 사이의 분리를 향상시킨다(도 1a 참조).
도 13에서, 추가 유전체 물질(98B)은 트렌치(86)의 잔여 부분을 채우기 위해 성막될 수 있다. 유전 물질(98B)은 동일한 물질 조성을 가질 수 있고 유전체 층(98A)과 동일한 프로세스를 사용하여 형성될 수 있다. 유전체 물질(98B) 및 유전체 층(98A)은 이후 본 명세서에서 통칭해서 유전체 물질(98)로서 지칭될 수 있다.
도 14a 내지 14c에서, 그런 다음, 제거 프로세스가 유전체 물질(98), OS 층(92) 및 FE 물질(90)에 적용되어 다층 스택(58) 위의 과잉 물질을 제거한다. 일부 실시예에서, 예를 들어, 화학 기계적 연마(chemical mechanical polish; CMP), 에칭백 프로세스, 이들의 조합 등과 같은, 평탄화 프로세스가 활용될 수 있다. 평탄화 프로세스는 평탄화 프로세스가 완료된 후 다층 스택(58)의 상단 표면이 수평이 되도록 다층 스택(58)을 노출시킨다. 도 14c는 도 14a에 예시된 구조물의 대응하는 하향식 뷰를 도시한다.
도 15a 내지 18c는 메모리 어레이(200)에서 전도성 라인(106 및 108)(예를 들어, 소스 라인 및 비트 라인)을 제조하는 중간 단계를 도시한다. 전도성 라인(106 및 108)은 메모리 어레이(200)의 개별 셀이 판독 동작 및 기록 동작을 위해 선택될 수 있도록 전도성 라인(72)에 수직인 방향을 따라 연장될 수 있다. 도 15a 내지 18c에서, "A"로 끝나는 도면은 3D 뷰를 예시한다. 도 15a 내지 18c에서, "B"로 끝나는 도면은 하향식 뷰를 예시하고, "C"로 끝나는 도면은 도 1a의 라인 C-C'를 따른 대응하는 단면도를 예시한다.
도 15a, 15b 및 15c에서, 트렌치(100)는 OS 층(92) 및 유전체 물질(98)을 관통해 패터닝된다. 도 15c는 도 15b의 라인 C-C'의 단면도를 예시한다. 트렌치(100)의 패터닝은 예를 들어, 포토리소그래피와 에칭의 조합을 통해 수행될 수 있다. 트렌치(100)는 FE 물질(90)의 대향하는 측벽들 사이에 배치될 수 있고, 트렌치(100)는 메모리 어레이(200)에서 메모리 셀의 인접한 스택들을 물리적으로 분리할 수 있다(도 1a 참조).
도 16a, 16b 및 16c에서, 유전체 물질(102)이 트렌치(100)에 성막되고 이를 채운다. 도 16c는 도 16b의 라인 C-C'의 단면도를 예시한다. 유전체 층(102)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있으며, 이는 CVD, PVD, ALD, PECVD 등에 의해 성막될 수 있다. 유전체 층(102)은 OS 층(92) 위에 트렌치(86)의 측벽 및 하단 표면을 따라 연장될 수 있다. 성막 후, 유전체 물질(102)의 초과 부분을 제거하기 위해 평탄화 프로세스(예를 들어, CMP, 에칭백 등)가 수행될 수 있다. 결과적인 구조물에서, 다층 스택(58), FE 물질(90), OS 층(92) 및 유전체 물질(102)의 상단 표면은 (예를 들어, 프로세스 변동 내에서) 실질적으로 수평일 수 있다. 일부 실시예에서, 유전체 물질(98 및 102)의 물질은 서로에 대해 선택적으로 에칭될 수 있도록 선택될 수 있다. 예를 들어, 일부 실시예에서, 유전체 물질(98)은 산화물이고 유전체 물질(102)은 질화물이다. 일부 실시예에서, 유전체 물질(98)은 질화물이고 유전체 물질(102)는 산화물이다. 다른 물질도 가능하다.
도 17a, 17b 및 17c에서, 트렌치(104)는 전도성 라인(106 및 108)에 대해 패터닝된다. 도 17c는 도 17b의 라인 C-C'의 하향식 뷰를 예시한다. 트렌치(104)는 예를 들어, 포토리소그래피 및 에칭의 조합을 사용하여 유전체 물질(98)을 패터닝함으로써 패터닝된다.
예를 들어, 포토레지스트(118)는 다층 스택(58), 유전체 물질(98), 유전체 물질(102), OS 층(92) 및 FE 물질(90) 위에 성막될 수 있다. 포토레지스트(118)는 예를 들어, 스핀-온 기술을 사용하여 형성될 수 있다. 포토레지스트(82)는 개구(120)를 규정하도록 패터닝된다. 각각의 개구(120)는 유전체 물질(102)의 대응하는 영역과 중첩할 수 있고, 각각의 개구(120)는 유전체 물질(98)의 2개의 개별 영역을 추가로 부분적으로 노출시킬 수 있다. 예를 들어, 각각의 개구(120)는 유전체 물질(102)의 영역을 노출시키고, 유전체 물질(98)의 제1 영역을 부분적으로 노출시키며, 유전체 물질(102)의 영역에 의해 유전체 물질(98)의 제1 영역으로부터 분리되는 유전체 물질(98)의 제2 영역을 부분적으로 노출시킨다. 이러한 방식으로, 각각의 개구(120)는 유전체 물질(102)에 의해 분리되는 전도성 라인(106) 및 인접한 전도성 라인(108)의 패터닝을 규정할 수 있다. 포토레지스트는 허용되는 포토리소그래피 기술을 사용하여 패터닝될 수 있다. 예를 들어, 포토레지스트(82)는 패터닝을 위해 광에 노출된다. 노광 프로세스 후, 포토레지스트(82)가 현상되어 네거티브 레지스트 또는 포지티브 레지스트의 사용 여부에 따라 포토레지스트의 노출된 부분 또는 노출되지 않은 부분을 제거하여, 개구(120)의 패터닝을 규정할 수 있다.
이어서, 개구(120)에 의해 노출된 유전체 물질(98)의 일부는 예를 들어, 에칭에 의해 제거될 수 있다. 에칭은 예를 들어, 습식 에칭 또는 건식 에칭, 반응성 이온 에칭(RIE), 중성 빔 에칭(NBE) 등 또는 이들의 조합에 의한 것과 같은, 임의의 허용 가능한 에칭 프로세스일 수 있다. 에칭은 이방성일 수 있다. 에칭 프로세스는 유전체 물질(102)을 상당히 에칭하지 않고 유전체 물질(98)을 에칭하는 에천트를 사용할 수 있다. 결과적으로, 개구(120)가 유전체 물질(102)을 노출하더라도, 유전체 물질(102)은 크게 제거되지 않을 수 있다. 트렌치(104)의 패턴은 전도성 라인(106 및 108)에 대응할 수 있다(도 18a, 18b 및 18c 참조). 예를 들어, 유전체 물질(98)의 일부는 트렌치(104)의 각 쌍 사이에 남아 있을 수 있고, 유전체 물질(102)은 트렌치(104)의 인접한 쌍 사이에 배치될 수 있다. 트렌치(104)가 패터닝된 후, 포토레지스트(118)는 예를 들어, 애싱에 의해 제거될 수 있다.
도 18a, 18b 및 18c에서 트렌치(104)는 전도성 라인(106 및 108)을 형성하기 위해 전도성 물질로 채워진다. 도 18c는 도 18b의 라인 C-C'의 하향식 뷰를 예시한다. 전도성 라인(106 및 108)은 각각 구리, 티타늄, 티타늄 질화물, 탄탈, 탄탈 질화물, 텅스텐, 루테늄, 알루미늄, 이들의 조합 등과 같은 전도성 물질을 포함할 수 있으며, 이들은 예를 들어, CVD, ALD, PVD, PECVD 등을 사용하여 각각 형성될 수 있다. 전도성 라인(106) 및 전도성 물질이 성막된 후, 전도성 물질의 초과 부분을 제거하기 위해 평탄화(예를 들어, CMP, 에칭백 등)가 수행되어 전도성 라인(106 및 108)을 형성할 수 있다. 결과적인 구조물에서, 다층 스택(58), FE 물질(90), OS 층(92), 전도성 라인(106) 및 전도성 라인(108)의 상단 표면은 (예를 들어, 프로세스 변동 내에서) 실질적으로 수평일 수 있다. 전도성 라인(106)은 메모리 어레이의 비트 라인에 대응할 수 있고, 전도성 라인(108)은 메모리 어레이(200)의 소스 라인에 대응할 수 있다. 또한, 전도성 라인(106 및 108)은 메모리 어레이(200)의 TFT를 위한 소스/드레인 전극을 제공할 수 있다. 도 18c는 전도성 라인(106)만을 보여주는 단면도를 도시하지만, 전도성 라인(108)의 단면도는 유사할 수 있다.
도 19 내지 28b는 일부 실시예에 따른 메모리 어레이(200)의 계단 구조물의 제조에서의 중간 단계의 도면이다. 도 19, 20, 21, 22, 23, 24, 25, 26b, 27, 및 28b는 도 1에 예시된 참조 단면 B-B'를 따라 예시된다. 도 26a 및 28a는 3차원 도면으로 도시된다.
도 19에서 포토레지스트(56)는 다층 스택(58) 위에 형성된다. 전술한 바와 같이, 다층 스택(58)은 전도성 라인(72)(72A, 72B, 72C 및 72D로 라벨 표시됨) 및 유전체 층(52)(52A, 52B 및 52C로 라벨 표시됨)의 교번 층을 포함할 수 있다. 포토레지스트는 스핀-온 기술을 사용함으로써 형성될 수 있고, 허용 가능한 포토리소그래피 기술을 사용하여 패터닝될 수 있다.
도 20에서, 포토레지스트(56)는 다층 스택(58)의 나머지 부분(예를 들어, FE 물질(90), OS 층(92), 전도성 라인(106), 및 전도성 라인(108)을 포함하는 부분)을 마스킹하면서 영역(60)에서 다층 스택(58)을 노출시키도록 패터닝된다. 예를 들어, 다층 스택(58)의 최상단층(예를 들어, 전도성 라인(72D))이 영역(60)에서 노출될 수 있다. 포토레지스트는, 포토레지스트(56)가 제거될 때까지 FE 물질(90), OS 층(92), 전도성 라인(106) 및 전도성 라인(108)을 포함하는 다층 스택(58)의 부분을 마스킹하고 이를 보호할 수 있다(도 26a 및 26b 참조).
도 21에서, 영역(60)에서 다층 스택(58)의 노출된 부분은 마스크로서 포토레지스트(56)를 사용하여 에칭된다. 에칭은 예를 들어, 습식 에칭 또는 건식 에칭, 반응성 이온 에칭(RIE), 중성 빔 에칭(NBE) 등 또는 이들의 조합에 의한 것과 같은, 임의의 허용 가능한 에칭 프로세스일 수 있다. 에칭은 이방성일 수 있다. 에칭은 영역(60)에서 전도성 라인(72D) 및 유전체 층(52C)의 일부를 제거하고 개구(61)를 규정할 수 있다. 전도성 라인(72D) 및 유전체 층(52C)은 상이한 물질 조성을 갖기 때문에, 이들 층의 노출된 부분을 제거하기 위해 사용되는 에천트는 다를 수 있다. 일부 실시예에서, 유전체 층(52C)은 전도성 라인(72D)을 에칭하는 동안 에칭 정지 층으로서 작용하고, 전도성 라인(72C)은 유전체 층(52C)을 에칭하는 동안 에칭 정지 층으로서 작용한다. 그 결과, 다층 스택(58)의 잔여층을 제거하지 않고 전도성 층(54E) 및 전도성 라인(72D)의 일부가 선택적으로 제거될 수 있고, 개구(61)는 원하는 깊이로 연장될 수 있다. 대안적으로, 개구(61)가 원하는 깊이에 도달한 후에 개구(61)의 에칭을 중지하기 위해 타이밍된 에칭 프로세스(timed etch processes)가 사용될 수 있다. 결과적인 구조물에서, 전도성 라인(72C)은 영역(60)에서 노출된다.
도 22에서, 포토레지스트(56)는 다층 스택(58)의 추가 부분을 노출하도록 트리밍된다. 포토레지스트는 허용 가능한 포토리소그래피 기술을 사용하여 트리밍될 수 있다. 트리밍의 결과로서, 포토레지스트(56)의 폭이 감소하고 영역(60, 62) 내의 다층 스택(58)의 부분이 노출될 수 있다. 예를 들어, 전도성 라인(72C)의 상단 표면이 영역(60)에서 노출될 수 있고, 전도성 라인(72D)의 상단 표면이 영역(62)에서 노출될 수 있다.
도 23에서, 영역(60 및 62)의 전도성 라인(72D), 유전체 층(52C), 전도성 라인(72C) 및 유전체 층(52B)의 일부는 마스크로서 포토레지스트(56)를 사용하는 허용 가능한 에칭 프로세스에 의해 제거된다. 에칭은 예를 들어, 습식 에칭 또는 건식 에칭, 반응성 이온 에칭(RIE), 중성 빔 에칭(NBE) 등 또는 이들의 조합과 같은, 임의의 허용 가능한 에칭 프로세스일 수 있다. 에칭은 이방성일 수 있다. 에칭은 개구(61)를 다층 스택(58) 내로 더 연장할 수 있다. 전도성 라인(72D/72D) 및 유전체 층(52C/52B)은 상이한 물질 조성을 갖기 때문에, 이들 층의 노출된 부분을 제거하기 위해 사용되는 에천트는 다를 수 있다. 일부 실시예에서, 유전체 층(52C)은 전도성 라인(72D)을 에칭하는 동안 에칭 정지 층으로서 작용하고; 전도성 라인(72C)은 유전체 층(52C)을 에칭하는 동안 에칭 정지 층으로서 작용하고; 유전체 층(52B)은 전도성 라인(72C)을 에칭하는 동안 에칭 정지 층으로서 작용하며; 전도성 라인(72B)은 유전체 층(52B)을 에칭하는 동안 에칭 정지 층으로서 작용한다. 그 결과, 전도성 라인(72D/72C) 및 유전체 층(52C/52B)의 일부는 다층 스택(58)의 잔여 층을 제거하지 않고 선택적으로 제거될 수 있고, 개구(61)는 원하는 깊이로 연장될 수 있다. 또한, 에칭 프로세스 동안, 전도성 라인(72) 및 유전체 층(52)의 에칭되지 않은 부분은 하부 층에 대한 마스크로 작용하고, 그 결과 전도성 라인(72D) 및 유전체 층(52C)(도 22 참조)의 이전 패턴은 하부 전도성 라인(72C) 및 유전체 층(52B)에 전사될 수 있다. 결과적인 구조물에서, 전도성 라인(72B)은 영역(60)에서 노출되고, 전도성 라인(72C)은 영역(62)에서 노출된다.
도 24에서, 포토레지스트(56)는 다층 스택(58)의 추가 부분을 노출하도록 트리밍된다. 포토레지스트는 허용되는 포토리소그래피 기술을 사용하여 트리밍될 수 있다. 트리밍의 결과로서, 포토레지스트(56)의 폭이 감소되고 영역(60 62, 및 64)의 다층 스택(58)의 부분이 노출될 수 있다. 예를 들어, 전도성 라인(72B)의 상단 표면은 영역(60)에서 노출될 수 있고; 전도성 라인(72C)의 상단 표면은 영역(62)에서 노출될 수 있으며; 그리고 전도성 라인(72D)의 상단 표면은 영역(64)에서 노출될 수 있다.
도 25에서, 영역(60, 62, 64)의 전도성 라인(72D, 72C, 72B)의 일부는 마스크로서 포토레지스트(56)를 사용하는 허용 가능한 에칭 프로세스에 의해 제거된다. 에칭은 예를 들어, 습식 에칭 또는 건식 에칭, 반응성 이온 에칭(RIE), 중성 빔 에칭(NBE) 등 또는 이들의 조합과 같은, 임의의 허용 가능한 에칭 프로세스일 수 있다. 에칭은 이방성일 수 있다. 에칭은 개구(61)를 다층 스택(58) 내로 더 연장할 수 있다. 일부 실시예에서, 유전체 층(52C)은 전도성 라인(72D)을 에칭하는 동안 에칭 정지 층으로서 작용하고; 유전체 층(52B)은 전도성 라인(72C)을 에칭하는 동안 에칭 정지 층으로서 작용하며; 유전체 층(52A)은 전도성 라인(72B)을 에칭하는 에칭 정지 층으로서 작용한다. 그 결과, 전도성 라인(72D, 72C, 72B)의 일부는 다층 스택(58)의 잔여 층을 제거하지 않고 선택적으로 제거될 수 있고, 개구(61)는 원하는 깊이로 연장될 수 있다. 또한, 에칭 프로세스 동안, 각각의 유전체 층(52)은 하부 층에 대한 마스크로서 작용하고, 그 결과 유전체 층(52C/52B)(도 24 참조)의 이전 패턴이 하부 전도성 라인(72C/72B)으로 전사될 수 있다. 결과적인 구조물에서, 유전체 층(52A)은 영역(60)에서 노출되고; 유전체 층(52B)은 영역(62)에서 노출되며; 유전체 층(52C)은 영역(64)에서 노출된다.
도 26a 및 26b에서, 포토레지스트(56)는 예를 들어, 허용 가능한 애싱 또는 습식 스트립 프로세스에 의해 제거될 수 있다. 따라서, 계단 구조물(68)이 형성된다. 계단 구조물은 전도성 라인(72) 및 유전체 층(52) 중 교번하는 것들의 스택을 포함한다. 하부 전도성 라인(72)은 더 넓고 상부 전도성 라인(72)을 지나 측방향으로 연장되고, 전도성 층(72) 각각의 폭은 기판(50)을 향하는 방향으로 증가한다. 예를 들어, 전도성 라인(72A)은 전도성 라인(72B)보다 길 수 있고; 전도성 라인(72B)은 전도성 라인(72C)보다 길 수 있으며; 전도성 라인(72C)은 전도성 라인(72D)보다 길 수 있다. 결과적으로, 전도성 콘택은 계단 구조물(68) 위로부터 후속 프로세싱 단계에서 각각의 전도성 라인(72)까지 제조될 수 있다.
도 27에서, 금속 간 유전체(IMD)(70)는 다층 스택(58) 위에 성막된다. IMD(70)는 유전체 물질로 형성될 수 있고, 예를 들어, CVD, 플라즈마 강화 CVD(plasma-enhanced CVD; PECVD), 또는 FCVD와 같은, 임의의 적합한 방법에 의해 성막될 수 있다. 유전체 물질은 PSG(phospho-silicate glass), BSG(boro-silicate glass), BPSG(boron-doped phospho-silicate glass), USG(undoped silicate glass) 등을 포함할 수 있다. 임의의 허용 가능한 프로세스에 의해 형성된 다른 절연 물질이 사용될 수 있다. IMD(70)는 유전체 층(52)의 측벽뿐만 아니라 전도성 라인(72)의 측벽을 따라 연장된다. 또한, IMD(70)는 각각의 유전체 층(52)의 상단 표면과 접촉할 수 있다.
도 27에 추가로 도시된 바와 같이, 그런 다음, 제거 프로세스는 다층 스택(58) 위의 과도한 유전체 물질을 제거하기 위해 IMD(70)에 적용된다. 일부 실시예에서, 예를 들어, 화학 기계적 연마(chemical mechanical polish; CMP), 에칭백 프로세스, 이들의 조합 등과 같은, 평탄화 프로세스가 활용될 수 있다. 평탄화 프로세스는 다층 스택(58)을 노출시켜 다층 스택(58) 및 IMD(70)의 상단 표면이 평탄화 프로세스가 완료된 후 수평이 되도록 한다.
도 28a, 28b, 28c 및 28d에서, 전도성 라인(72), 전도성 라인(106), 및 전도성 라인(108)으로의 콘택(110)이 제조된다. 도 28a는 메모리 어레이(200)의 사시도를 도시하고; 도 28b는 메모리 어레이(200)의 평면도를 도시하고; 도 28c는 도 28a의 라인 28C'-28C'를 따르는 디바이스 및 하부 기판의 단면도를 도시하며; 도 28d는 도 1a의 라인 B-B'를 따르는 디바이스의 단면도를 도시한다. 일부 실시예에서, 전도성 라인(72)의 계단 형상은 전도성 콘택(110)이 위에 랜딩하도록 전도성 라인(72) 각각 상의 표면을 제공할 수 있다. 콘택(110)을 형성하는 것은, 예를 들어, 포토리소그래피 및 에칭의 조합을 사용하여 전도성 층(54)의 일부를 노출시키기 위해 IMD(70) 및 유전체 층(52)에 개구를 패터닝하는 것을 포함할 수 있다. 개구에는 예를 들어, 확산 배리어층, 접착 층 등과 같은 라이너(미도시됨), 및 전도성 물질이 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈, 탄탈 질화물 등을 포함할 수 있다. 전도성 물질은 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈 등일 수 있다. IMD(70)의 표면으로부터 과잉 물질을 제거하기 위해, CMP와 같은 평탄화 프로세스가 수행될 수 있다. 잔여 라이너와 전도성 물질은 개구 내에 콘택(110)를 형성한다.
도 28a의 사시도에 의해 또한 도시된 바와 같이, 각각 전도성 라인(106) 및 전도성 라인(108)으로의 전도성 콘택(112 및 114)이 또한 각각 제조될 수 있다. 전도성 콘택(110, 112 및 114)는 각각 전도성 라인(116A, 116B 및 116C)에 전기적으로 접속될 수 있으며, 전도성 라인(116A, 116B 및 116C)은 메모리 어레이를, 아래에 놓인/위에 놓인 회로(예를 들면, 제어 회로) 및/또는 반도체 다이의 신호 라인, 전력 라인 및/또는 접지 라인에 접속한다. 예를 들어, 전도성 비아(118)는 IMD(70)를 관통해 연장되어 도 28c에 도시된 바와 같이 전도성 라인(116C)을 상호 접속 구조물(220)의 하부 회로 및 기판(50) 상의 능동 디바이스에 전기적으로 접속할 수 있다. 다른 전도성 비아가 IMD(70)를 관통해 형성되어 전도성 라인(116A 및 116B)을 상호 접속 구조물(220)의 하부 회로에 전기적으로 접속할 수 있다. 대안적인 실시예에서, 메모리 어레이로의 그리고 메모리 어레이로부터의 라우팅 및/또는 전력 라인은, 상호 접속 구조물(220)에 추가하여 또는 그 대신에 메모리 어레이(200) 위에 형성된 상호 접속 구조물에 의해 제공될 수 있다. 따라서, 메모리 어레이(200)가 완성될 수 있다.
도 2 내지 28b의 실시예가 전도성 라인(106 및 108)에 대한 특정 패턴을 예시하고 있지만, 다른 구성도 가능하다. 예를 들어, 이러한 실시예에서, 전도성 라인(106 및 108)은 엇갈린 패턴(staggered pattern)을 갖는다. 일부 실시예에서, 어레이의 동일한 행에 있는 전도성 라인(106 및 108)은 모두 서로 정렬된다. 도 29는 하향식 뷰를 도시하고, 도 30은 도 28a의 라인 28C'-28C'를 따르는 단면도를 도시한다. 도 31은 도 29의 라인 D-D'를 따르는 단면도를 도시한다. 도 29, 30 및 31에서, 동일한 참조 번호는 도 2 내지 28b의 요소와 동일한 프로세스에 의해 형성된 동일한 요소를 나타낸다.
다양한 실시예는 수직으로 적층된 메모리 셀을 갖는 3D 메모리 어레이를 제공한다. 메모리 셀은 각각 FE 게이트 유전체 물질 및 산화물 반도체 채널 영역을 갖는 TFT를 포함한다. 일부 실시예에서, FE 물질(90)은 희토류 금속을 포함하는 하프늄 기반 화합물일 수 있다. 희토류 금속은 하프늄보다 더 큰 이온 반경을 가질 수 있다. 예를 들어, 희토류 금속은 란타늄, 이트륨, 가돌리늄, 세륨, 스트론튬 등일 수 있다. 희토류 금속의 함유는 FE 물질(90)이 상대적으로 낮은 온도의 어닐링 프로세스(예를 들어, 약 400℃ 이하에서) 사방정계 결정 구조물을 달성하도록 허용할 수 있다. 예를 들어, FE 물질(90)의 희토류 도펀트는 FE 층(90)의 안정된 사방정계 상의 조성 범위를 확대할 수 있다. 따라서, 실시예의 희토류 금속을 포함하는 FE 층(90)은 메모리 어레이(200)에 대해 개선된 낮은 열 예산, BEOL 통합을 제공한다. 또한, FE 물질(90)에 희토류 금속을 함유함으로써 FE 물질(90)의 고유 피로 성능 및 내구성이 향상될 수 있다. 예를 들어, 실험 데이터에서 FE 물질(90)의 내구성은 실시예의 희토류 금속이 없는 FE 물질에 비해 적어도 10배 향상될 수 있으며, FE 물질(90)은 FE 물질(90)의 상당한 저하 없이 적어도 108회의 편광 사이클을 허용할 수 있다. 따라서, 다양한 실시예는 결과적인 디바이스의 신뢰성 및 제조 용이성을 향상시킨다.
일부 실시예에서, 메모리 셀은 반도체 기판 위에 박막 트랜지스터를 포함한다. 박막 트랜지스터는, 워드 라인과 접촉하는 강유전체(FE) 물질 - FE 물질은 하프늄 함유 화합물이고, 하프늄 함유 화합물은 희토류 금속을 포함함 -; 및 소스 라인 및 비트 라인과 접촉하는 산화물 반도체(OS) 층을 포함하고, FE 물질은 OS 층과 워드 라인 사이에 배치된다. 선택적으로 일부 실시예에서, 희토류 금속은 하프늄의 이온 반경보다 더 큰 이온 반경을 갖는다. 선택적으로 일부 실시예에서, 희토류 금속은 란타늄, 이트륨, 가돌리늄, 세륨 또는 스트론튬이다. 선택적으로 일부 실시예에서, 하프늄 함유 화합물은 산화물이다. 선택적으로 일부 실시예에서, 하프늄 함유 화합물은 지르코늄을 추가로 포함한다. 선택적으로 일부 실시예에서, 하프늄 함유 화합물은 사방정계 격자 결정 구조물을 갖는다. 선택적으로 일부 실시예에서, 워드 라인의 종축은 반도체 기판의 주면에 평행하게 연장되고, 소스 라인의 종축은 반도체 기판의 주면에 수직으로 연장되며, 비트 라인의 종축은 반도체 기판의 주면에 수직으로 연장된다.
선택적으로 일부 실시예에서, 디바이스는, 반도체 기판; 반도체 기판 위의, 제1 박막 트랜지스터를 포함하는 제1 메모리 셀; 및 제1 메모리 셀 위의 제2 메모리 셀을 포함하고, 제1 박막 트랜지스터는, 강유전체 물질의 제1 부분 - 강유전체 물질의 제1 부분은 제1 워드 라인의 측벽 상에 있고, 강유전체 물질은 희토류 금속을 포함함 -; 및 강유전체 물질의 측벽 상의, 산화물 반도체 물질을 포함하는 제1 채널 영역을 포함한다. 선택적으로 일부 실시예에서, 강유전체 물질은 HfLaO, HfCeO, HfGdO, HfZrLaO, HfZrGdO, HfZrYO, HfZrCeO, HfZrSrO, 또는 이들의 조합을 포함한다. 선택적으로 일부 실시예에서, 강유전체 물질은 사방정계 격자를 갖는 결정 구조물을 갖는다. 선택적으로 일부 실시예에서, 산화물 반도체 물질은 비트 라인의 측벽으로부터 소스 라인의 측벽까지 연속적으로 연장되고, 소스 라인 및 비트 라인은 각각 반도체 기판의 주면에 수직인 방향을 따라 연장된다. 선택적으로 일부 실시예에서, 제2 메모리 셀은 제2 박막 트랜지스터를 포함하고, 제2 박막 트랜지스터는, 강유전체 물질의 제2 부분 - 강유전체 물질의 제2 부분은 제1 워드 라인 위의 제2 워드 라인과 접촉하고, 제2 워드 라인 및 제1 워드 라인은 유전체 층에 의해 분리됨 -; 및 제2 채널 영역을 포함한다. 선택적으로 일부 실시예에서, 제1 워드 라인은 제2 워드 라인보다 길다. 선택적으로 일부 실시예에서, 산화물 반도체 물질은 ZnO, InWO, InGaZnO, InZnO, ITO, 또는 이들의 조합을 포함한다.
선택적으로 일부 실시예에서, 제1 전도성 라인을 관통해 연장되는 제1 트렌치를 패터닝하는 단계; 제1 트렌치의 측벽 및 하단 표면을 따라 강유전체(FE) 물질을 성막하는 단계 - FE 물질을 성막하는 단계는 하프늄 함유 화합물을 성막하기 위한 원자 층 성막(ALD) 프로세스를 포함하고, 하프늄 함유 화합물은 희토류 금속을 더 포함함 -; 및 FE 물질 위에 산화물 반도체(OS) 층을 성막하는 단계를 포함하고, OS 층은 제1 트렌치의 측벽 및 하단 표면을 따라 연장된다. 선택적으로 일부 실시예에서, ALD 프로세스는 하프늄 산화물의 제1 단층을 형성하는 단계; 및 제1 단층 위에 희토류 금속 산화물의 제2 단층을 형성하는 단계를 포함한다. 선택적으로 일부 실시예에서, ALD 프로세스는 제1 단층과 제2 단층 사이에 지르코늄 산화물의 제3 단층을 형성하는 단계를 추가로 포함한다. 선택적으로 일부 실시예에서, ALD 프로세스는 제2 단층 위에 지르코늄 산화물의 제3 단층을 형성하는 단계를 추가로 포함한다. 선택적으로 일부 실시예에서, ALD 프로세스는, 제1 단층과 접촉하는 하프늄 산화물의 제4 단층을 형성하는 단계; 및 제2 단층과 직접 접촉하는 희토류 금속 산화물의 제5 단층을 형성하는 단계를 포함한다. 선택적으로 일부 실시예에서, 본 방법은, FE 물질을 성막하는 단계 후에, 400℃ 이하의 온도에서 FE 물질에 대해 어닐링 프로세스를 수행하는 단계를 더 포함하고, FE 물질은 어닐링 프로세스의 결과로 사방정계 격자 구조물을 갖는다.
전술된 설명은, 당업자가 본 개시의 양상을 더 잘 이해할 수 있도록 여러 실시예의 피처를 서술한다. 당업자는, 자신이 본 명세서에서 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위한 다른 프로세스와 구조물을 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 이용할 수 있다는 것을 인식해야 한다. 또한, 당업자는 이러한 등가의 구성이 본 개시의 취지 및 범위를 벗어나지 않으며, 본 개시의 취지 및 범위를 벗어나지 않으면서 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
실시예들
실시예 1. 메모리 셀에 있어서,
반도체 기판 위의 박막 트랜지스터를 포함하고, 상기 박막 트랜지스터는,
워드 라인과 접촉하는 강유전체(ferroelectric; FE) 물질 ― 상기 FE 물질은 하프늄 함유 화합물이고, 상기 하프늄 함유 화합물은 희토류 금속을 포함함 ―; 및
소스 라인 및 비트 라인과 접촉하는 산화물 반도체(oxide semiconductor; OS) 층
을 포함하고, 상기 FE 물질은 상기 OS 층과 상기 워드 라인 사이에 배치되는 것인, 메모리 셀.
실시예 2. 실시예 1에 있어서,
상기 희토류 금속은 하프늄의 이온 반경보다 큰 이온 반경을 갖는 것인, 메모리 셀.
실시예 3. 실시예 1에 있어서,
상기 희토류 금속은 란타늄, 이트륨, 가돌리늄, 세륨 또는 스트론튬인 것인, 메모리 셀.
실시예 4. 실시예 1에 있어서,
상기 하프늄 함유 화합물은 산화물인 것인, 메모리 셀.
실시예 5. 실시예 1에 있어서,
상기 하프늄 함유 화합물은 지르코늄을 더 포함하는 것인, 메모리 셀.
실시예 6. 실시예 1에 있어서,
상기 하프늄 함유 화합물은 사방정계 격자 결정 구조물(orthorhombic lattice crystalline structure)을 갖는 것인, 메모리 셀.
실시예 7. 실시예 1에 있어서,
상기 워드 라인의 종축은 반도체 기판의 주면(major surface)에 평행하게 연장되고, 상기 소스 라인의 종축은 상기 반도체 기판의 주면에 수직으로 연장되며, 상기 비트 라인의 종축은 상기 반도체 기판의 주면에 수직으로 연장되는 것인, 메모리 셀.
실시예 8. 디바이스에 있어서,
반도체 기판;
제1 박막 트랜지스터를 포함하는, 상기 반도체 기판 위의 제1 메모리 셀; 및
상기 제1 메모리 셀 위의 제2 메모리 셀
을 포함하고,
상기 제1 박막 트랜지스터는,
강유전체 물질의 제1 부분 ― 상기 강유전체 물질의 제1 부분은 제1 워드 라인의 측벽 상에 있고, 상기 강유전체 물질은 희토류 금속을 포함함 ―; 및
산화물 반도체 물질을 포함하는, 상기 강유전체 물질의 측벽 상의 제1 채널 영역
을 포함하는 것인, 디바이스.
실시예 9. 실시예 8에 있어서,
상기 강유전체 물질은 HfLaO, HfCeO, HfGdO, HfZrLaO, HfZrGdO, HfZrYO, HfZrCeO, HfZrSrO, 또는 이들의 조합을 포함하는 것인, 디바이스.
실시예 10. 실시예 8에 있어서,
상기 강유전체 물질은 사방정계 격자를 가진 결정 구조물을 갖는 것인, 디바이스.
실시예 11. 실시예 8에 있어서,
상기 산화물 반도체 물질은 비트 라인의 측벽으로부터 소스 라인의 측벽까지 연속적으로 연장되고, 상기 소스 라인 및 상기 비트 라인은 각각 상기 반도체 기판의 주면에 수직인 방향을 따라 연장되는 것인, 디바이스.
실시예 12. 실시예 8에 있어서,
상기 제2 메모리 셀은 제2 박막 트랜지스터를 포함하고, 상기 제2 박막 트랜지스터는,
상기 강유전체 물질의 제2 부분 ― 상기 강유전체 물질의 제2 부분은 상기 제1 워드 라인 위의 제2 워드 라인과 접촉하고, 상기 제2 워드 라인 및 상기 제1 워드 라인은 유전체 층에 의해 분리됨 ―; 및
제2 채널 영역
을 포함하는 것인, 디바이스.
실시예 13. 실시예 12에 있어서,
상기 제1 워드 라인은 상기 제2 워드 라인보다 긴 것인, 디바이스.
실시예 14. 실시예 8에 있어서,
상기 산화물 반도체 물질은 ZnO, InWO, InGaZnO, InZnO, ITO, 또는 이들의 조합을 포함하는 것인, 디바이스.
실시예 15. 방법에 있어서,
제1 전도성 라인을 관통해 연장되는 제1 트렌치를 패터닝하는 단계;
상기 제1 트렌치의 측벽 및 하단 표면을 따라 강유전체(ferroelectric; FE) 물질을 성막하는 단계 ― 상기 FE 물질을 성막하는 단계는 하프늄 함유 화합물을 성막하기 위한 원자 층 성막(atomic layer deposition; ALD) 프로세스를 포함하고, 상기 하프늄 함유 화합물은 희토류 금속을 더 포함함 ―; 및
상기 FE 물질 위에 산화물 반도체(oxide semiconductor; OS) 층을 성막하는 단계
를 포함하고, 상기 OS 층은 상기 제1 트렌치의 측벽 및 하단 표면을 따라 연장되는 것인, 방법.
실시예 16. 실시예 15에 있어서,
상기 ALD 프로세스는,
하프늄 산화물의 제1 단층(monolayer)을 형성하는 단계; 및
상기 제1 단층 위에 희토류 금속 산화물의 제2 단층을 형성하는 단계
를 포함하는 것인, 방법.
실시예 17. 실시예 16에 있어서,
상기 ALD 프로세스는,
상기 제1 단층과 상기 제2 단층 사이에 지르코늄 산화물의 제3 단층을 형성하는 단계를 더 포함하는 것인, 방법.
실시예 18. 실시예 16에 있어서,
상기 ALD 프로세스는,
상기 제2 단층 위에 지르코늄 산화물의 제3 단층을 형성하는 단계를 더 포함하는 것인, 방법.
실시예 19. 실시예 17에 있어서,
상기 ALD 프로세스는,
상기 제1 단층과 접촉하는 하프늄 산화물의 제4 단층을 형성하는 단계; 및
상기 제2 단층과 직접 접촉하는 희토류 금속 산화물의 제5 단층을 형성하는 단계
를 더 포함하는 것인, 방법.
실시예 20. 실시예 15에 있어서,
상기 FE 물질을 성막하는 단계 후에, 400℃ 이하의 온도에서 상기 FE 물질에 대해 어닐링 프로세스를 수행하는 단계를 더 포함하고, 상기 FE 물질은 상기 어닐링 프로세스의 결과로 사방정계 격자 구조물을 갖는 것인, 방법.

Claims (10)

  1. 메모리 셀에 있어서,
    반도체 기판 위의 트랜지스터를 포함하고, 상기 트랜지스터는,
    워드 라인과 접촉하는 강유전체(ferroelectric; FE) 물질 ― 상기 FE 물질은 하프늄 함유 화합물이고, 상기 하프늄 함유 화합물은 희토류 금속을 포함함 ―; 및
    소스 라인 및 비트 라인과 접촉하는 산화물 반도체(oxide semiconductor; OS) 층
    을 포함하고, 상기 FE 물질은 상기 OS 층과 상기 워드 라인 사이에 배치되고, 상기 FE 물질은 또한 상기 OS 층과 접촉하는 것인, 메모리 셀.
  2. 제1항에 있어서,
    상기 희토류 금속은 하프늄의 이온 반경보다 큰 이온 반경을 갖는 것인, 메모리 셀.
  3. 제1항에 있어서,
    상기 희토류 금속은 란타늄, 이트륨, 가돌리늄, 세륨 또는 스트론튬인 것인, 메모리 셀.
  4. 제1항에 있어서,
    상기 하프늄 함유 화합물은 산화물인 것인, 메모리 셀.
  5. 제1항에 있어서,
    상기 하프늄 함유 화합물은 지르코늄을 더 포함하는 것인, 메모리 셀.
  6. 제1항에 있어서,
    상기 하프늄 함유 화합물은 사방정계 격자 결정 구조물(orthorhombic lattice crystalline structure)을 갖는 것인, 메모리 셀.
  7. 제1항에 있어서,
    상기 워드 라인의 종축은 반도체 기판의 주면(major surface)에 평행하게 연장되고, 상기 소스 라인의 종축은 상기 반도체 기판의 주면에 수직으로 연장되며, 상기 비트 라인의 종축은 상기 반도체 기판의 주면에 수직으로 연장되는 것인, 메모리 셀.
  8. 디바이스에 있어서,
    반도체 기판;
    제1 박막 트랜지스터를 포함하는, 상기 반도체 기판 위의 제1 메모리 셀; 및
    상기 제1 메모리 셀 위의 제2 메모리 셀
    을 포함하고,
    상기 제1 박막 트랜지스터는,
    강유전체 물질의 제1 부분 ― 상기 강유전체 물질의 제1 부분은 제1 워드 라인의 측벽 상에 있고, 상기 강유전체 물질은 희토류 금속을 포함함 ―; 및
    산화물 반도체 물질을 포함하는, 상기 강유전체 물질의 측벽 상의 제1 채널 영역
    을 포함하는 것인, 디바이스.
  9. 방법에 있어서,
    제1 전도성 라인을 관통해 연장되는 제1 트렌치를 패터닝하는 단계;
    상기 제1 트렌치의 측벽 및 하단 표면을 따라 강유전체(ferroelectric; FE) 물질을 성막하는 단계 ― 상기 FE 물질을 성막하는 단계는 하프늄 함유 화합물을 성막하기 위한 원자 층 성막(atomic layer deposition; ALD) 프로세스를 포함하고, 상기 하프늄 함유 화합물은 희토류 금속을 더 포함함 ―; 및
    상기 FE 물질 위에 산화물 반도체(oxide semiconductor; OS) 층을 성막하는 단계
    를 포함하고, 상기 OS 층은 상기 제1 트렌치의 측벽 및 하단 표면을 따라 연장되는 것인, 방법.
  10. 제9항에 있어서,
    상기 FE 물질을 성막하는 단계 후에, 400℃ 이하의 온도에서 상기 FE 물질에 대해 어닐링 프로세스를 수행하는 단계를 더 포함하고, 상기 FE 물질은 상기 어닐링 프로세스의 결과로 사방정계 격자 구조물을 갖는 것인, 방법.
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