CN113380820A - 存储器单元、半导体器件及其形成方法 - Google Patents

存储器单元、半导体器件及其形成方法 Download PDF

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Abstract

一种存储器单元包括位于半导体衬底上方的薄膜晶体管。该薄膜晶体管包含：接触字线的铁电(FE)材料，该FE材料为含铪化合物，铪化合物包含稀土金属；以及接触源极线和位线的氧化物半导体(OS)层，其中，FE材料设置在OS层和字线之间。本申请的实施例还提供了半导体器件及其形成方法。

Description

存储器单元、半导体器件及其形成方法
技术领域
本申请的实施例涉及存储器单元、半导体器件及其形成方法。
背景技术
半导体存储器用于电子应用的集成电路中，例如包括收音机、电视、手机及个人计算器件。半导体存储器包括两大类。其中，一类是易失性存储器；而另一类是非易失性存储器。易失性存储器包括随机存取存储器(RAM)，其可以进一步分为两个子类别，即静态随机存取存储器(SRAM)和动态随机存取存储器(DRAM)。SRAM和DRAM都是易失性的，因为它们在没有供电时将丢失它们存储的信息。
另一方面，非易失性存储器可以保存存储在其上的数据。一种非易失性半导体存储器是铁电型随机存取存储器(FeRAM或FRAM)。其优点是快写/读速度、小体积。
发明内容
在一些实施例中，一种存储器单元，包括：薄膜晶体管，位于半导体衬底上方，所述薄膜晶体管包括：铁电(FE)材料，接触字线，所述FE材料为含铪化合物，并且所述含铪化合物包括稀土金属；以及氧化物半导体(OS)层，接触源极线和位线，其中，所述FE材料设置在所述OS层和所述字线之间。
在一些实施例中，一种器件，包括：半导体衬底；第一存储器单元，位于所述半导体衬底上方，所述第一存储器单元包括第一薄膜晶体管，其中，所述第一薄膜晶体管包括：铁电材料的第一部分，所述铁电材料的第一部分在第一字线的侧壁上，并且所述铁电材料包括稀土金属；以及第一沟道区域，位于所述铁电材料的侧壁上，所述第一沟道区域包括氧化物半导体材料；以及第二存储器单元，位于所述第一存储器单元上方。
在一些实施例中，一种方法，包括：图案化延伸穿过第一导电线的第一沟槽；沿着所述第一沟槽的侧壁和底面沉积铁电(FE)材料，其中，沉积所述FE材料包括原子层沉积(ALD)工艺以沉积含铪化合物，并且其中，所述含铪化合物还包括稀土金属；以及在所述FE材料上方沉积氧化物半导体(OS)层，所述OS层沿所述第一沟槽的所述侧壁和所述底面延伸。
本申请的实施例提供了存储器阵列栅极结构。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A、图1B和图1C展示了根据一些实施例的存储器阵列的透视图、电路图和俯视图。
图2、图3A、图3B、图4、图5、图6、图7、图8A、图8B、图9A、图9B、图9C、图9D、图9E、图9F、图9G、图10A、图10B、图11、图12、图13、图14A、图14B、图14C、图15A、图15B、图15C、图16A、图16B、图16C、图17A、图17B、图17C、图18A、图18B、图18C、图19、图20、图21、图22、图23、图24、图25、图26A、图26B、图27、图28A、图28B、图28C和图28D展示了根据一些实施例的制造存储器阵列的各种视图。
图29、图30和图31展示了根据一些实施例的存储器阵列的各种视图。
图32展示了离子半径和各种元素的优选相的表。
图33展示了含铪化合物的实施例的相图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的多个不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接触的实施例。此外，本发明可在各个实例中重复参考数字和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在涵盖器件在使用或操作中的不同方位。设备可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以类似地作出相应的解释。
各种实施例提供了一种具有多个竖直堆叠的存储器单元的3D型存储器阵列。每个存储器单元包括薄膜晶体管(TFT)，该薄膜晶体管具有用作栅电极的字线区域、用作第一源极/漏极电极的位线区域和用作第二源极/漏极电极的源线区域。每个TFT还包括铁电(FE)材料(例如，作为栅极介电层)和氧化物半导体(OS)沟道区域。
图1A、图1B和图1C展示了根据一些实施例的存储器阵列的实例。图1A以三维视图展示了存储器阵列200的一部分的实例；图1B展示了存储器阵列200的电路图；图1C展示了根据一些实施例的存储器阵列200的俯视图。存储器阵列200包括多个可布置成行和列的栅格的存储器单元202。还可竖直堆叠存储器单元202以提供三维存储器阵列，从而增加器件密度。存储器阵列200可设置在半导体管芯的线路后端(BEOL)中。例如，存储器阵列可以设置在半导体管芯的互连层中，诸如形成在半导体衬底上的一个或多个有源器件(例如，晶体管)上方。
在一些实施例中，存储器阵列200是快闪存储器阵列，诸如NOR快闪存储器阵列等。每个存储器单元202可以包括具有铁电(FE)材料90作为栅极电介质的薄膜晶体管(TFT)204。在一些实施例中，每个TFT 204的栅极电耦合到相应的字线(例如，导电线72)，每个TFT204的第一源极/漏极区域电耦合到相应的位线(例如，导电线106)，并且每个TFT 204的第二源极/漏极区域电耦合到相应的源极线(例如，导电线108)，其将第二源极/漏极区域电耦合接地。存储器阵列200的同一水平行中的存储器单元202可共享共用字线，而存储器阵列200的同一竖直列中的存储器单元可共享共用源极线和共用位线。
存储器阵列200包括多个竖直堆叠的导电线72(例如，字线)，介电层52设置在相邻的导电线72之间。导电线72在平行于下面衬底的主表面的方向上延伸(在图1A和图1B中未展示)。导电线72可具有阶梯结构，使得下部导电线72比上部导电线72更长并且超过上部字线72的端点横向延伸。例如，在图1A中，示出了导电线72的多个堆叠层，其中，最顶部的导电线72是最短的，而最底部的导电线72是最长的。导电线72的相应长度可在朝向下面衬底的方向上增加。以此方式，可从存储器阵列200上方存取导电线72中的每一个的一部分，且可对导电线72中的每一个的暴露部分进行导电接触。
存储器阵列200还包括多条导电线106(例如，位线)和导电线108(例如，源极线)。导电线106和108可以各自在竖直于导电线72的方向上延伸。介电材料98设置在相邻的导电线106和导电线108之间并隔离相邻的导电线106和导电线108。导电线对106和108连同相交的导电线72界定了每个存储器单元202的边界，并且介电材料102设置在相邻的导电线对106和108之间并隔离相邻的导电线对。在一些实施例中，导电线108电耦合接地。尽管图1A示出了导电线106相对于导电线108的特定布置，但是应当理解，在其他实施例中，导电线106和108的布置可以翻转。
存储器阵列200还可包括氧化物半导体(OS)层92。OS层92可以为存储器单元202的TFT 204提供沟道区域。例如，当通过相应的导电线72施加适当的电压(例如，高于相应的TFT 204的相应阈值电压(Vth)的电压)时，OS层92的与导电线72相交的区域可以允许电流从导电线106流向导电线108(例如，在箭头206指示的方向上)。
FE材料90设置在导电线72和OS层92之间，并且FE材料90可为TFT 204提供栅极电介质。相应地，存储器阵列200还可被称为铁电随机存取存储器(FERAM)阵列。在一些实施例中，FE材料90可以是包括稀土金属的基于铪的化合物。稀土金属可以具有大于铪的离子半径。例如，稀土金属可以是镧、钇、钆、铈、锶等。包含稀土金属可以允许FE材料90以相对低温的退火工艺(例如，在约400℃或更低的温度下)实现斜方晶体结构。例如，FE材料90中的稀土掺杂剂可以扩大FE层90的稳定斜方相的组成范围。因此，包括实施例稀土金属的FE层90为存储器阵列200提供改进的低热预算、线路后端(BEOL)集成。此外，通过在FE材料90中包括稀土金属，可以改善FE材料90的固有疲劳性能和耐久性。例如，在实验数据中，与没有实施例稀土金属的FE材料相比，FE材料90的耐久性可以提高至少十倍，并且FE材料90可以允许至少108个极化周期而FE材料90没有显著退化。因此，各种实施例改进所得器件的可靠性和容易制造性。
FE材料90可以在两个不同方向中的一个方向上极化，并且可以通过在FE材料90上施加适当的电压差并产生适当的电场来改变极化方向。该极化可以是相对局部化的(例如，一般含有在存储器单元202的每个边界内)，并且FE材料90的连续区域可以延伸穿过多个存储器单元202。根据FE材料90的特定区域的极化方向，相应的TFT 204的阈值电压改变并且可以存储数字值(例如，0或1)。例如，当FE材料90的区域具有第一电极化方向时，相应的TFT204可具有相对低的阈值电压，而当FE材料90的区域具有第二电极化方向时，相应的TFT204可具有相对高的阈值电压。两个阈值电压之间的差异可被称为阈值电压偏移。较大的阈值电压偏移可以使读取存储在相应的存储器单元202中的数字值更容易(例如，更不容易出错)。
为了在特定的存储器单元202上执行写入操作，在FE材料90对应于存储器单元202的区域上施加写入电压。例如，可以通过向相应的导电线72(例如，字线)和相应的导电线106/108(例如，位线/源极线)施加适当的电压来施加写入电压。通过在FE材料90的该部分上施加写入电压，可以改变FE材料90该区域的极化方向。因此，相应的TFT 204的相应阈值电压也可以从低阈值电压切换到高阈值电压(反之亦然)，而数字值可以被存储在存储器单元202中。因为导电线72与导电线106及108相交，所以可选择个别存储器单元202用于写入操作。
为了在存储器单元202上执行读取操作，将读取电压(在低阈值电压与高阈值电压之间的电压)施加到对应的导电线72(例如，字线)。根据FE材料90的相应区域的极化方向，存储器单元202的TFT 204可导通或可不导通。结果，导电线106可以或可以不通过导电线108(例如，耦合接地的源极线)放电，并且可以确定存储在存储器单元202中的数字值。因为导电线72与导电线106及108相交，所以可选择个别存储器单元202用于读取操作。
图1A还展示了在后续图中使用的存储器阵列200的参考截面。截面B-B'沿着导电线72的纵轴并在例如平行于TFT 204的电流方向的方向上。截面C-C'竖直于截面B-B'并且平行于导电线72的纵轴。截面C-C'延伸通过导电线106。截面D-D'平行于截面C-C'并且延伸穿过介电材料102。为了清楚起见，随后的图涉及到这些参考截面。
图2至图28B是一些实施例提供的制造存储器阵列200的中间阶段的各种视图。在图2至图8B中，根据一些实施例，形成多层堆叠件58且在多层堆叠件58中形成沟槽，从而界定导电线72。导电线72可对应于存储器阵列200中的字线，且导电线72还可为存储器阵列200的所得TFT提供栅电极。以三维视图展示了图3A和图8A。图2、图3B、图4、图5、图6、图7以及图8B是沿图1A中所示的参考截面C-C'示出的。
在图2中，提供了衬底50。衬底50可以是半导体衬底，诸如块状半导体、绝缘体上半导体(SOI)衬底等，这些半导体衬底可以(例如，用p型或n型掺杂剂)掺杂或未掺杂。衬底50可是晶圆，诸如硅晶圆。通常，SOI衬底是形成在绝缘层上的半导体材料层。绝缘体层可能是，例如，埋层氧化物(BOX)层、氧化硅层等。绝缘层设置在通常为硅或玻璃衬底的衬底上。也可以使用其他衬底，诸如多层或梯度衬底。在一些实施例中，衬底50的半导体材料可以包括硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括硅锗、砷化镓、砷化铝铟、砷化镓、砷化铟、磷化铟和/或砷化铟镓，或其组合。
图2还展示了可以形成在衬底50上的电路。这些电路包括在衬底50的顶表面处的有源器件(例如，晶体管)。晶体管可以包括在衬底50的顶表面上的栅极介电层202和在栅极介电层202上的栅电极204。源极/漏极区域206设置在栅极介电层202和栅电极204的相对侧上的衬底50上。沿着栅极介电层202的侧壁形成栅极间隔物208，并将源极/漏极区域206与栅极电极204隔开适当的横向距离。在一些实施例中，晶体管可以是平面场效应晶体管(FET)、鳍式场效应晶体管(finFET)、纳米场效应晶体管(nanoFET)等。
第一ILD 210包围并隔离源极/漏极区域206、栅极介电层202和栅电极204，并且第二ILD 212在第一ILD 210上方。源极/漏极接触件214延伸通过第二ILD 212和第一ILD210，并电耦合到源极/漏极区域206，栅接触件216延伸通过第二ILD 212，并电耦合到栅电极204。包括一个或多个堆叠的介电224和形成在一个或多个介电224中的导电部件222的互连结构220在第二ILD 212、源极/漏极接触件214和栅接触件216之上。虽然图2展示了两个堆叠的介电224，但是应当理解，互连结构200可以包括具有设置在其中，的导电部件222的任何数量的介电224。互连结构220可以电连接到栅极接触件216和源极/漏极接触件214，以形成功能电路。在一些实施例中，由互连结构220形成的功能电路可以包括逻辑电路、存储器电路、读出放大器、控制器、输入/输出电路、图像传感器电路等，或其组合。尽管图2讨论了形成在衬底50上的晶体管，但是其他有源器件(例如，二极管等)和/或无源器件(例如，电容器、电阻器等)也可以形成为功能电路的一部分。
在图3A和图3B中，在图2的结构上形成多层堆叠件58。为了简单和清楚的目的，可以从随后的附图中省略衬底50、晶体管、ILD和互连结构120。尽管将多层堆叠件58展示为接触互连结构220的介电224，但可在衬底50与多层堆叠件58之间设置任何数目的中间层。例如，可以在衬底50和多层堆叠件58之间设置在绝缘层(例如，低k介电)中包括导电部件的一个或多个附加互连层。在一些实施例中，导电部件可被图案化以为衬底50和/或存储器阵列200上的有源器件提供电力，接地和/或信号线(参看图1A和1B)。
多层堆叠件58包括交替的导电线层72A-D(统称为导电层54)和介电层52A-C(统称为介电层52)。可在后续步骤中对导电层54进行图案化以界定导电线72(例如，字线)。导电层54可包含导电材料，诸如铜、钛、氮化钛、钽、氮化钽、钨、钌、铝，其组合等，且介电层52可包含绝缘材料，诸如氧化硅、氮化硅、氮氧化硅，其组合等。导电层54和介电层52可以分别使用例如化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)、等离子体增强CVD(PECVD)等形成。尽管图3A和图3B展示了特定数量的导电层54和介电层52，但是其他实施例可以包括不同数量的导电层54和介电层52。
在图4中，在多层堆叠件58上沉积硬掩模80和光刻胶82。硬掩模层80可以包括例如可以通过CVD、PVD、ALD、PECVD等沉积的氮化硅、氮氧化硅等。例如，可以通过使用旋涂技术来形成光刻胶82。
在图5中，将光刻胶82图案化以形成沟槽86。可以使用可接受的光刻技术来图案化这些光刻胶。例如，光刻胶82暴露于用于图案化的光。在暴光工艺之后，根据使用的是负性还是正性抗蚀剂，可以显影光刻胶82以去除光刻胶的暴露或未暴露部分，从而界定形成沟槽86的图案化。
在图6中，使用可接受的蚀刻工艺(诸如通过湿法或干法蚀刻、反应离子蚀刻(RIE)、中性束蚀刻(NBE)等，或其组合)将光刻胶82的图案转移到硬掩模84。蚀刻可以是各向异性的。因此，形成延伸穿过硬掩模84的沟槽86。例如，可以通过灰化工艺去除光刻胶82。
在图7中，使用一个或多个可接受的蚀刻工艺(诸如通过湿法或干法蚀刻、反应离子蚀刻(RIE)、中性束蚀刻(NBE)，等等，或其组合)将硬掩模84的图案转移到多层堆叠件58。蚀刻工艺可以是各向异性的。因此，从导电层54形成延伸穿过多层堆叠件58的沟槽86和导电线72(例如，字线)。相邻导电线72可通过穿过导电层54蚀刻沟槽86而彼此分离。随后，在图8A和图8B中，可以通过可接受的工艺，诸如湿法蚀刻工艺、干法蚀刻工艺、平坦化工艺，其组合等来去除硬掩模84。
图9A到图14C展示了在沟槽86中形成和图案化用于TFT 204的沟道区域(参见图1B)。以三维视图展示出图9A、图10A和图14A。在图9B、图9C、图9D、图10B、图11、图12、图13和图14B中，沿图1A的线C-C'提供截面图。图14C展示了TFT结构的相应俯视图。
在图9A和图9B中，FE材料90共形地沉积在沟槽86中。FE材料90可以具有能够通过在FE材料90上施加适当的电压差而在两个不同的极化方向之间切换的材料。例如，FE材料90的极化可以由于施加电压差而产生的电场而改变。
例如，FE材料90可以是高k介电材料，诸如基于铪(Hf)的介电材料等。在一些实施例中，FE材料90是含铪化合物，诸如铪锆氧化物(HfZnO)、铪铝氧化物(HfAlO)、铪镧氧化物(HfLaO)、铪铈氧化物(HfCeO)、铪氧化物(HfO)、铪钆氧化物(HfGdO)、铪硅氧化物(HfSiO)、铪锆镧氧化物(HfZrLaO)、铪锆钆氧化物(HfZrGdO)、铪锆钇氧化物(HfZrYO)、铪锆铈氧化物(HfZrCeO)、铪锆锶氧化物(HfZrSrO)等。例如，该含铪化合物还可包含稀土金属，诸如离子半径大于铪的稀土金属。在一些实施例中，稀土金属可以是铈(Ce)、钇(Y)、钆(Gd)、镧(La)、锶(Sr)等。图32提供了表300，其示出了各种元素的离子半径以及每种元素的相应的优选相(例如，四方(t)或四方/立方(t/c))。如图所示，具有比铪更高的离子半径的稀土金属可以具有四方和立方(t/c)的优选相。通过在FE材料90的含铪化合物中包括具有优选t/c相的这些稀土金属，可以在相对低的退火温度(例如，约400℃或更低的温度)下在FE材料90中实现正交晶格结构。例如，图33示出二氧化铪(HfO2)、二氧化锆(ZrO2)和稀土金属氧化物(ZrO2)的相图302。在图33中，斜方相的组成范围304相对较大，并且可以大于没有实施例稀土金属的铪基化合物的斜方组成范围。通过包括稀土金属，可相对容易地实现(例如，在较低温度)FE材料90中的斜方晶晶格结构，且FE材料90可在BEOL工艺的相对低的热预算内形成(例如，在不损坏线路前端(FEOL)特征的温度下，诸如形成在衬底50上的有源器件)。
在一些实施例中，使用ALD工艺形成FE材料90。图9C、图9C、图9E和图9F展示了根据一些实施例的FE材料90在ALD工艺期间的详细视图。ALD工艺可以包括形成多个单分子层90A-C，其中，每个单分子层的厚度为一个分子。单分子层90A可以是稀土金属氧化物的单分子层，诸如离子半径大于铪的稀土金属氧化物。在一些实施例中，单分子层90A是CeO、YO、GdO、LaO、SrO等。单分子层90B可以是单分子层二氧化锆(ZrO2)等，而单分子层90C可以是单分子层二氧化铪(HfO2)等。可以通过将一种或多种适当的前体以沟槽86的形式流入ALD沉积室而形成每个单分子层90A、90B、90C的材料。例如，为了形成氧化镧，La(fAMD)3等可以作为前体流入ALD室；为了形成氧化钇，Y(CpBut)3等可以作为前体流入ALD室；为了形成氧化钆，Gd(DPDMG)3等可以作为前体流入ALD室；为了形成氧化铈，Ce(iPrCp)2(N-iPr-amd)等可以作为前体流入ALD室中；并且为了形成氧化钇，Y(CpBut)3等可以作为前体流入ALD室。在其他实施例中可以使用其他前体。
单分子层90A、90B和90C可以以任何合适的顺序沉积。例如，图9C展示了单分子层90C，直接沉积在单分子层90C上的单分子层90B和直接沉积在单分子层90B上的单分子层90A的重复图案沉积单分子层90A、90B和90C的实施例。例如，图9D展示了单分子层90C，直接沉积在单分子层90C上的单分子层90A和直接沉积在单分子层90A上的单分子层90B的重复图案沉积单分子层90A、90B和90C的实施例。作为另一实例，图9E展示了单分子层90A，直接沉积在单分子层90A上的单分子层90C和直接沉积在单分子层90C上的单分子层90B的重复图案沉积单分子层90A、90B和90C的实施例。作为又一示例，图9D展示了形成多个单分子层90C、在多个单分子层90C上直接形成多个单分子层90B，以及在多个单分子层90B上直接形成多个单分子层90A的实施例。图9C至图9F仅出于展示目的展示了单分子层90A、90B和90C的特定数量和图案。在其他实施例中，可以形成单分子层90A、90B和90C的其他图案和/或其他数量。
在一些实施例中，可以选择单分子层90A、90B和90C中的每一个的相应量，使得FE材料90在其正交相的组成范围内(例如，在一些实施例中，图33的范围304)。例如，FE层90中锆的摩尔百分比可以在约40％至约70％的范围内，而FE层90中稀土金属的摩尔百分比可以在约1％至约10％的范围内。可以通过形成适当量的单分子层90A、90B或90C中的每一个来控制FE层90中的元素的摩尔百分比。通过形成具有上述成分的FE材料90，FE材料90在退火之后可以具有斜方晶格结构。已经观察到，当各种元素(例如，稀土、锆和/或稀土金属)的量在上述范围之外时，FE材料90在退火之后可以不具有斜方晶格结构。
可以在沉积各种单分子层(例如，单分子层90A、90B和90C)之后执行退火工艺。由于退火工艺，FE材料90可以具有带有斜方晶格的晶体结构。图9G展示了由退火工艺产生的铁电相铪锆稀土金属氧化物。可以在约400℃或更低温度下执行退火温度。通过在FE材料90中包括稀土金属(例如，具有比铪大的离子半径)，在相对低温退火的FE材料90中仍能获得斜方晶晶格结构。因此，可改进存储器阵列200的BEOL集成。此外，已经观察到，通过在FE材料90中包括稀土金属，FE材料90的耐久性可以提高十倍或更多。例如，可以执行108个或更多个偏振循环，而FE材料90不会显著退化。
在图10A和图10B中，OS层92共形地沉积在FE材料90上的沟槽86中。OS层92包括适于为TFT(例如，TFT 204，见图1A)提供沟道区的材料，诸如氧化锌(ZnO)、氧化钨铟(InWO)、氧化铟镓锌(InGaZnO)、氧化铟锌(InZnO)、氧化铟锡(ITO)、其组合等。可以通过CVD、PVD、ALD、PECVD等沉积OS层92。OS层92可以在FE层90上沿着沟槽86的侧壁和底面延伸。在沉积OS层92之后，可以执行在与氧相关的环境中的退火步骤(例如，在大约300℃到大约450℃的温度范围内)以激活OS层92的电荷载流子。
在图11中，在OS层92上方的沟槽86中沉积介电层98A。介电层98A可包括例如可通过CVD、PVD、ALD、PECVD等沉积的氧化硅、氮化硅、氮氧化硅等。介电层98A可以在OS层92上方沿着沟槽86的侧壁和底表面延伸。
在图12中，例如使用光刻和蚀刻的组合去除沟槽86中的介电层98A的底部。蚀刻可以是任何可行的蚀刻工艺，诸如通过湿法或干法蚀刻、反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或其组合。蚀刻可以是各向异性的。
随后，也如图12所示，介电层98A可用作蚀刻掩模以蚀刻穿过沟槽86中的OS层92的底部。蚀刻可以是任何可行的蚀刻工艺，诸如通过湿法或干法蚀刻、反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或其组合。蚀刻可以是各向异性的。蚀刻OS层92可以暴露沟槽86的底面上的FE材料90的部分。因此，沟槽86的相对侧壁上的OS层92的部分可彼此分离，这改进了存储器阵列200的存储器单元202之间的隔离(参见图1A)。
在图13中，可沉积额外介电材料98B以填充沟槽86的剩余部分。介电材料98B可以具有与介电层98A相同的材料成分，并且可以使用与介电层98A相同的工艺形成。介电材料98B和介电层98A在下文中可统称为介电材料98。
在图14A至图14C中，然后对介电材料98、OS层92和FE材料90施加去除工艺，以去除多层堆叠件58上的多余材料。在一些实施例中，可以使用平坦化工艺，诸如化学机械抛光(CMP)、回蚀刻工艺或其组合等。平坦化工艺暴露多层堆叠件58，使得在平坦化工艺完成之后，多层堆叠件58的顶表面是平坦的。图14C展示了图14A所示结构的相应俯视图。
图15A到图18C展示了在存储器阵列200中制造导电线106和108(例如，源极线和位线)的中间步骤。导电线106及108可沿着竖直于导电线72的方向延伸，使得可选择存储器阵列200的个别单元以用于读取及写入操作。图15A至图18C，以“A”结束的图展示了3D视图。在图15A至18C中，以“B”结束的图展示了自顶向下的视图，并且以“C”结束的图展示了沿着图1A的线C-C'的对应的截面图。
在图15A、图15B和图15C中，通过OS层92和介电材料98对沟槽100进行图案化。图15C展示了图15B中的线C-C'的截面图。可通过(例如)光刻与蚀刻的组合来图案化沟槽100。沟槽100可以设置在FE材料90的相对侧壁之间，并且沟槽100可以物理地分离存储器阵列200中的存储器单元的相邻堆叠(参见图1A)。
在图16A、16B和16C中，介电材料102沉积在沟槽100中并填充沟槽100。图16C展示了图16B中的线C-C'的截面图。介电层102可包括例如可通过CVD、PVD、ALD、PECVD等沉积的氧化硅、氮化硅、氮氧化硅等。介电层102可在OS层92上方沿着沟槽86的侧壁和底表面延伸。在沉积之后，可执行平坦化工艺(例如，CMP、回蚀刻等)以移除介电材料102的多余部分。在所得结构中，多层堆叠件58、FE材料90、OS层92和介电材料102的顶表面可基本上齐平(例如，在工艺变化内)。在一些实施例中，可以选择介电材料98和102的材料，使得它们可以相对于彼此被选择性地蚀刻。例如，在一些实施例中，介电材料98是氧化物并且介电材料102是氮化物。在一些实施例中，介电材料98是氮化物并且介电材料102是氧化物。其他材料也是可能的。
在图17A、17B和17C中，为导电线106和108图案化沟槽104。图17C展示了图17B中的线C-C'的俯视图。通过使用例如光刻和蚀刻的组合图案化介电材料98来图案化沟槽104。
例如，可以在多层堆叠件58、介电材料98、介电材料102、OS层92和FE材料90上沉积光刻胶118。例如，可以通过使用旋涂技术来形成光刻胶118。光刻胶82被图案化以界定开口120。每个开口120可以与介电材料102的对应区域重叠，并且每个开口120可以还部分地暴露介电材料98的两个分离区域。例如，每个开口120可以暴露介电材料102的区域；部分地暴露介电材料98的第一区域；以及部分地暴露介电材料98的第二区域，该第二区域通过介电材料区域102与介电材料98的第一区域分离。以此方式，开口120中的每一个可界定由介电材料102分离的导电线106和相邻导电线108的图案化。可以使用可接受的光刻技术来图案化这些光刻胶。例如，光刻胶82暴露于用于图案化的光。在暴光工艺之后，根据使用的是负性还是正性抗蚀剂，可以显影光刻胶82以去除光刻胶的暴露或未暴露部分，从而界定形成开口120的图案化。
随后，例如可以通过蚀刻去除由开口120暴露的介电材料98的部分。蚀刻可以是任何可行的蚀刻工艺，诸如通过湿法或干法蚀刻、反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或其组合。蚀刻可以是各向异性的。蚀刻工艺可以使用蚀刻介电材料98而不显著蚀刻介电材料102的蚀刻剂。结果，即使开口120暴露介电材料102，也不会显著地去除介电材料102。沟槽104的图案可对应于导电线106及108(参看图18A、18B及18C)。例如，介电材料98的一部分可保留在每对沟槽104之间，且介电材料102可设置在相邻对的沟槽104之间。在图案化沟槽104之后，可通过(例如)灰化来移除光刻胶118。
在图18A、图18B和图18C中，用导电材料填充沟槽104以形成导电线106和108。图18C展示了图18B中的线C-C'的俯视图。导电线106及108可各自包括导电材料，诸如铜、钛、氮化钛、钽、氮化钽、钨、钌、铝、其组合或类似物，其各自可使用(例如)CVD、ALD、PVD、PECVD或类似物来形成。在沉积导电线106和导电材料之后，可执行平坦化(例如，CMP、回蚀刻等)以移除导电材料的多余部分，从而形成导电线106和108。在所得到的结构中，多层堆叠件58、FE材料90、OS层92、导电线106和导电线108的顶表面可以基本上是水平的(例如，在工艺变化内)。导电线106可对应于存储器阵列中的位线，且导电线108可对应于存储器阵列200中的源极线。此外，导电线106和108可为存储器阵列200中的TFT提供源极/漏极电极。尽管图18C展示了仅示出导电线106的截面图，但是导电线108的截面图也可以是类似的。
图19到图28B是根据一些实施例制造存储器阵列200的阶梯结构的中间阶段的视图。图19、图20、图21、图22、图23、图24、图25、图26B、图27和图28B是沿着图1中所示的参考截面B-B'示出的。图26A和图28A是以三维视图展示的。
在图19中，在多层堆叠件58上方形成光刻胶56。如上所述，多层堆叠件58可以包含导电线72(标记为72A、72B、72C和72D)和介电层52(标记为52A、52B和52C)的交替层。光刻胶56可以通过使用旋涂技术形成并且可以使用可行的光刻技术进行图案化。
在图20中，将光刻胶56图案化以在区域60中暴露多层堆叠件58，同时掩蔽多层堆叠件58的剩余部分(例如，包含FE材料90的部分、OS层92、导电线106和导电线108)。例如，可以在区域60中暴露多层堆叠件58的最上层(例如，导电线72D)。光刻胶可以掩蔽和保护多层堆叠件58的包含FE材料90、OS层92、导电线106和导电线108的部分，直到光刻胶56被去除(参见图26A和26B)。
在图21中，使用光刻胶56作为掩模蚀刻区域60中的多层堆叠件58的暴露部分。蚀刻可以是任何可行的蚀刻工艺，诸如通过湿法或干法蚀刻、反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或其组合。蚀刻可以是各向异性的。该蚀刻可以去除区域60中的导电线72D和介电层52C的部分并且界定开口61。因为导电线72D和介电层52C具有不同的材料成分，所以用于去除这些层的暴露部分的蚀刻剂可以不同。在一些实施例中，介电层52C在蚀刻导电线72D的同时作为蚀刻停止层，并且导电线72C在蚀刻介电层52C的同时作为蚀刻停止层。因此，可在不移除多层堆叠件58的剩余层的情况下选择性地移除导电层54E和导电线72D的部分，且开口61可延伸到所需深度。或者，可使用定时蚀刻工艺在开口61达到所需深度之后停止蚀刻开口61。在所得到的结构中，在区域60中暴露导电线72C。
在图22中，剪切光刻胶56以暴露多层堆叠件58的额外部分。可以使用可行的光刻技术剪切光刻胶。由于剪切，光刻胶56的宽度减小，并且可以暴露区域60和62中的多层堆叠件58的部分。例如，可以在区域60中暴露导电线72C的顶表面，而在区域62中暴露导电线72D的顶表面。
在图23中，通过使用光刻胶56作为掩模的可接受的蚀刻工艺，去除区域60和62中的部分导电线72D、介电层52C、导电线72C和介电层52B。蚀刻可以是任何可行的蚀刻工艺，诸如通过湿法或干法蚀刻、反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或其组合。蚀刻可以是各向异性的。蚀刻可以将开口61还延伸到多层堆叠件58中。因为导电线72D/72C和介电层52C/52B具有不同的材料成分，所以用于去除这些层的暴露部分的蚀刻剂可以不同。在一些实施例中，介电层52C作为蚀刻停止层，同时蚀刻导电线72D；导电线72C作为刻蚀停止层，同时刻蚀介质层52C；介电层52B作为刻蚀停止层，同时刻蚀导电线72C；导电线72B作为刻蚀停止层，同时刻蚀介质层52B。结果，可以选择性地去除导电线72D/72C和介电层52C/52B的部分而不去除多层堆叠件58的剩余层，并且开口61可以延伸到期望的深度。此外，在蚀刻工艺期间，导电线72和介电层52的未蚀刻部分作为用于下伏层的掩模，且结果，导电线72D和介电层52C的先前图案(参见图22)可转移到下伏导电线72C和介电层52B。在所得到的结构中，在区域60中暴露导电线72B，而在区域62中暴露导电线72C。
在图24中，剪切光刻胶56以暴露多层堆叠件58的额外部分。可以使用可行的光刻技术剪切光刻胶。作为剪切的结果，光刻胶56的宽度减小，并且可以暴露区域60、62和64中的多层堆叠件58的部分。例如，可以在区域60中暴露导电线72B的上表面；导电线72C的上表面可暴露于区域62；且导电线72D的上表面可暴露于区域64。
在图25中，通过使用光刻胶56作为掩模的可行的蚀刻工艺来去除区域60、62和64中的导电线72D、72C和72B的部分。蚀刻可以是任何可行的蚀刻工艺，诸如通过湿法或干法蚀刻、反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或其组合。蚀刻可以是各向异性的。蚀刻可以将开口61还延伸到多层堆叠件58中。在一些实施例中，介电层52C作为蚀刻停止层，同时蚀刻导电线72D；介电层52B作为刻蚀停止层，同时刻蚀导电线72C；介电层52A作为刻蚀导电线72B的刻蚀停止层。结果，可在不移除多层堆叠件58的剩余层的情况下选择性地移除导电线72D、72C和72B的部分，且开口61可延伸到所需深度。此外，在蚀刻工艺期间，介电层52中的每一个作为用于下伏层的掩模，且结果，介电层52C/52B的先前图案(参见图24)可转移到下伏导电线72C/72B。在所得到的结构中，介电层52A暴露在区域60中；介质层52B暴露在区域62中；介电层52C暴露在区域64中。
在图26A和图26B中，可以诸如通过可行的灰化或湿法剥离工艺去除光刻胶56。由此，形成阶梯结构68。阶梯结构包含导电线72和介电层52中的交替导电线的堆叠。下导电线72较宽并且横向延伸超过上导电线72，并且每个导电层72的宽度在朝向衬底50的方向上增加。例如，导电线72A可以比导电线72B更长；导电线72B可比导电线72C长；导电线72C可以比导电线72D更长。结果，在随后的处理步骤中，可以从阶梯结构68上方形成到每个导电线72的导电接触。
在图27中，在多层堆叠件58上沉积金属间电介质(IMD)70。第一IMD 70可以由介电材料形成，并且可以通过任何合适的方法沉积，诸如CVD、等离子体增强CVD(PECVD)、FCVD等。介电材料可以包含硅酸磷玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺硼磷硅酸盐玻璃(BPSG)、未掺杂硅酸盐玻璃(USG)等。也可使用其他通过任何可行工艺形成的绝缘材料。IMD 70沿着导电线72的侧壁以及介电层52的侧壁延伸。此外，IMD 70可接触每个介电层52的顶表面。
还如图27所示，然后对IMD 70应用去除工艺以去除多层堆叠件58上的多余介电材料。在一些实施例中，可以使用平坦化工艺，诸如化学机械抛光(CMP)、回蚀刻工艺或其组合等。该平坦化工艺暴露多层堆叠件58，使得在平坦化工艺完成之后多层堆叠件58和IMD 70的顶表面是平坦的。
在图28A、图28B、图28C和图28D中，形成到导电线72、导电线106和导电线108的接触件110。图28A展示了存储器阵列200的透视图；图28B展示了存储器阵列200的俯视图；以及图28C展示了单独沿图28A的线30C-30C'截取的器件和下面衬底的截面图；以及图28D展示了沿着图1A的线B-B'的器件的截面图。在一些实施例中，导电线72的阶梯形状可以在每个导电线72上提供用于使导电接触件110落地的表面。形成接触件110可以包括例如使用光刻和蚀刻的组合在IMD 70和介电层52中图案化开口以暴露导电层54的部分。在开口中形成衬垫(未示出)，诸如扩散阻挡层、粘附层等和导电材料。衬垫可包含钛、氮化钛、钽、氮化钽等。导电材料可是铜、铜合金、银、金、钨、钴、铝、镍等。可以执行诸如CMP的平坦化工艺以从IMD 70的表面去除多余的材料。剩余的衬垫和导电材料形成开口中的接触件110。
如图28A的透视图所示，也可以分别形成到导电线106和导电线108的导电接触件112和114。导电接触件110、112和114可分别电连接到导电线116A、116B和116C，该导电线116A、116B和116C将存储器阵列连接到下伏/上伏电路(例如，控制电路)和/或半导体管芯中的信号、功率和接地线。例如，导电过孔118可以延伸穿过IMD 70以将导电线116C电连接到互连结构220的基础电路和衬底50上的有源器件，如图28C所示。可以形成穿过IMD 70的其他导电过孔，以将导电线116A和116B电连接到互连结构220的下层电路。在替代实施例中，除互连结构220之外或代替互连结构220，可通过在存储器阵列200上形成的互连结构来提供去往和来自存储器阵列的路由和/或电源极线。因此，可完成存储器阵列200。
尽管图2到图28B的实施例展示了用于导电线106和108的特定图案，但其他配置也是可能的。例如，在这些实施例中，导电线106和108具有交错图案。在一些实施例中，同一行阵列中的导电线106和108都彼此对准。图29展示了俯视图，而图30展示了沿图28的线C-C'的截面图。图31展示了沿图29的线D-D'的截面图。在图29、30和31中，相同的参考数字表示通过与图2至28B的元件相同的工艺形成的相同元件。
各种实施例提供了一种具有竖直堆叠的存储器单元的3D型存储器阵列。存储器单元包括具有FE栅极介电材料的TFT和氧化物半导体沟道区域。在一些实施例中，FE材料90可以是包括稀土金属的基于铪的化合物。稀土金属可以具有大于铪的离子半径。例如，稀土金属可以是镧、钇、钆、铈、锶等。包含稀土金属可以允许FE材料90以相对低温的退火工艺(例如，在约400℃或更低的温度下)实现斜方晶体结构。例如，FE材料90中的稀土掺杂剂可以扩大FE层90的稳定斜方相的组成范围。因此，包含实施例稀土金属的FE层90为存储器阵列200提供了改进的低热预算BEOL集成。此外，通过在FE材料90中包括稀土金属，可以改善FE材料90的固有疲劳性能和耐久性。例如，在实验数据中，与没有实施例稀土金属的FE材料相比，FE材料90的耐久性可以提高至少十倍，并且FE材料90可以允许至少108个极化周期而FE材料90没有显著退化。因此，各种实施例改进所得器件的可靠性和容易制造性。
在一些实施例中，存储器单元包括半导体衬底上的薄膜晶体管。该薄膜晶体管包含：接触字线的铁电(FE)材料，该FE材料是含铪化合物，该铪化合物包含稀土金属；以及接触源极线和位线的氧化物半导体(OS)层，其中，FE材料设置在OS层和字线之间。任选地，在一些实施例中，稀土金属的离子半径大于铪的离子半径。任选地，在一些实施例中，稀土金属为镧、钇、钆、铈或锶。任选地，在一些实施例中，含铪化合物是氧化物。任选地，在一些实施例中，含铪化合物还包含锆。任选地，在一些实施例中，含铪化合物具有正交晶格晶体结构。任选地，在一些实施例中，字线的纵轴平行于半导体衬底的主表面延伸、源极线的纵轴竖直于半导体衬底的主表面延伸，而位线的纵轴竖直于半导体衬底的主表面延伸。
在一些实施例中，器件包括半导体衬底；在半导体衬底上方的第一存储器单元，该第一存储器单元包含第一薄膜晶体管，其中，该第一薄膜晶体管包含：铁电材料的第一部分，该铁电材料的第一部分在第一字线的侧壁上，且铁电材料包含稀土金属；以及在铁电材料的侧壁上的第一沟道区域，该第一沟道区域包含氧化物半导体材料；以及第一存储器单元上方的第二存储器单元。任选地，在一些实施例中，铁电材料包含HfLaO、HfCeO、HfGdO、HfZrLaO、HfZrGdO、HfZrYO、HfZrCeO、HfZrSrO或其组合。任选地，在一些实施例中，铁电材料具有带有斜方晶格的晶体结构。任选地，在一些实施例中，氧化物半导体材料从位线的侧壁连续延伸到源极线的侧壁，并且其中，源极线和位线各自沿竖直于半导体衬底的主表面的方向延伸。任选地，在一些实施例中，第二存储器单元包含第二薄膜晶体管，该第二薄膜晶体管包含：铁电材料的第二部分，该铁电材料的第二部分接触第一字线上方的第二字线，且第二字线与第一字线由介电层隔开；以及第二沟道区域。任选地，在一些实施例中，第一字线比第二字线长。任选地，在一些实施例中，氧化物半导体材料包含ZnO、InWO、InGaZnO、InZnO、ITO或其组合。
在一些实施例中，一种方法包括图案化延伸穿过第一导电线的第一沟槽；沿着第一沟槽的侧壁和底面沉积铁电(FE)材料，其中，沉积FE材料包含原子层沉积(ALD)工艺以沉积含铪化合物，并且其中，含铪化合物还包含稀土金属；以及在FE材料上沉积氧化物半导体(OS)层，该OS层沿着第一沟槽的侧壁和底面延伸。任选地，在一些实施例中，ALD工艺包含：形成氧化铪的第一单分子层；以及在第一单分子层上形成稀土金属氧化物的第二单分子层。任选地，在一些实施例中，ALD工艺还包含：在第一单分子层和第二单分子层之间形成氧化锆的第三单分子层。任选地，在一些实施例中，ALD工艺还包括：在第二单分子层上形成氧化锆的第三单分子层。任选地，在一些实施例中，ALD工艺还包含形成与第一单分子层接触的氧化铪的第四单分子层；以及形成与所述第二单分子层直接接触的稀土金属氧化物的第五单分子层。任选地，在一些实施例中，该方法还包括在沉积FE材料之后，在400℃或更低的温度下对FE材料执行退火工艺，其中，作为退火工艺的结果，FE材料具有斜方晶格结构。
在一些实施例中，一种存储器单元，包括：薄膜晶体管，位于半导体衬底上方，所述薄膜晶体管包括：铁电(FE)材料，接触字线，所述FE材料为含铪化合物，并且所述含铪化合物包括稀土金属；以及氧化物半导体(OS)层，接触源极线和位线，其中，所述FE材料设置在所述OS层和所述字线之间。在一些实施例中，稀土金属的离子半径大于铪的离子半径。在一些实施例中，稀土金属是镧、钇、钆、铈或锶。在一些实施例中，含铪化合物是氧化物。在一些实施例中，含铪化合物还包括锆。在一些实施例中，含铪化合物具有斜方晶格晶体结构。在一些实施例中，字线的纵轴平行于半导体衬底的主表面延伸，所述源极线的纵轴垂直于所述半导体衬底的所述主表面延伸，并且所述位线的纵轴垂直于所述半导体衬底的所述主表面延伸。
在一些实施例中，一种器件，包括：半导体衬底；第一存储器单元，位于所述半导体衬底上方，所述第一存储器单元包括第一薄膜晶体管，其中，所述第一薄膜晶体管包括：铁电材料的第一部分，所述铁电材料的第一部分在第一字线的侧壁上，并且所述铁电材料包括稀土金属；以及第一沟道区域，位于所述铁电材料的侧壁上，所述第一沟道区域包括氧化物半导体材料；以及第二存储器单元，位于所述第一存储器单元上方。在一些实施例中，铁电材料包含HfLaO、HfCeO、HfGdO、HfZrLaO、HfZrGdO、HfZrYO、HfZrCeO、HfZrSrO或其组合。在一些实施例中，铁电材料具有带有斜方晶格的晶体结构。在一些实施例中，氧化物半导体材料从位线的侧壁连续地延伸到源极线的侧壁，并且其中，所述源极线和所述位线各自沿垂直于所述半导体衬底的主表面的方向延伸。在一些实施例中，第二存储器单元包括第二薄膜晶体管，所述第二薄膜晶体管包括：所述铁电材料的第二部分，所述铁电材料的所述第二部分接触所述第一字线上方的第二字线，所述第二字线和所述第一字线由介电层隔开；以及第二沟道区域。在一些实施例中，第一字线比所述第二字线长。在一些实施例中，氧化物半导体材料包括ZnO、InWO、InGaZnO、InZnO、ITO或其组合。
在一些实施例中，一种方法，包括：图案化延伸穿过第一导电线的第一沟槽；沿着所述第一沟槽的侧壁和底面沉积铁电(FE)材料，其中，沉积所述FE材料包括原子层沉积(ALD)工艺以沉积含铪化合物，并且其中，所述含铪化合物还包括稀土金属；以及在所述FE材料上方沉积氧化物半导体(OS)层，所述OS层沿所述第一沟槽的所述侧壁和所述底面延伸。在一些实施例中，ALD工艺包括：形成氧化铪的第一单分子层；以及在所述第一单分子层上方形成稀土金属氧化物的第二单分子层。在一些实施例中，ALD工艺还包括：在所述第一单分子层与所述第二单分子层之间形成氧化锆的第三单分子层。在一些实施例中，ALD工艺还包括：在所述第二单分子层上方形成氧化锆的第三单分子层。在一些实施例中，ALD工艺还包括形成与所述第一单分子层接触的氧化铪的第四单分子层；以及形成与所述第二单分子层直接接触的稀土金属氧化物的第五单分子层。在一些实施例中，还包括在沉积所述FE材料之后，在400℃或更低的温度下对所述FE材料执行退火工艺，其中，由于所述退火工艺，所述FE材料具有斜方晶格结构。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种存储器单元，包括：
薄膜晶体管，位于半导体衬底上方，所述薄膜晶体管包括：
铁电(FE)材料，接触字线，所述FE材料为含铪化合物，并且所述含铪化合物包括稀土金属；以及
氧化物半导体(OS)层，接触源极线和位线，其中，所述FE材料设置在所述OS层和所述字线之间。
2.根据权利要求1所述的存储器单元，其中，所述稀土金属的离子半径大于铪的离子半径。
3.根据权利要求1所述的存储器单元，其中，所述稀土金属是镧、钇、钆、铈或锶。
4.根据权利要求1所述的存储器单元，其中，所述含铪化合物是氧化物。
5.根据权利要求1所述的存储器单元，其中，所述含铪化合物还包括锆。
6.根据权利要求1所述的存储器单元，其中，所述含铪化合物具有斜方晶格晶体结构。
7.根据权利要求1所述的存储器单元，所述字线的纵轴平行于半导体衬底的主表面延伸，所述源极线的纵轴垂直于所述半导体衬底的所述主表面延伸，并且所述位线的纵轴垂直于所述半导体衬底的所述主表面延伸。
8.一种半导体器件，包括：
半导体衬底；
第一存储器单元，位于所述半导体衬底上方，所述第一存储器单元包括第一薄膜晶体管，其中，所述第一薄膜晶体管包括：
铁电材料的第一部分，所述铁电材料的第一部分在第一字线的侧壁上，并且所述铁电材料包括稀土金属；以及
第一沟道区域，位于所述铁电材料的侧壁上，所述第一沟道区域包括氧化物半导体材料；以及
第二存储器单元，位于所述第一存储器单元上方。
9.根据权利要求8所述的半导体器件，其中，所述铁电材料包含HfLaO、HfCeO、HfGdO、HfZrLaO、HfZrGdO、HfZrYO、HfZrCeO、HfZrSrO或其组合。
10.一种形成半导体器件的方法，包括：
图案化延伸穿过第一导电线的第一沟槽；
沿着所述第一沟槽的侧壁和底面沉积铁电(FE)材料，其中，沉积所述FE材料包括原子层沉积(ALD)工艺以沉积含铪化合物，并且其中，所述含铪化合物还包括稀土金属；以及
在所述FE材料上方沉积氧化物半导体(OS)层，所述OS层沿所述第一沟槽的所述侧壁和所述底面延伸。
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