TWI796617B - 記憶胞、記憶裝置與其形成方法 - Google Patents

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世海 楊
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Abstract

一種記憶胞包括位於半導體基底之上的薄膜電晶體。所 述薄膜電晶體包括：接觸字元線的鐵電(FE)材料，所述鐵電材料是含鉿化合物，且所述含鉿化合物包括稀土金屬；及接觸源極線及位元線的氧化物半導體(OS)層，其中所述鐵電材料設置在所述氧化物半導體層與所述字元線之間。

Description

記憶胞、記憶裝置與其形成方法
本發明實施例是有關於記憶裝置與其形成方法。
在電子應用(例如包括無線電、電視、手機及個人計算裝置)的積體電路中使用半導體記憶體。半導體記憶體包括兩大類別。一種是揮發性記憶體；另一種是非揮發性記憶體。揮發性記憶體包括隨機存取記憶體(RAM)，隨機存取記憶體可被進一步劃分成兩個子類別即靜態隨機存取記憶體(RAM)及動態隨機存取記憶體(DRAM)。由於SRAM及DRAM在其斷電時將丟失其所儲存的資訊，因此SRAM及DRAM二者皆是揮發性的。
另一方面，非揮發性記憶體可保存其所儲存的資料。一種類型的非揮發性半導體記憶體是鐵電隨機存取記憶體(Ferroelectric random access memory，FERAM或FRAM)。FERAM的優點包括其寫入/讀取速度快且尺寸小。
本發明實施例提出一種記憶胞，包括：薄膜電晶體，位 於半導體基底之上，所述薄膜電晶體包括：鐵電(FE)材料，接觸字元線，所述鐵電材料是含鉿化合物，且所述含鉿化合物包含稀土金屬；以及氧化物半導體(OS)層，接觸源極線及位元線，其中所述鐵電材料設置在所述氧化物半導體層與所述字元線之間。
本發明實施例提出一種記憶裝置，包括：半導體基底；第一記憶胞，位於所述半導體基底之上的，所述第一記憶胞包括第一薄膜電晶體，其中第一薄膜電晶體包括：鐵電材料的第一部分，所述鐵電材料的所述第一部分位於第一字元線的側壁上，且所述鐵電材料包括稀土金屬；以及第一通道區，位於所述鐵電材料的側壁上，所述第一通道區包含氧化物半導體材料；以及位於所述第一記憶胞之上的第二記憶胞。
本發明實施例提出一種記憶裝置的形成方法，包括：將延伸穿過第一導線的第一溝渠圖案化；沿著所述第一溝渠的側壁及底表面沈積鐵電(FE)材料，其中沈積所述鐵電材料包括沈積含鉿化合物的原子層沈積(ALD)製程，且其中所述含鉿化合物更包含稀土金屬；以及在所述鐵電材料之上沈積氧化物半導體(OS)層，所述氧化物半導體層沿著所述第一溝渠的所述側壁及所述底表面延伸。
30C’-30C’:線
50:基底
52、52A、52B、52C、98A:介電層
56、82、118:光阻
72、72A、72B、72C、72D、106、108、116A、116B、116C:導線
58:多層式堆疊
60、62、64:區
61:開口
68:階梯結構
70:金屬間介電質(IMD)
80:硬罩幕
86、100、104:溝渠
90:鐵電(FE)材料
90A、90B、90C:單層
92:氧化物半導體(OS)層
98、102:介電材料
98B:附加介電材料
110、112、114:接觸窗
118:導通孔
120:開口
200:記憶陣列/內連線結構
202:記憶胞/閘極介電層
204:薄膜電晶體(TFT)/閘極電極
206:箭頭/源極/汲極區
208:閘極間隔件
210:第一ILD
212:第二ILD
214:源極/汲極接觸窗
216:閘極接觸窗
220:內連線結構
222:導電特徵
224:堆疊介電層
300:表
302:相圖
304:組成範圍
B-B’、C-C’、D-D’:橫截面
結合附圖閱讀以下詳細說明，會最佳地理解本揭露的各 個態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1A、圖1B及圖1C示出根據一些實施例的記憶陣列的立體圖、電路圖及俯視圖。
圖2、圖3A、圖3B、圖4、圖5、圖6、圖7、圖8A、圖8B、圖9A、圖9B、圖9C、圖9D、圖9E、圖9F、圖9G、圖10A、圖10B、圖11、圖12、圖13、圖14A、圖14B、圖14C、圖15A、圖15B、圖15C、圖16A、圖16B、圖16C、圖17A、圖17B、圖17C、圖18A、圖18B、圖18C、圖19、圖20、圖21、圖22、圖23、圖24、圖25、圖26A、圖26B、圖27、圖28A、圖28B、圖28C及圖28D示出根據一些實施例的製造記憶陣列的不同視圖。
圖29、圖30及圖31示出根據一些實施例的記憶陣列的不同視圖。
圖32示出各種元素的離子半徑及較佳相的表格。
圖33示出含鉿化合物實施例的相圖。
以下揭露內容提供用於實作本發明的不同特徵的諸多不同的實施例或實例。以下闡述組件及佈置的具體實例以簡化本揭露。當然，這些僅為實例而非旨在進行限制。例如，在以下說明中，在第二特徵之上或第二特徵上形成第一特徵可包括其中第一 特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成附加特徵進而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露在各種實例中可重複使用參考編號及/或字母。此種重複使用是為了簡明及清晰起見，且自身並不表示所論述的各個實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如“在...之下”、“在...下方”、“下部的”、“在...上方”、“上部的”等空間相對性用語來闡述圖中所示一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外還囊括裝置在使用或操作中的不同定向。設備可被另外定向(旋轉90度或處於其他定向)，且本文中所用的空間相對性描述語可同樣相應地進行解釋。
各種實施例提供具有多個垂直堆疊記憶胞的三維(three-dimensional，3D)記憶陣列。每一記憶胞包括具有充當閘極電極的字元線區、充當第一源極/汲極電極的位元線區及充當第二源極/汲極電極的源極線區的薄膜電晶體(thin film transistor，TFT)。每一TFT更包括鐵電(ferroelectric，FE)材料(例如，做為閘極介電層)及氧化物半導體(oxide semiconductor，OS)通道區。
圖1A、圖1B及圖1C示出根據一些實施例的記憶陣列的實例。圖1A以三維視圖示出記憶陣列200的一部分的實例；圖1B示出記憶陣列200的電路圖；且圖1C示出根據一些實施例的 記憶陣列200的俯視圖。記憶陣列200包括多個記憶胞202，所述多個記憶胞202可排列成列及行的柵格。記憶胞202可進一步垂直地堆疊以提供三維記憶陣列，由此增大裝置密度。記憶陣列200可設置在半導體晶粒的後段製程(back end of line，BEOL)中。舉例而言，記憶陣列可設置於半導體晶粒的內連線層中(例如形成於半導體基底上的一或多個主動裝置(例如，電晶體)上方)。
在一些實施例中，記憶陣列200是快閃記憶陣列，例如非或記憶陣列(NOR memory array)等。每一記憶胞202可包括具有鐵電(FE)材料90做為閘極介電質的薄膜電晶體(TFT)204。在一些實施例中，每一TFT 204的閘極電性耦合至相應的字元線(例如，導線72)，每一TFT 204的第一源極/汲極區電性耦合至相應的位元線(例如，導線106)，且每一TFT 204的第二源極/汲極區電性耦合至相應的源極線(例如，導線108)，所述相應的源極線將第二源極/汲極區電性耦合至接地。記憶陣列200的同一水平列中的記憶胞202可共享共用字元線，而記憶陣列200的同一垂直行中的記憶胞可共享共用源極線及共用位元線。
記憶陣列200包括多條垂直堆疊的導線72(例如，字元線)，其中在導線72中的相鄰的導線72之間設置有介電層52。導線72在與下伏的基底(未在圖1A及圖1B中明確示出)的主表面平行的方向上延伸。導線72可具有階梯架構，使得下部導線72較上部導線72長且在側向上延伸超過上部導線72的端點。舉例而言，在圖1A中，示出導線72的多個堆疊層，其中最頂部導線 72是最短的，而最底部導線72是最長的。導線72的相應的長度可在朝向下伏的基底的方向上增加。以此種方式，可自記憶陣列200上方觸及每一導線72的的一部分，且導電接觸窗可形成於每一導線72所暴露部分。
記憶陣列200更包括多條導線106(例如，位元線)及導線108(例如，源極線)。導線106及108可各自在與導線72垂直的方向上延伸。在導線106及導線108中的相鄰的導線106與導線108之間設置有介電材料98，且介電材料98將所述相鄰的導線106與導線108隔離開。多對導線106及108連同相交的導線72界定每一記憶胞202的邊界，且在相鄰對導線106及108之間設置有介電材料102，且介電材料102將相鄰對導線106及108隔離開。在一些實施例中，導線108電性耦合至接地。儘管圖1A示出導線106相對於導線108特定放置，然而應理解，在其他實施例中可將導線106及108的放置翻轉。
記憶陣列200亦可包括氧化物半導體(oxide semiconductor，OS)層92。OS層92可為記憶胞202的TFT 204提供通道區。舉例而言，當藉由對應的導線72施加適當的電壓(例如，高於對應TFT 204的相應起始電壓(Vth))時，OS層92的與導線72相交的區可使得電流能夠自導線106流動至導線108(例如，在箭頭206所指示的方向上)。
在導線72與OS層92之間設置有FE材料90，且FE材料90可為TFT 204提供閘極介電質。因此，記憶陣列200亦可被 稱為鐵電隨機存取記憶體(FERAM)陣列。在一些實施例中，FE材料90可為包含稀土金屬的鉿系化合物。稀土金屬的離子半徑可大於鉿。例如，稀土金屬可為鑭、釔、釓、鈰、鍶等。包含稀土金屬可容許FE材料90藉由相對低溫的回火製程(例如，在約400℃或小於400℃下)達成斜方晶體結構。例如，FE材料90中的稀土摻雜劑可擴大FE層90的穩定斜方相的組成範圍。因此，包含稀土金屬實施例的FE層90為記憶陣列200提供改善的低熱預算、後段製程(back end of line，BEOL)整合。此外，藉由在FE材料90中包含稀土金屬，可提高FE材料90的本徵疲勞效能及耐久性。例如，在實驗資料中，相較於不具有稀土金屬實施例的FE材料，FE材料90的耐久性可提高至少十倍，且FE材料90可容許至少108個極化循環，而不會使FE材料90顯著退化。因此，各種實施例提高所得裝置的可靠度及製造容易性。
FE材料90可在兩個不同方向中的一個方向上極化，且可藉由在FE材料90上施加適當的電壓差並產生適當的電場來改變極化方向。極化可相對局部化(例如，一般包含於記憶胞202的每一邊界內)，且FE材料90的連續區可延伸跨越多個記憶胞202。根據FE材料90的特定區的極化方向，對應薄TFT 204的起始電壓變化，且可儲存數位值(例如，0或1)。舉例而言，當FE材料90的區具有第一電性極化方向時，對應的TFT 204可具有相對低的起始電壓，且當FE材料90的區具有第二電性極化方向時，對應的TFT 204可具有相對高的起始電壓。所述兩個起始電壓之 間的差可被稱為起始電壓偏移。較大的起始電壓偏移可以更容易地讀取儲存於對應的記憶胞202中的數位值(例如，更不容易出現錯誤)。
為對記憶胞202執行寫入操作，在與記憶胞202對應的FE材料90的一部分上施加寫入電壓。例如可藉由向對應的導線72(例如，字元線)及對應的導線106/108(例如，位元線/源極線)施加適當的電壓來施加寫入電壓。藉由在FE材料90的所述部分上施加寫入電壓，可改變FE材料90的所述區的極化方向。因此，對應的TFT 204的對應起始電壓亦可自低起始電壓切換至高起始電壓，或者自高起始電壓切換至低起始電壓，且數位值可被儲存於記憶胞202中。由於導線72與導線106及108相交，因此可為寫入操作選擇各別的記憶胞202。
為對記憶胞202執行讀取操作，向對應的導線72(例如，字元線)施加讀取電壓(低起始電壓與高起始電壓之間的電壓)。依據FE材料90的對應區的極化方向而定，可導通或可不導通記憶胞202的TFT 204。因此，導線106可藉由導線108(例如，耦合至接地的源極線)放電或可不放電，且可確定儲存於記憶胞202中的數位值。由於導線72與導線106及108相交，因此可為讀取操作選擇各別的記憶胞202。
圖1A進一步示出用於後面的圖中的記憶陣列200的參考橫截面。橫截面B-B’沿著導線72的縱向軸線且位於例如與TFT 204的電流流動的方向平行的方向上。橫截面C-C’垂直於橫截面 B-B’且平行於導線72的縱軸。橫截面C-C’延伸穿過導線106。橫截面D-D’平行於橫截面C-C’，並延伸穿過介電材料102。為清楚起見，後續的圖是指這些參考橫截面。
圖2至圖28B是根據一些實施例在製造記憶陣列200中的各中間階段的視圖。根據一些實施例，在圖2至圖8B中，形成多層式堆疊58，並在多層式堆疊58中形成溝渠，由此界定導線72。導線72可對應於記憶陣列200中的字元線，且導線72可進一步為記憶陣列200的所得TFT提供閘極電極。圖3A及圖8A以三維視圖示出。圖2、圖3B、圖4、圖5、圖6、圖7及圖8B是沿著圖1A中所示的參考橫截面C-C’示出。
在圖2中，提供基底50。基底50可為半導體基底，例如塊狀半導體、絕緣體上半導體(semiconductor-on-insulator，SOI)基底等，所述半導體基底可為經摻雜的(例如，用p型或n型摻雜劑)或未經摻雜的。基底50可為晶圓，例如矽晶圓。一般而言，SOI基底是形成在絕緣體層上的半導體材料層。絕緣體層可為例如掩埋氧化物(buried oxide，BOX)層、氧化矽層等。絕緣體層設置在基底(通常為矽或玻璃基底)上。亦可使用例如多層式基底或梯度基底等其他基底。在一些實施例中，基底50的半導體材料可包括：矽；鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包括矽-鍺、砷磷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦及/或砷磷化鎵銦；或其組合。
圖2進一步示出可形成於基底50之上的電路。所述電路包括位於基底50的頂表面處的主動裝置(例如，電晶體)。電晶體可包括位於基底50的頂表面之上的閘極介電層202及位於閘極介電層202之上的閘極電極204。在基底50中在閘極介電層202及閘極電極204的相對兩側上設置有源極/汲極區206。閘極間隔件208沿著閘極介電層202的側壁形成且將源極/汲極區206與閘極電極204分開適當的橫向距離。在一些實施例中，電晶體可為平面場效電晶體(field effect transistor，FET)、鰭型場效電晶體(fin field effect transistor，finFET)、奈米場效電晶體(nano-field effect transistor，nanoFET)等。
第一層間介電質(inter-layer dieletric，ILD)210環繞源極/汲極區206、閘極介電層202及閘極電極204，並且將源極/汲極區206、閘極介電層202及閘極電極204隔離開，而第二ILD 212位於第一ILD 210之上。源極/汲極接觸窗214延伸穿過第二ILD 212及第一ILD 210且電性耦合至源極/汲極區206，並且閘極接觸窗216延伸穿過第二ILD 212且電性耦合至閘極電極204。在第二ILD 212、源極/汲極接觸窗214及閘極接觸窗216之上具有包括一個或多個堆疊介電層224以及形成於所述一個或多個介電層224中的導電特徵222的內連線結構220。儘管圖2示出兩個堆疊介電層224，但應理解，內連線結構200可包括設置有導電特徵222的任意數目的介電層224。內連線結構220可電性連接至閘極接觸窗216及源極/汲極接觸窗214，以形成功能電路。在一些實施例 中，由內連線結構220形成的功能電路可包括邏輯電路、記憶體電路、感測放大器、控制器、輸入/輸出電路、影像感測器電路、類似電路或其組合。儘管圖2論述形成於基底50之上的電晶體，然而亦可形成其他主動裝置(例如，二極體等)及/或被動裝置(例如，電容器、電阻器等)做為功能電路的部件。
在圖3A及圖3B中，在圖2所示結構之上形成多層式堆疊58。出於簡潔及清晰的目的，後續的圖式將省略基底50、電晶體、ILD及內連線結構120。儘管多層式堆疊58被示出為接觸內連線結構220的介電層224，然而可在基底50與多層式堆疊58之間設置任意數目的中間層。舉例而言，在基底50與多層式堆疊58之間可設置包括位於絕緣層(例如，低介電常數(low-k)介電層)中的導電特徵的一個或多個附加內連線層。在一些實施例中，可將導電特徵圖案化以為基底50及/或記憶陣列200(參見圖1A及圖1B)上的主動裝置提供電源、接地及/或訊號線。
多層式堆疊58包括導線72A至72D(被統稱為導電層54)與介電層52A至52C(被統稱為介電層52)的交替層。在後續步驟中可將導電層54圖案化以界定導線72(例如，字元線)。導電層54可包含導電材料，例如銅、鈦、氮化鈦、鉭、氮化鉭、鎢、釕、鋁、其組合等，且介電層52可包含絕緣材料，例如氧化矽、氮化矽、氮氧化矽、其組合等。導電層54及介電層52可各自使用例如化學氣相沈積(CVD)、原子層沈積(ALD)、物理氣相沈積(PVD)、電漿增強型化學氣相沈積(PECVD)等形成。儘 管圖3A及圖3B示出特定數目的導電層54及介電層52，然而其他實施例可包括不同數目的導電層54及介電層52。
在圖4中，在多層式堆疊58之上沈積硬罩幕80及光阻82。硬罩幕80可包含例如氮化矽、氮氧化矽等，其可藉由CVD、PVD、ALD、PECVD等來沈積。例如，光阻82可藉由使用旋塗技術來形成。
在圖5中，將光阻82圖案化以形成溝渠86。光阻可使用可接受的微影技術來圖案化。例如，光阻82被暴露於光以圖案化。在曝光製程之後，可將光阻82顯影，依據所使用的是負型阻劑還是正型阻劑移除光阻的被曝光或未曝光部分，由此界定所形成溝渠86的圖案化。
在圖6中，使用可接受的蝕刻製程，例如藉由濕法或乾法蝕刻、反應性離子蝕刻(reactive ion etch，RIE)、中性束蝕刻(NBE)等或其組合，將光阻82的圖案轉移至硬罩幕80。蝕刻可為非等向性的。因此，形成延伸穿過硬罩幕80的溝渠86。光阻82可藉由例如是灰化製程來移除。
在圖7中，使用一種或多種可接受的蝕刻製程，例如藉由濕法或乾法蝕刻、反應性離子蝕刻(RIE)、中性束蝕刻(NBE)等或其組合，將硬罩幕80的圖案轉移至多層式堆疊58。蝕刻製程可為非等向性的。因此，溝渠86延伸穿過多層式堆疊58，且導線72(例如，字元線)由導電層54形成。藉由蝕刻穿過導電層54的溝渠86，相鄰的導線72可彼此分開。隨後，在圖8A及圖8B 中，可藉由例如濕法蝕刻製程、乾法蝕刻製程、平坦化製程、其組合等可接受的製程來移除硬罩幕80。
圖9A至圖14C示出在溝渠86中形成TFT 204(參見圖1B)的通道區並將其圖案化。圖9A、圖10A及圖14A以三維視圖示出。在圖9B、圖9C、圖9D、圖10B、圖11、圖12、圖13及圖14B中，沿著圖1A的線C-C’提供剖視圖。圖14C示出TFT結構的對應俯視圖。
在圖9A及圖9B中，在溝渠86中共形地沈積FE材料90。FE材料90可以是具有能夠藉由在FE材料90上施加適當的電壓差而在兩個不同的極化方向之間切換的材料。例如，FE材料90的極化可由於施加電壓差產生的電場而改變。
例如，FE材料90可為高介電常數(high-k)介電材料，例如鉿(Hf)系介電材料等。在一些實施例中，FE材料90是含鉿化合物，例如氧化鉿鋯(HfZnO)、氧化鉿鋁(HfAlO)、氧化鉿鑭(HfLaO)、氧化鉿鈰(HfCeO)、氧化鉿(HfO)、氧化鉿釓(HfGdO)、氧化鉿矽(HfSiO)、氧化鉿鋯鑭(HfZrLaO)、氧化鉿鋯釓(HfZrGdO)、氧化鉿鋯釔(HfZrYO)、氧化鉿鋯鈰(HfZrCeO)、氧化鉿鋯鍶(HfZrSrO)等。例如，含鉿化合物可更包含稀土金屬，例如離子半徑大於鉿的稀土金屬。在一些實施例中，稀土金屬可為鈰(Ce)、釔(Y)、釓(Gd)、鑭(La)、鍶(Sr)等。圖32提供示出各種元素的離子半徑及每一元素的對應較佳相(例如，四方(t)或四方/立方(t/c))的表300。如圖所示，離子半徑高於 鉿的稀土金屬可具有四方及立方(t/c)的較佳相。藉由在FE材料90的含鉿化合物中包含這些具有較佳t/c相的稀土金屬，可在相對低的回火溫度下(例如，在約400℃或小於400℃的溫度下)在FE材料90中達成斜方晶格結構。例如，圖33示出二氧化鉿(HfO2)、二氧化鋯(ZrO2)及稀土金屬氧化物(MO)的相圖302。在圖33中，斜方相的組成範圍304相對大，且可大於不具有稀土金屬實施例的鉿系化合物的斜方組成範圍。藉由包含稀土金屬，可相對容易地(例如，在較低溫度下)在FE材料90中達成斜方晶格結構，且FE材料90可在BEOL製程的相對低的熱預算內形成(例如，在不損壞前段製程(FEOL)特徵(例如形成在基底50上的主動裝置)的溫度下)。
在一些實施例中，使用ALD製程來形成FE材料90。圖9C、圖9D、圖9E及圖9F示出根據一些實施例的在ALD製程期間的FE材料90的詳細視圖。ALD製程可包括形成多個單層90A至90C，每一單層為一個分子厚。單層90A可為稀土金屬氧化物(例如離子半徑大於鉿的稀土金屬氧化物)的單層。在一些實施例中，單層90A是CeO、YO、GdO、LaO、SrO等。單層90B可為單層二氧化鋯(ZrO2)等，而單層90C可為單層二氧化鉿(HfO2)等。單層90A、90B、90C中的每一者的材料可藉由將一種或多種適當的前驅物通入ALD沈積室中而形成於溝渠86中。例如，為形成氧化鑭，La(fAMD)3等可做為前驅物通入ALD室；為形成氧化釔，Y(CpBut)3等可做為前驅物通入ALD室；為形成氧化釓， Gd(DPDMG)3等可做為前驅物通入ALD室；為形成氧化鈰，Ce(iPrCp)2(N-iPr-amd)等可做為前驅物通入ALD室；而為形成氧化釔，Y(CpBut)3等可做為前驅物通入ALD室。在其他實施例中可使用其他前驅物。
單層90A、90B及90C可以任何合適的次序來沈積。例如，圖9C示出單層90A、90B及90C以單層90C、直接沈積在單層90C上的單層90B及直接沈積在單層90B上的單層90A的重複圖案來沈積的實施例。做為另一實例，圖9D示出單層90A、90B及90C以單層90C、直接沈積在單層90C上的單層90A及直接沈積在單層90A上的單層90B的重複圖案來沈積的實施例。做為另一實例，圖9E示出單層90A、90B及90C以單層90A、直接沈積在單層90A上的單層90C及直接沈積在單層90C上的單層90B的重複圖案來沈積的實施例。做為再一實例，圖9D示出形成多個單層90C，在所述多個單層90C上直接形成多個單層90B，且在所述多個單層90B上直接形成多個單層90A的實施例。圖9C至圖9F僅出於說明目的示出單層90A、90B及90C的特定數量及圖案。在其他實施例中，可形成單層90A、90B及90C的其他圖案及/或其他數量。
在一些實施例中，可選擇單層90A、90B及90C中的每一者的相應數量，使得FE材料90處於其斜方相的組成範圍(例如，在一些實施例中，圖33的範圍304)內。例如，FE層90中鋯的莫耳百分比可介於約40%至約70%的範圍內，且FE層90中 稀土金屬的莫耳百分比可介於約1%至約10%的範圍內。FE層90中的元素的莫耳百分比可藉由形成適當數量的單層90A、90B或90C中的每一者來控制。藉由形成具有上述組成的FE材料90，FE材料90可在回火後具有斜方晶格結構。已經觀察到，當各種元素(例如，鋯及/或稀土金屬)的數量在上述範圍之外時，FE材料90在回火後可能不具有斜方晶格結構。
在沈積各個單層(例如，單層90A、90B及90C)之後，可執行回火製程。做為回火製程的結果，FE材料90可具有帶有斜方晶格的晶體結構。圖9G示出由回火製程產生的鐵電相鉿鋯稀土金屬氧化物。回火製程可在約400℃或小於400℃的溫度下執行。藉由在FE材料90中包含稀土金屬(例如，具有較鉿更大的離子半徑)，以相對低的溫度回火仍可在FE材料90中達成斜方晶格結構。因此，可改善記憶陣列200的BEOL整合。此外，已經觀察到，藉由在FE材料90中包含稀土金屬，FE材料90的耐久性可提高十倍或大於十倍。例如，可執行108或更多次極化循環，FE材料90也不會顯著退化。
在圖10A及圖10B中，在溝渠86中FE材料90之上共形地沈積OS層92。OS層92包含適於為TFT(例如，TFT 204，參見圖1A)提供通道區的材料，例如氧化鋅(ZnO)、氧化銦鎢(InWO)、氧化銦鎵鋅(InGaZnO)、氧化銦鋅(InZnO)、氧化銦錫(ITO)、其組合等。OS層92可藉由CVD、PVD、ALD、PECVD等來沈積。OS層92可在FE層90之上沿著溝渠86的側壁及底表 面延伸。在沈積OS層92之後，可在氧相關周圍環境中執行回火步驟(例如，在約300℃到約450℃的溫度範圍下)來活化OS層92的電荷載子。
在圖11中，在溝渠86中OS層92之上沈積介電層98A。介電層98A可包含例如氧化矽、氮化矽、氮氧化矽等，其可藉由CVD、PVD、ALD、PECVD等來沈積。介電層98A可在OS層92之上沿著溝渠86的側壁及底表面延伸。
在圖12中，溝渠86中的介電層98A的底部部分可例如，使用微影與蝕刻的組合來移除。蝕刻可為任何可接受的蝕刻製程，例如藉由濕法或乾法蝕刻、反應性離子蝕刻(RIE)、中性束蝕刻(NBE)、類似蝕刻或其組合。蝕刻可為非等向性的。
隨後，亦如圖12所示，介電層98A可用作蝕刻罩幕，以蝕刻穿過溝渠86中的OS層92的底部部分。蝕刻可為任何可接受的蝕刻製程，例如藉由濕法或乾法蝕刻、反應性離子蝕刻(RIE)、中性束蝕刻(NBE)、類似蝕刻或其組合。蝕刻可為非等向性的。蝕刻OS層92可暴露出FE材料90的位於溝渠86的底表面上的部分。因此，OS層92的位於溝渠86的相對側壁上的部分可彼此分開，此會改善記憶陣列200(參見圖1A)的記憶胞202之間的隔離。
在圖13中，溝渠86的剩餘部分可沈積附加介電材料98B來填充。介電材料98B可具有與介電層98A相同的材料組成，且使用與介電層98A類似的製程來形成。以下，介電材料98B及介 電層98A可被統稱為介電材料98。
在圖14A至圖14C中，然後對介電材料98、OS層92及FE材料90執行移除製程，以移除多層式堆疊58之上的多餘材料。在一些實施例中，可利用平坦化製程，例如化學機械研磨(chemical mechanical polish，CMP)、回蝕製程、其組合等。平坦化製程暴露多層式堆疊58，使得在平坦化製程完成之後，多層式堆疊58的頂表面是齊平的。圖14C示出圖14A所示結構的對應俯視圖。
圖15A至圖18C示出製造記憶陣列200中的導線106及108(例如，源極線及位元線)的中間步驟。導線106及108可沿著與導線72垂直的方向延伸，使得記憶陣列200的各別胞元可被選擇用於讀取及寫入操作。圖15A至圖18C，以「A」結尾的圖示出三維視圖。在圖15A至圖18C中，以「B」結尾的圖示出俯視圖，且以「C」結尾的圖示出沿圖1A的線C-C’的對應剖視圖。
在圖15A、圖15B及圖15C中，穿過OS層92及介電材料98將溝渠100圖案化。圖15C示出圖15B中的線C-C’的剖視圖。例如，溝渠100的圖案化可藉由微影與蝕刻的組合來執行。溝渠100可設置在FE材料90的相對側壁之間，且溝渠100可實體地分開記憶陣列200(參見圖1A)中的相鄰記憶胞堆疊。
在圖16A、圖16B及圖16C中，在溝渠100中沈積介電材料102，且介電材料102填充溝渠100。圖16C示出圖16B中的線C-C’的剖視圖。介電層102可包含例如氧化矽、氮化矽、氮氧化矽等，其可藉由CVD、PVD、ALD、PECVD等來沈積。介電層 102可在OS層92之上沿著溝渠86的側壁及底表面延伸。在沈積之後，可執行平坦化製程(例如，CMP、回蝕等)來移除介電材料102的多餘部分。在所得結構中，多層式堆疊58、FE材料90、OS層92及介電材料102的頂表面可為實質上齊平的(例如，在製程變化內)。在一些實施例中，可選擇介電材料98及102的材料，使得其可相對於彼此被選擇性地蝕刻。例如，在一些實施例中，介電材料98是氧化物，而介電材料102是氮化物。在一些實施例中，介電材料98是氮化物，而介電材料102是氧化物。其他材料亦是可能的。
在圖17A、圖17B及圖17C中，將溝渠104圖案化用於導線106及108。圖17C示出圖17B中的線C-C’的俯視圖。例如，藉由使用微影與蝕刻的組合將介電材料98圖案化來將溝渠104圖案化。
例如，可在多層式堆疊58、介電材料98、介電材料102、OS層92及FE材料90之上沈積光阻118。光阻118可例如是藉由使用旋塗技術來形成。將光阻118圖案化以界定開口120。每一開口120可與介電材料102的對應區交疊，且每一開口120可進一步部分地暴露出介電材料98的兩個單獨的區。例如，每一開口120可暴露出介電材料102的區；部分地暴露出介電材料98的第一區；且部分地暴露出介電材料98的第二區，所述第二區藉由介電材料102的區與介電材料98的第一區分開。以此種方式，開口120中的每一者可界定由介電材料102分開的導線106及相鄰導線108 的圖案化。光阻可使用可接受的微影技術來圖案化。例如，光阻118被暴露於光用於圖案化。在曝光製程之後，依據使用負型阻劑還是正型阻劑，可將光阻118顯影以移除光阻的被曝光或未曝光部分，由此界定所形成開口120的圖案化。
隨後，可藉由例如蝕刻來移除介電材料98被開口120暴露的部分。蝕刻可為任何可接受的蝕刻製程，例如藉由濕法或乾法蝕刻、反應性離子蝕刻(RIE)、中性束蝕刻(NBE)、類似蝕刻或其組合。蝕刻可為非等向性的。蝕刻製程可使用蝕刻介電材料98而不顯著蝕刻介電材料102的蝕刻劑。結果，即使開口120暴露出介電材料102，介電材料102仍可不會被顯著移除。溝渠104的圖案可對應於導線106及108(參見圖18A、圖18B及圖18C)。例如，介電材料98的一部分可保留在每對溝渠104之間，而介電材料102可設置在相鄰對的溝渠104之間。在溝渠104被圖案化之後，可藉由例如灰化來移除光阻118。
在圖18A、圖18B及圖18C中，用導電材料來填充溝渠104以形成導線106及108。圖18C示出圖18B中的線C-C’的俯視圖。導線106及108可各自包含導電材料，例如銅、鈦、氮化鈦、鉭、氮化鉭、鎢、釕、鋁、其組合等，其可各自使用例如CVD、ALD、PVD、PECVD等來形成。在沈積導線106及導電材料之後，可執行平坦化(例如，CMP、回蝕等)來移除導電材料的多餘部分，由此形成導線106及108。在所得結構中，多層式堆疊58、FE材料90、OS層92、導線106及導線108的頂表面可為實質上 齊平的(例如，在製程變化內)。導線106可對應於記憶陣列中的位元線，而導線108可對應於記憶陣列200中的源極線。此外，導線106及108可為記憶陣列200中的TFT提供源極/汲極電極。儘管圖18C示出僅示出導線106的剖視圖，但導線108的剖視圖可為相似的。
圖19至圖28B是根據一些實施例在製造記憶陣列200的階梯結構中的各中間階段的視圖。圖19、圖20、圖21、圖22、圖23、圖24、圖25、圖26B、圖27、及圖28B是沿著圖1中所示的參考橫截面B-B’示出。圖26A及圖28A以三維視圖示出。
在圖19中，在多層式堆疊58之上形成光阻56。如上所述，多層式堆疊58可包括導線72(標記為72A、72B、72C及72D)與介電層52(標記為52A、52B及52C)的交替層。光阻56可藉由使用旋塗技術來形成，且可使用可接受的微影技術來圖案化。
在圖20中，將光阻56圖案化以暴露出區60中的多層式堆疊58，同時掩蔽多層式堆疊58的剩餘部分(例如，包含FE材料90、OS層92、導線106及導線108的部分)。例如，多層式堆疊58的最頂層(例如，導線72D)可暴露在區60中。光阻可遮蔽及保護多層式堆疊58的包含FE材料90、OS層92、導線106及導線108的部分，直至光阻56被移除(參見圖26A及圖26B)。
在圖21中，使用光阻56做為罩幕來蝕刻區60中的多層式堆疊58的被暴露部分。蝕刻可為任何可接受的蝕刻製程，例如藉由濕法或乾法蝕刻、反應性離子蝕刻(RIE)、中性束蝕刻 (NBE)、類似蝕刻或其組合。蝕刻可為非等向性的。蝕刻可移除區60中的導線72D及介電層52C的部分，並界定開口61。由於導線72D及介電層52C具有不同的材料組成，因此用於移除這些層的被暴露部分的蝕刻劑可為不同的。在一些實施例中，介電層52C在蝕刻導線72D時充當蝕刻停止層，且導線72C在蝕刻介電層52C時充當蝕刻停止層。結果，可選擇性地移除介電層52C及導線72D的部分，而不移除多層式堆疊58的剩餘層，且開口61可延伸至期望的深度。做為另一選擇，在開口61達到期望的深度之後，可使用定時蝕刻製程來停止對開口61的蝕刻。在所得結構中，導線72C被暴露在區60中。
在圖22中，對光阻56進行修整以暴露出多層式堆疊58的額外部分。光阻可使用可接受的微影技術來修整。做為修整的結果，光阻56的寬度減小，且區60及62中的多層式堆疊58的部分可被暴露出。例如，導線72C的頂表面可暴露在區60中，而導線72D的頂表面可暴露在區62中。
在圖23中，藉由使用光阻56做為罩幕的可接受的蝕刻製程來移除區60及62中的導線72D、介電層52C、導線72C及介電層52B的部分。蝕刻可為任何可接受的蝕刻製程，例如藉由濕法或乾法蝕刻、反應性離子蝕刻(RIE)、中性束蝕刻(NBE)、類似蝕刻或其組合。蝕刻可為非等向性的。蝕刻可將開口61進一步延伸至多層式堆疊58中。由於導線72D/72C及介電層52C/52B具有不同的材料組成，因此用於移除這些層的被暴露部分的蝕刻 劑可為不同的。在一些實施例中，在蝕刻導線72D時介電層52C充當蝕刻停止層；在蝕刻介電層52C時導線72C充當蝕刻停止層；在蝕刻導線72C時介電層52B充當蝕刻停止層；而在蝕刻介電層52B時導線72B充當蝕刻停止層。結果，可選擇性地移除導線72D/72C及介電層52C/52B的部分，而不移除多層式堆疊58的剩餘層，且開口61可延伸至期望的深度。此外，在蝕刻製程期間，導線72及介電層52的未蝕刻部分充當下伏的層的罩幕，且結果，導線72D以及介電層52C的先前圖案(參見圖22)可轉移至下伏的導線72C以及介電層52B。在所得結構中，導線72B暴露在區60中，而導線72C暴露在區62中。
在圖24中，對光阻56進行修整以暴露出多層式堆疊58的額外部分。光阻可使用可接受的微影技術來修整。做為修整的結果，光阻56的寬度減小，且區60、62及64中的多層式堆疊58的部分可被暴露出。例如，導線72B的頂表面可暴露在區60中；導線72C的頂表面可暴露在區62中；而導線72D的頂表面可暴露在區64中。
在圖25中，藉由使用光阻56做為罩幕的可接受的蝕刻製程來移除區60、62及64中的導線72D、72C及72B的部分。蝕刻可為任何可接受的蝕刻製程，例如藉由濕法或乾法蝕刻、反應性離子蝕刻(RIE)、中性束蝕刻(NBE)、類似蝕刻或其組合。蝕刻可為非等向性的。蝕刻可將開口61進一步延伸至多層式堆疊58中。在一些實施例中，在蝕刻導線72D時介電層52C充當蝕刻 停止層；在蝕刻導線72C時介電層52B充當蝕刻停止層；而在蝕刻導線72B時介電層52A充當蝕刻停止層。結果，可選擇性地移除導線72D、72C及72B的部分，而不移除多層式堆疊58的剩餘層，且開口61可延伸至期望的深度。此外，在蝕刻製程期間，介電層52中的每一者充當下伏的層的罩幕，且結果，介電層52C/52B的先前圖案(參見圖24)可轉移至下伏的導線72C/72B。在所得結構中，介電層52A暴露在區60中；介電層52B暴露在區62中；且介電層52C暴露在區64中。
在圖26A及圖26B中，可例如藉由可接受的灰化或濕法剝除製程來移除光阻56。因此，形成階梯結構68。階梯結構包括導線72與介電層52的交替者的堆疊。下部導線72更寬且側向延伸超過上部導線72，且導電層72中的每一者的寬度在朝向基底50的方向上增加。例如，導線72A可較導線72B長；導線72B可較導線72C長；且導線72C可較導線72D長。結果，在隨後的處理步驟中，可自階梯結構68上方至每一導線72形成導電接觸窗。
在圖27中，在多層式堆疊58之上沈積金屬間介電質(inter-metal dielectric，IMD)70。IMD70可由介電材料形成，且可藉由例如CVD、電漿增強型CVD(PECVD)或可流動CVD(flowable CVD，FCVD)等任何合適的方法來沈積。介電材料可包括磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、硼摻雜磷矽酸鹽玻璃(BPSG)、未摻雜矽酸鹽玻璃(USG)等。可使用藉由任何可接受的製程形成的其他絕緣材料。IMD 70沿著導線72的側 壁以及介電層52的側壁延伸。此外，IMD 70可接觸介電層52中的每一者的頂表面。
如圖27中進一步所示，然後對IMD 70應用移除製程，以移除多層式堆疊58之上的多餘介電材料。在一些實施例中，可利用平坦化製程，例如化學機械研磨(CMP)、回蝕製程、其組合等。平坦化製程暴露出多層式堆疊58，使得在平坦化製程完成之後，多層式堆疊58及IMD 70的頂表面齊平。
在圖28A、圖28B、圖28C及圖28D中，在導線72、導線106及導線108上形成接觸窗110。圖28A示出記憶陣列200的立體圖；圖28B示出記憶陣列200的俯視圖；且圖28C示出僅沿著圖28A的線30C’-30C’的裝置及下伏的基底的剖視圖；且圖28D示出沿著圖1A的線B-B’的所述裝置的剖視圖。在一些實施例中，導線72的階梯形狀可在每一導線72上提供導電接觸窗110著陸的表面。形成接觸窗110可包括例如使用微影與蝕刻的組合在IMD 70及介電層52中圖案化出開口以暴露出導線72的部分。在開口中形成例如擴散阻擋層、黏合層等襯裡(未示出)及導電材料。襯裡可包含鈦、氮化鈦、鉭、氮化鉭等。導電材料可為銅、銅合金、銀、金、鎢、鈷、鋁、鎳等。可執行例如CMP等平坦化製程，以自IMD 70的表面移除多餘的材料。剩餘的襯裡及導電材料在開口中形成接觸窗110。
同樣如圖28A的立體圖所示，亦可分別在導線106及導線108上形成導電接觸窗112及114。導電接觸窗110、112及114 可分別電性連接至導線116A、116B及116C，導線116A、116B及116C將記憶陣列連接至下伏的/上覆的電路系統(例如，控制電路系統)及/或半導體晶粒中的訊號線、電源線及接地線。例如，導通孔118可延伸穿過IMD 70，以將導線116C電性連接至內連線結構220的下伏的電路系統及基底50上的主動裝置，如圖28C所示。可穿過IMD 70形成其他導通孔，以將導線116A及116B電性連接至內連線結構220的下伏的電路系統。在替代實施例中，除了內連線結構220之外或代替內連線結構220，可藉由在記憶陣列200之上形成的內連線結構來提供往來於記憶陣列的佈線走線及/或電源線。因此，可完成記憶陣列200。
儘管圖2至圖28B的實施例示出導線106及108的特定圖案，但其他配置亦是可能的。例如，在這些實施例中，導線106及108具有交錯的圖案。在一些實施例中，陣列的同一列中的導線106及108全部彼此對準。圖29示出俯視視圖，且圖30示出沿著圖28的線C-C’的剖視圖。圖31示出沿著圖29的線D-D’的剖視圖。在圖29、圖30及圖31中，相同的參考編號指示藉由與圖2至圖28B的元件相同的製程形成的相同元件。
各種實施例提供具有垂直堆疊記憶胞的三維記憶陣列。記憶胞各自包括具有FE閘極介電材料及氧化物半導體通道區的TFT。在一些實施例中，FE材料90可為包含稀土金屬的鉿系化合物。稀土金屬的離子半徑可大於鉿。例如，稀土金屬可為鑭、釔、釓、鈰、鍶等。包含稀土金屬可容許FE材料90藉由相對低溫的 回火製程(例如，在約400℃或小於400℃下)達成斜方晶體結構。例如，FE材料90中的稀土摻雜劑可擴大FE層90的穩定斜方相的組成範圍。因此，包含稀土金屬實施例的FE層90為記憶陣列200提供改善的低熱預算、BEOL整合。此外，藉由在FE材料90中包含稀土金屬，可提高FE材料90的本徵疲勞效能及耐久性。例如，在實驗資料中，相較於不具有稀土金屬實施例的FE材料而言，FE材料90的耐久性可提高至少十倍，且FE材料90可容許至少108個極化循環，而不會使FE材料90顯著退化。因此，各種實施例提高所得裝置的可靠度及製造容易性。
在一些實施例中，一種記憶胞包括位於半導體基底之上的薄膜電晶體。所述薄膜電晶體包括：接觸字元線的鐵電(FE)材料，所述鐵電材料是含鉿化合物，且所述含鉿化合物包含稀土金屬；及接觸源極線及位元線的氧化物半導體(OS)層，其中所述鐵電材料設置在所述氧化物半導體層與所述字元線之間。視需要在一些實施例中，所述稀土金屬的離子半徑大於鉿的離子半徑。視需要在一些實施例中，所述稀土金屬是鑭、釔、釓、鈰或鍶。視需要在一些實施例中，所述含鉿化合物是氧化物。視需要在一些實施例中，所述含鉿化合物更包含鋯。視需要在一些實施例中，所述含鉿化合物具有斜方晶格晶體結構。視需要在一些實施例中，所述字元線的縱軸平行於所述半導體基底的主表面延伸，所述源極線的縱軸垂直於所述半導體基底的所述主表面延伸，且所述位元線的縱軸垂直於所述半導體基底的所述主表面延 伸。
在一些實施例中，一種裝置包括半導體基底；位於所述半導體基底之上的第一記憶胞，所述第一記憶胞包括第一薄膜電晶體，其中所述第一薄膜電晶體包括：鐵電材料的第一部分，所述鐵電材料的所述第一部分位於第一字元線的側壁上，且所述鐵電材料包含稀土金屬；及位於所述鐵電材料的側壁上的第一通道區，所述第一通道區包含氧化物半導體材料；及位於所述第一記憶胞之上的第二記憶胞。視需要在一些實施例中，所述鐵電材料包括HfLaO、HfCeO、HfGdO、HfZrLaO、HfZrGdO、HfZrYO、HfZrCeO、HfZrSrO或其組合。視需要在一些實施例中，所述鐵電材料具有帶有斜方晶格的晶體結構。視需要在一些實施例中，所述氧化物半導體材料自位元線的側壁連續延伸至源極線的側壁，且其中所述源極線及所述位元線各自沿著與所述半導體基底的主表面垂直的方向延伸。視需要在一些實施例中，所述第二記憶胞包括第二薄膜電晶體，所述第二薄膜電晶體包括：所述鐵電材料的第二部分，所述鐵電材料的所述第二部分接觸所述第一字元線之上的第二字元線，且所述第二字元線與所述第一字元線被介電層分開；及第二通道區。視需要在一些實施例中，所述第一字元線較所述第二字元線長。視需要在一些實施例中，所述氧化物半導體材料包括ZnO、InWO、InGaZnO、InZnO、ITO或其組合。
在一些實施例中，一種方法包括：將延伸穿過第一導線的第一溝渠圖案化；沿著所述第一溝渠的側壁及底表面沈積鐵電 (FE)材料，其中沈積所述鐵電材料包括沈積含鉿化合物的原子層沈積(ALD)製程，且其中所述含鉿化合物更包含稀土金屬；及在所述鐵電材料之上沈積氧化物半導體(OS)層，所述氧化物半導體層沿著所述第一溝渠的所述側壁及所述底表面延伸。視需要在一些實施例中，所述原子層沈積製程包括：形成氧化鉿的第一單層；及在所述第一單層之上形成稀土金屬氧化物的第二單層。視需要在一些實施例中，所述原子層沈積製程更包括：在所述第一單層與所述第二單層之間形成氧化鋯的第三單層。視需要在一些實施例中，所述原子層沈積製程更包括：在所述第二單層之上形成氧化鋯的第三單層。視需要在一些實施例中，所述原子層沈積製程更包括：形成接觸所述第一單層的氧化鉿的第四單層；及形成直接接觸所述第二單層的稀土金屬氧化物的第五單層。視需要在一些實施例中，所述方法更包括在沈積所述鐵電材料之後，在400℃或小於400℃的溫度下對所述鐵電材料執行回火製程，其中做為所述回火製程的結果所述鐵電材料具有斜方晶格結構。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的各個態樣。熟習此項技術者應理解，其可容易地使用本揭露做為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，這些等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神 及範圍的條件下在本文中作出各種改變、代替及變更。
90A、90B、90C:單層

Claims (10)

  1. 一種記憶裝置，包括：半導體基底；第一記憶胞，位於所述半導體基底之上，所述第一記憶胞包括：第一薄膜電晶體，位於半導體基底之上，所述薄膜電晶體包括：鐵電(FE)材料，位於字元線的側壁且接觸所述字元線的所述側壁，所述鐵電材料是含鉿化合物，且所述含鉿化合物包含稀土金屬；以及氧化物半導體(OS)通道層，位於所述鐵電材料的側壁上，接觸源極線及位元線，其中所述鐵電材料設置在所述氧化物半導體通道層與所述字元線之間；以及位於所述第一記憶胞之上的第二記憶胞。
  2. 如請求項1所述的記憶胞，其中所述稀土金屬的離子半徑大於鉿的離子半徑。
  3. 如請求項1所述的記憶胞，其中所述稀土金屬是鑭、釔、釓、鈰或鍶。
  4. 如請求項1所述的記憶胞，其中所述含鉿化合物更包含鋯。
  5. 如請求項1所述的記憶胞，其中所述含鉿化合物具有斜方晶格晶體結構。
  6. 一種記憶裝置，包括： 半導體基底；第一記憶胞，位於所述半導體基底之上，所述第一記憶胞包括第一薄膜電晶體，其中第一薄膜電晶體包括：鐵電材料的第一部分，所述鐵電材料的所述第一部分位於第一字元線的側壁上，且所述鐵電材料包括稀土金屬；以及第一通道區，位於所述鐵電材料的側壁上，所述第一通道區包含氧化物半導體材料；以及位於所述第一記憶胞之上的第二記憶胞。
  7. 如請求項6所述的記憶裝置，其中所述鐵電材料具有帶有斜方晶格的晶體結構。
  8. 一種記憶裝置的形成方法，包括：將延伸穿過第一導線的第一溝渠圖案化；沿著所述第一溝渠的側壁及底表面沈積鐵電(FE)材料，其中沈積所述鐵電材料包括沈積含鉿化合物的原子層沈積(ALD)製程，且其中所述含鉿化合物更包含稀土金屬；以及在所述鐵電材料之上沈積氧化物半導體(OS)層，所述氧化物半導體層沿著所述第一溝渠的所述側壁及所述底表面延伸。
  9. 如請求項8所述的記憶裝置的形成方法，其中所述原子層沈積製程包括：形成氧化鉿的第一單層；及在所述第一單層之上形成稀土金屬氧化物的第二單層。
  10. 如請求項8所述的記憶裝置的形成方法，更包括在沈積所述鐵電材料之後，在400℃或小於400℃的溫度下對所述 鐵電材料執行回火製程，其中做為所述回火製程的結果所述鐵電材料具有斜方晶格結構。
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