TWI538215B - 場效電晶體及包含該場效電晶體之記憶體與半導體電路 - Google Patents

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Description

場效電晶體及包含該場效電晶體之記憶體與半導體電路
本發明係關於場效電晶體及包含其之半導體裝置。
傳統上使用例如矽等半導體以形成用於半導體積體電路等的場效電晶體(於下稱為FET)(舉例而言，請參見非專利文獻1)。近年來，已報告包含具有2.5eV或更高的能帶隙之氧化物半導體的場效電晶體。特別地，已揭露藉由極度地降低半導體層中的施子濃度，能將關閉狀態電流降低至一般方法無法測量到的值(舉例而言，請參見專利文獻1)。
舉例而言，在包含矽的FET中每一微米的通道寬度之關閉狀態電流一般大於或等於1×10-15A/μm，而在包含銦-鎵-鋅為基礎的氧化物(In-Ga-Zn為基礎的氧化物)半導體之FET中，每一微米的通道寬度之關閉狀態電流小於或等於1×10-18A/μm。這是因為在本質半導體中熱激發的載子的濃度因為其大的能帶隙而極度低。當能帶隙大於或等於3eV時，最小的關閉狀態電流理論上小於或等 於1×10-31A/μm。
當具有相當小的關閉狀態電流之FET用於包含一FET及一電容器的動態隨機存取記憶體(1T1C DRAM)中時，更新操作之間的間隔充份長。理想上，無更新操作，資料仍能被半永久地固持(請參見專利文獻2)。
此外，當使用均具有相當小的關閉狀態電流之複數個FET以形成包含二電晶體及一電容器的增益胞記憶體時，能提供半永久固持資料的非依電性記憶體電路。雖然迄今已提出的增益胞記憶體不需要具有大容量的電容器且被視為克服1T1C DRAM的缺點之元件，但是，在很多情形中，無法充份地降低增益胞記憶體的關閉狀態電流，因此，增益胞記憶體尚未進入實際運用(請參見專利文獻3)。
〔參考文獻〕 〔專利文獻〕
〔專利文獻1〕美國專利申請公開號2011/0148455
〔專利文獻2〕美國專利申請公開號2011/0156027
〔專利文獻3〕美國專利號7468901
〔非專利文獻〕Hisamoto等揭示的「A Folded-channel MOSFET for Deep-sub-tenth Micron Era」，IEDM Tech.Dig.,pp.1032-1034,1998。
但是，本案發明人已發現，當通道長度足夠長時無法 取得此相當小的關閉狀態電流，以及，因為短通道效應，當通道長度等於或小於100nm時，無法取得此相當小的關閉狀態電流。
參考圖10A及10B，說明上述的理由。圖10A顯示通道長度足夠長的情形。電子(載子)從均與氧化物半導體201a形成歐姆接觸的源極204a和汲極205a注入至膜形式的氧化物半導體201a中。但是，當閘極203a的功函數高於或等於5.2eV時，從氧化物半導體201a中移除電子，以及，在寬廣區域中形成電子不存在的空乏區206a。
藉由空乏區206a，能防止電流在源極204a與汲極205a之間流動；結果，能取得相當小的關閉狀態電流。閘極絕緣膜202a愈薄及其介電係數愈高時，愈有效地移除電子。此外，閘極203a的功函數愈高，則愈有效地移除電子。
圖10B顯示氧化物半導體的通道長度縮短而其厚度維持與圖10A相同時之情形。在此情形中，閘極不會特別影響氧化物半導體201b的下部(與閘極絕緣膜202b相對立的部份)，因此，無法充份地降低電子濃度。換言之，在氧化物半導體201b中的閘極203b側上形成空乏區206b，而空乏區206b未形成於氧化物半導體201b的下部中。結果，無法充份地防止在源極204b與汲極205b之間流動的電流。
在某些情形中，以氧化物半導體201b製成儘可能薄的方式，解決此問題。但是，當氧化物半導體201b的厚 度小於1nm時，可能發生與氧化物半導體201b的半導體特徵有關的問題。特別是在氧化物半導體201b具有晶體結構的情形中，在某些情形中，可能無法取得所需的晶性。
在包含矽的FET中，導因於短通道長度的關閉狀態電流的增加及次臨界特徵的劣化已知為短通道效應。在包含氧化物半導體的FET中，此短通道效應變成更嚴苛的。這是因為難以在包含氧化物半導體的FET中形成用於將通道形成區與源極或汲極分隔的PN接面，而在包含矽的FET中源極與通道形成區、或是汲極與通道形成區能由PN接面分隔。
一般而言，舉例而言，在包含矽的FET中源極和汲極是高濃度N型區的情形中，通道形成區是具有適當濃度的P型區。藉由依此方式形成的PN接面，能防止電子從源極或汲極注入通道。當通道形成區中的P型雜質的濃度高時，更有效地防止電子注入。因此，在包含矽的FET中，當通道長度短時，短通道效應由通道形成區的雜質濃度的增加抑制。
另一方面，與在矽中不同，在氧化物半導體中難以藉由摻雜來控制型式(導電率型)。舉例而言，使用例如氧化銦等含有銦的氧化物或是例如氧化鋅等含鋅的氧化物，以形成N型半導體，但是，使用這些氧化物，無法形成P型半導體。因此，與包含矽的FET不同，無法採用通道形成區是具有高濃度的P型區之方法。
為了取得微小化，需要縮短通道長度，且希望即使具有短通道時，仍能取得充份小的關閉狀態電流。本發明的實施例之目的是提供FET，其中，防止導因於短通道的關閉狀態電流增加。此外，本發明的實施例是提供充份微小化的FET。再者，本發明的實施例之目的是提供包含FET的半導體裝置。此外，本發明的實施例的目的是提供FET或半導體裝置的製造方法。本發明取得上述目的中至少之一。
本發明的實施例是FET，其包含形成為實質上垂直於絕緣表面的薄氧化物半導體、形成為遮蓋氧化物半導體的閘極絕緣膜、及形成為遮蓋閘極絕緣膜的條狀閘極。氧化物半導體的厚度大於或等於1nm且小於或等於30nm，較佳地大於或等於3nm且小於或等於5nm，以及，其高度大於或等於最小特徵尺寸。條狀閘極的寬度大於或等於10nm且小於或等於100nm，較佳地大於或等於10nm且小於或等於30nm。注意，在本說明書中「實質上垂直於」一詞意指由物體的表面形成的角度大於或等於70°且小於或等於110°之情形。
本發明的實施例是FET，其包含形成為實質上垂直於絕緣表面的薄氧化物半導體、均與氧化物半導體的至少三表面相接觸的源極和汲極、以及形成為遮蓋氧化物半導體的閘極絕緣膜。氧化物半導體的厚度大於或等於1nm且小於或等於30nm，較佳地大於或等於3nm且小於或等於5nm，以及，其高度大於或等於最小特徵尺寸。此 處，源極與汲極之間的距離大於或等於10nm且小於或等於100nm，較佳地大於或等於10nm且小於或等於30nm。
在上述中，使用氧化銦、氧化鋅、或氧化錫作為氧化物半導體。或者，使用例如In-Zn為基礎的氧化物、Sn-Zn為基礎的氧化物、Al-Zn為基礎的氧化物、Zn-Mg為基礎的氧化物、Sn-Mg為基礎的氧化物、In-Mg為基礎的氧化物、In-Sn為基礎的氧化物、或In-Ga為基礎的氧化物等二成分金屬氧化物。此處，舉例而言，In-Ga為基礎的氧化物意指含有5原子%或更高的各別銦(In)及鎵(Ga)之氧化物，以及可以含有其它元素。
舉例而言，在使用In-Zn為基礎的氧化物之情形中，使用含有In/Zn=0.5至50、較佳地In/Zn=1至20、更較佳地In/Zn=1.5至15之氧化物靶其包含銦(In)及鋅(Zn)，以形成氧化物半導體。注意，在用於形成具有In：Zn：O=x：y：z的原子比例之In-Zn為基礎的氧化物之靶中，較佳地滿足z>1.5x+y之關係。當銦的比例增加時，FET的遷移率增加。
類似地，使用例如In-Ga-Zn為基礎的氧化物、In-Sn-Zn為基礎的氧化物、In-Al-Zn為基礎的氧化物、Sn-Ga-Zn為基礎的氧化物、Al-Ga-Zn為基礎的氧化物、或Sn-Al-Zn為基礎的氧化物等三成分金屬氧化物作為氧化物半導體。此外，可以使用例如In-Sn-Ga-Zn為基礎的氧化物等四成分金屬氧化物。
此處，舉例而言，In-Ga-Zn為基礎的氧化物意指含有3.3原子%或更高的各銦(In)、鎵(Ga)、及鋅(Zn)且可以含有其它元素。此外，In-Sn-Ga-Zn為基礎的氧化物意指含有2.5原子%或更高的各銦(In)、錫(Sn)、鎵(Ga)、及鋅(Zn)且可以含有其它元素。
此外，在上述中，氧化物半導體可以具有具晶性的區域。此外，在區域中的晶體的c軸較佳地實質上垂直於氧化物半導體的表面。特別地，FET的通道區域(閘極形成於上的區域或是由閘極遮蓋的區域)較佳地具有結晶性。
當從垂直於a-b平面的方向觀看時，此晶體具有以三角形、六角形、等邊三角形、或是正六邊形配置的原子，以及此晶體具有金屬原子在c軸方向以多層配置的相或是金屬原子及氧原子在c軸方向以多層配置的相。包含c軸實質上垂直於表面的氧化物半導體稱為c軸對齊的結晶氧化物半導體(c-axis aligned crystalline oxide semiconductor；CAAC-OS)。
在上述中，部份氧化物半導體可以包含含有氮、硼、或磷等區域。特別地，以自行對準方式，使用閘極作為掩罩，以例如離子佈植法等方法，形成此區域。此外，整體或部份氧化物半導體可以含有例如鎳或銅等具有吸收電子的功能之金屬元素、或是具有形成0.1原子%至5原子%的過氧化物的功能之金屬元素。
在上述中，閘極絕緣膜可以含有一或更多選自氧化矽、氧化鉭、氧化鉿、氧化鋁、氧化釔、氧化鑭、矽酸鉿、氧氮化矽、及氮化矽之材料。
此外，在上述中，使用氧以外成分的50原子%或更多是選自矽、鉭、鉿、鋁、釔、及鑭之一或更多元素的氧化物，以形成閘極絕緣膜。
本說明書中的金屬元素意指稀有氧體元素、氫、硼、碳、氮、16族元素(例如氧)、17族元素(例如氟)、矽、磷、鍺、砷、及銻以外的所有元素。此外，「氧化物」一詞意指氧的百分比在元素上比包含於化合物中的金屬元素高50原子%或更高之化合物。
本發明的另一實施例是包含一或更多上述FET的記憶體。關於記憶體，可為1T1C RAM及增益胞記憶體。本發明的另一實施例是包含使用上述FET形成的暫存器之半導體電路，例如，中央處理單元(CPU)或其它半導體積體電路(例如LSI)。
在任何上述結構中，薄的氧化物半導體的三表面由閘極遮蓋。因此，能有效地移除從源極或汲極注入至薄的氧化物半導體之電子，且源極與汲極之間的區域的大部份是空乏區，造成關閉狀態電流降低。
100‧‧‧絕緣表面
101‧‧‧氧化物半導體
102‧‧‧閘極絕緣膜
103‧‧‧閘極
104‧‧‧源極
105‧‧‧汲極
106‧‧‧空乏區
107‧‧‧N型區
108‧‧‧N型區
110‧‧‧側壁絕緣體
111‧‧‧障壁絕緣體
112‧‧‧層間絕緣體
113‧‧‧位元線
113a‧‧‧導體區
114‧‧‧驅動電路部
115‧‧‧胞電晶體
116‧‧‧電容器
117‧‧‧導電電極
118‧‧‧下電極
119‧‧‧電容器絕緣膜
120‧‧‧上電極
121‧‧‧閘極
122‧‧‧汲極
123‧‧‧源極
124‧‧‧讀取字線
125‧‧‧位元線
126‧‧‧電容器
127‧‧‧寫入電晶體
128‧‧‧讀取電晶體
201a‧‧‧氧化物半導體
201b‧‧‧氧化物半導體
201c‧‧‧氧化物半導體
202a‧‧‧閘極絕緣膜
202b‧‧‧閘極絕緣膜
202c‧‧‧閘極絕緣膜
203a‧‧‧閘極
203b‧‧‧閘極
203c‧‧‧閘極
204a‧‧‧源極
204b‧‧‧源極
204c‧‧‧源極
205a‧‧‧汲極
205b‧‧‧汲極
205c‧‧‧汲極
206a‧‧‧空乏區
206b‧‧‧空乏區
207‧‧‧N型區
208‧‧‧N型區
301‧‧‧中央處理單元
302‧‧‧主記憶體
303‧‧‧時脈控制器
304‧‧‧快取控制器
305‧‧‧串列介面
306‧‧‧I/O埠
307‧‧‧端子
308‧‧‧介面
309‧‧‧快取記憶體
401‧‧‧機殼
402‧‧‧機殼
403‧‧‧顯示部
404‧‧‧顯示部
405‧‧‧麥克風
406‧‧‧揚音器
407‧‧‧操作鍵
408‧‧‧探針筆
411‧‧‧機殼
412‧‧‧顯示部
413‧‧‧音頻輸入部
414‧‧‧音頻輸出部
415‧‧‧操作鍵
416‧‧‧光接收部
421‧‧‧機殼
422‧‧‧顯示部
423‧‧‧操作鍵
在附圖中：圖1顯示根據本發明的實施例之FET的實例；圖2顯示根據本發明的實施例之FET的實例；圖3顯示根據本發明的實施例之FET的實例；圖4顯示根據本發明的實施例之FET的實例； 圖5A及5B顯示根據本發明的實施例之FET的實例；圖6A及6B顯示根據本發明的實施例之FET的實例；圖7A及7B顯示根據本發明的實施例之FET的實例；圖8A及8B顯示根據本發明的實施例之FET的製造方法的實例；圖9A及9B顯示根據本發明的實施例之FET的製造方法的實例；圖10A至10C顯示習知的FET；圖11顯示本發明的實施例；圖12A及12B顯示本發明的實施例；圖13A及13B是比較根據本發明的實施例之FET與習知的FET之間的特徵之圖形；圖14顯示本發明的實施例之應用實例；以及圖15A至15C均顯示本發明的實施例之應用實例。
於下，將參考附圖，詳述實施例。注意，能以不同模式來實施實施例，習於此技藝者容易瞭解，在不悖離本發明的精神及範圍之下，可以以各種方式修改模式及細節。因此，本發明不應被解釋成侷限於下述實施例的說明。
(實施例1)
圖1、圖2、圖3、及圖4是本實施例的FET的形狀的概念視圖。圖1是FET的透視圖。圖2是由平面X切割的FET之剖面視圖。圖3是由平面Y切割的FET之剖面視圖。圖4是由平面Z切割的FET之剖面視圖。圖1、圖2、圖3、及圖4中所示的FET包含與絕緣表面100接觸的薄氧化物半導體101。氧化物半導體101的厚度t大於或等於1nm且小於或等於30nm，較佳地大於或等於3nm且小於或等於5nm，氧化物半導體101的高度h大於或等於5nm且小於或等於100nm，較佳地大於或等於10nm且小於或等於50nm。
氧化物半導體101較佳地具有晶體結構，以及，較佳地包含上述CAAC-OS。在此情形中，除了底表面之外，氧化物半導體101還具有眾多表面，較佳的是每一表面包含與該表面垂直的眾多晶體。為了取得此晶體狀態，在形成薄非晶氧化物半導體之後，在適當氛圍中，以適當溫度，較佳地執行熱處理。
源極104和汲極105設置成接觸部份氧化物半導體101。關於源極104和汲極105，舉例而言，可以使用具有例如鋁、鎂、鉻、銅、鉭、鈦、鉬、及鎢等任何金屬材料、或是含有任何上述金屬材料作為主成分的合金之層。舉例而言，使用Cu-Mg-Al合金材料的層作為合金材料層。或者，可以使用任何上述金屬材料的氮化物。
此外，FET包含閘極絕緣膜102，閘極絕緣膜102遮 蓋氧化物半導體101、源極104、和汲極105以及設置成接觸氧化物半導體101。使用一或更多選自氧化矽、氧化鉭、氧化鉿、氧化鋁、氧化釔、氧化鑭、矽酸鉿、氧氮化矽、及氮化矽之材料的單層或是二或更多層之堆疊，形成閘極絕緣膜102。
閘極103形成為遮蓋閘極絕緣膜102。閘極103可以接觸閘極絕緣膜102，或是閘極103不一定接觸閘極絕緣膜102。此外，閘極103具有條狀且形成為與本實施例的FET中的部份源極104和部份汲極105重疊。本FET的通道長度定義為源極104與汲極105之間的距離L1(請參見圖2及圖3)。
此外，通道寬度可以定義為氧化物半導體101的三表面的長度總合(約2h+t)(請參見圖4)。由於不論電路的最小特徵尺寸為何，h都可以增加，所以，通道寬度充份地大於通道長度。因此，FET的開啟狀態電流能增加。
使用例如鉑、鈀、及鋨等鉑類高貴金屬中之一或更多；例如鎢、鉬、及鈦、等金屬；金屬的氮化物；含銦的氮化物；含銦的氧氮化物；含鋅的氮化物；含鋅的氧氮化物；p型矽；等等的單層或是二或更多層的堆疊，形成閘極103。特別地，較佳的是在閘極絕緣膜102上設置具有高於或等於5.2eV的功函數之材料。舉例而言，由於氮化銦具有5.6eV的功函數，所以，較佳地使用氮化銦。
具有高功函數的材料通常具有高電阻率。當使用此材料時，具有高功函數的材料可以形成於閘極絕緣膜102 上，以及，比具有高功函數的材料具有更高的導電率之材料可以設於其上至具有適當厚度。對於具有更高導電率的材料的功函數並無限制。
如圖4中所示，氧化物半導體101的三表面由閘極103遮蓋。因此，從源極或汲極注入至氧化物半導體101的電子能被充份地移除，以及，空乏區106形成於源極與汲極之間；因此，關閉狀態電流降低。此外，不論FET的面積為何，FET的通道寬度都增加；因此，能提供能夠高速操作的半導體電路，並使半導體電路的集成度保持高集成度。
(實施例2)
圖5A及5B顯示本實施例的FET。圖5A是由平面X切割的FET之剖面視圖，對應於圖2。圖5B是由平面Y切割的FET之剖面視圖，對應於圖3。注意，由平面Z切割的本實施例的FET之剖面視圖與圖4相同。
本實施例的FET包含接觸絕緣表面100的氧化物半導體101。源極104和汲極105設置成接觸部份氧化物半導體101。此外，FET包含閘極絕緣膜102，閘極絕緣膜102遮蓋氧化物半導體101、源極104和汲極105且設置成接觸氧化物半導體101。此外，閘極103設置成遮蓋閘極絕緣膜102。本實施例的FET與實施例1的FET不同之處在於閘極103設置成不與源極104或汲極105重疊。
在圖5A及5B中所示的FET中，閘極103未與源極 104或汲極105重疊；但是，閘極103可以與源極104或汲極105中之僅一極相重疊。圖5A及5B中所示的FET的通道長度定義為L2，L2也是源極104與汲極105之間的距離。通道長度包含閘極103未與源極104重疊以及閘極103未與汲極105重疊的部份(偏移區)。以防止閘極103與源極104之間以及閘極103與汲極105之間的漏電流的觀點而言，圖5B中的偏移區的寬度x較佳地大於或等於10nm。
一般而言，當在源極與汲極之間設置偏移區時，開啟狀態電流降低。但是，如同在實施例1的FET中一般，不論電路的最小特徵尺寸為何，本實施例的FET的通道寬度W都能增加；因此，FET的開啟狀態電流充份大，使導因於偏移區的開啟狀態電流的降低偏移。
具體而言，當偏移區的寬度x大於或等於10nm且小於或等於30nm，較佳地大於或等於10nm且小於或等於20nm時，開啟狀態電流的下降非常小。此外，當設置具有上述尺寸的偏移區時，空乏區106擴大，能更有效地防止短通道效應。此外，在閘極103與源極104之間或是在閘極103與汲極105之間的寄生電容降低。
注意，即使在具有上述結構的FET包含薄的閘極絕緣膜之情形中，在關閉狀態中，閘極103與源極104之間或是閘極103與汲極105之間的漏電流降低。在此情形中的漏電流主要由穿隧效應造成，且於下稱為穿隧電流。如圖5A及5B中所示般，空乏區106的面積擴大至圍繞閘 極103與源極104之間的區域的中間以及閘極103與汲極105之間的區域的中間。
在此情形中，舉例而言，在閘極103與源極104之間的穿隧電流需要越過空乏區106及閘極絕緣膜102的二能障。根據源極104的空乏區106能障高度是氧化物半導體101的能帶隙的一半或更多；舉例而言，當氧化物半導體的能帶隙是3.2eV時，能障高度是1.6eV。
這小於典型的絕緣體之氧化矽的能障高度(約4eV或更小)；但是，在降低穿隧電流上，長的能障與高能障一樣有效或是更有效的。因此，在空乏區106充份地擴展及能障是長的情形中，穿隧電流充份地降低。
舉例而言，實施例1的FET未設有偏移區；因此，根據閘極絕緣膜102的厚度，決定源極104與閘極103之間的穿隧電流。結果，為了使穿隧電流小於或等於在源極與汲極之間流動的電流，閘極絕緣膜102的實體厚度需要大於或等於5nm。當閘極絕緣膜102的厚度小於5nm時，穿隧電流的貢獻增加，因此，包含穿隧電流的關閉狀態電流無法降低。
特別地，由於在實施例1的FET中源極104與閘極103重疊的面積大，所以，閘極絕緣膜102的實體厚度實際上需要大於或等於10nm。因此，閘極絕緣膜102愈厚，則FET的開啟狀態電流(亦即，切換速度)愈小。
另一方面，本實施例的FET僅需滿足條件：(1)如圖5B中所示，在空乏區106的端部與閘極103的端部之間 的距離y與閘極絕緣膜102的厚度之總合大於或等於5nm；或者，(2)空乏區106的端部與閘極103之間的距離y大於或等於5nm。
舉例而言，當距離y是5nm時，即使當閘極絕緣膜102的厚度為0時，仍然能防止關閉狀態中源極104與閘極103之間的穿隧電流。但是，假使閘極絕緣膜102的厚度為0時，FET無法在開啟狀態正常地操作。因此，閘極絕緣膜102的厚度實際上大於或等於0.5nm且小於或等於5nm，較佳地大於或等於0.5nm且小於或等於2nm。
考慮開啟狀態中漏電流的量，決定閘極絕緣膜102的厚度。以抑制耗電的觀點而言，厚的閘極絕緣膜102是較佳的，而以高速操作的觀點而言，薄的閘極絕緣膜102是較佳的。舉例而言，當在例如記憶體等開啟狀態週期短於或等於萬分之一的關閉狀態週期之裝置中使用FET時，即使閘極絕緣膜製成薄的時，耗電仍然不會顯著地增加。
(實施例3)
圖6A及6B顯示本實施例的FET。圖6A是由平面X切割的FET之剖面視圖，對應於圖2。圖6B是由平面Y切割的FET之剖面視圖，對應於圖3。注意，由平面Z切割的本實施例的FET之剖面視圖與圖4相同。本實施例的FET包含接觸絕緣表面100的氧化物半導體101。
源極104和汲極105設置成接觸部份氧化物半導體101。FET包含閘極絕緣膜102，閘極絕緣膜102遮蓋氧 化物半導體101、源極104和汲極105且設置成接觸氧化物半導體101。此外，閘極103設置成遮蓋閘極絕緣膜102。與實施例2的FET類似，閘極103設置成不與源極104或汲極105重疊。
本實施例的FET與實施例2的FET不同之處在於N型區107與N型區108設置在氧化物半導體101中。藉由使用閘極103、源極104、以及汲極105作為掩罩，以離子佈子法等等，將氮、硼、磷、等等導入氧化物半導體101中，依此方式，形成N型區107和N型區108。N型區107和N型區108中氮、硼、或磷的濃度高於或等於1×1018cm-3且低於或等於1×1022cm-3，較佳地高於或等於1×1018cm-3且低於或等於1×1020cm-3。
雖然圖6A及6B中所示的FET包含二個N型區，但是，可以僅設置一個N型區。圖6A及6B中所示的FET的通道長度實際上定義為閘極寬度L3。本實施例的FET的開啟狀態電流大於實施例2的FET的開啟狀態電流，以及，相較於實施例1中的FET，本實施例的FET中的閘極103與源極104之間或是閘極103與汲極105之間的寄生電容降低。
(實施例4)
圖7A及7B顯示本實施例的FET。圖7A是由平面X切割的FET之剖面視圖，對應於圖2。圖7B是由平面Y切割的FET之剖面視圖，對應於圖3。注意，由平面Z切 割的本實施例的FET之剖面視圖與圖4相同。本實施例的FET包含接觸絕緣表面100的氧化物半導體101。
源極104和汲極105設置成接觸部份氧化物半導體101。FET包含閘極絕緣膜102，閘極絕緣膜102遮蓋氧化物半導體101。閘極絕緣膜102的端部可以接觸源極104和汲極105。
此外，閘極103形成為遮蓋閘極絕緣膜102。側壁絕緣膜109與側壁絕緣膜110設置成接觸閘極103的端部。側壁絕緣膜109設置成接觸源極104，側壁絕緣膜110設置成接觸汲極105。側壁絕緣膜109及側壁絕緣膜110分別防止源極104和汲極105與閘極103接觸。
本實施例的FET包含設置在氧化物半導體101中的N型區107與N型區108。藉由使用閘極103作為掩罩，以離子佈子法等等，將氮、硼、磷、等等導入氧化物半導體101中，依此方式，形成N型區107和N型區108。N型區107和N型區108中氮、硼、或磷的濃度高於或等於1×1018cm-3且低於或等於1×1022cm-3，較佳地高於或等於1×1018cm-3且低於或等於1×1020cm-3。
圖7A及7B中所示的FET的通道長度實際上定義為閘極寬度L4。由於與源極104和汲極105重疊之氧化物半導體101的部份是N型區107和N型區108，但是，本實施例的FET的開啟狀態電流大於實施例3的FET的開啟狀態電流，以及，相較於實施例1中的FET，本實施例的FET中的閘極103與源極104之間或是閘極103與汲 極105之間的寄生電容降低。
於下，說明圖7A及7B中所示的FET的特徵計算結果(汲極電流(ID)的閘極電位(VG)相依性)以及圖10C中所示的平面FET。此處，在圖7A及7B中所示的FET中，L4=t=x1=x2=30nm，以及h=50nm。換言之，圖7A及7B中所示的FET的通道長度是30nm及其通道寬度是130nm。在圖10C中所示的FET中，L5=t=x1=x2=30nm，氧化物半導體201c的厚度d是30nm，以及其通道寬度是130nm。
此外，在圖7A及7B中所示的FET以及圖10C中所示的FET中，閘極絕緣膜102的相對介電係數以及閘極絕緣膜202c的相對介電係數為4.1；閘極絕緣膜102的厚度以及閘極絕緣膜202c的厚度為5nm；閘極103的功函數以及閘極203c的功函數為5.5eV；氧化物半導體101的能帶隙以及氧化物半導體201c的能帶隙是3.15eV；氧化物半導體101的電子親和力及氧化物半導體201c的電子親和力是4.6eV；氧化物半導體101的相對介電係數以及氧化物半導體201c的相對介電係數是15；N型區107以及N型區108的電阻率以及N型區207以及N型區208的電阻率是0.3Ω‧cm；以及，源極104和汲極105的功函數以及源極204c和汲極205c的功函數是4.6eV。
關於計算，使用Synopsys,Inc.製造的裝置模擬軟體Sentaurus Device。圖13A顯示計算結果。注意，源極的電位是0V，以及，汲極的電位是+1V。在圖13A中，結 構A是圖10C中所示的FET的結構，結構B是圖7A及7B中所示的FET的結構。
如圖13A中所示，特別地，具有結構A的FET之關閉狀態電流未降低，以及，即使當閘極的電位是-3V時，汲極電流大於或等於10-14A。相反地，在具有結構B的FET中，當閘極的電位是-1V時，汲極電流小於或等於10-18A，這意指關閉狀態電流充份地降低。
對上述中具有不同尺寸的FET執行相同的計算。在圖7A及7B中所示的FET中，L4=x1=x2=30nm，t=5nm以及h=15nm。換言之，圖7A及7B中所示的FET的通道長度是30nm及其通道寬度是35nm。在圖10C中所示的FET中，L5=x1=x2=30nm，d=5nm，以及通道寬度是35nm。圖13B顯示計算結果。注意，源極的電位是0V以及汲極的電位是+1V。
在圖13B中，結構A是圖10C中所示的FET的結構，結構B是圖7A及7B中所示的FET的結構。由於氧化物半導體201c的厚度降低(相對於通道長度)，所以，具有結構A的FET的關閉狀態電流稍微降低；但是，其關閉狀態電流仍然大於具有結構B的FET的關閉狀態電流。舉例而言，在閘極的電位是0V的情形中，具有結構B的FET的汲極電流小於或等於10-20A，而具有結構A的FET的汲極電流約為10-18A。
通道長度對氧化物半導體101或氧化物半導體201c的厚度t之比例(L/t)在圖13A中是1，而在圖13B中是 6。由於氧化物半導體201c變得更薄而通道長度維持相同，所以，具有結構A的FET顯示如圖13B中所示之相當有利的特徵，造成短通道效應的減輕。
在具有結構B的FET中，此氧化物半導體101的厚度的相對縮減會減輕短通道效應。此外，即使在平面FET無法顯示良好特徵之2或更低的L/t時，具有結構B的FET仍然顯示好至足以作為FET的特徵。
(實施例5)
將參考圖8A及8B以及圖9A和9B，說明本實施例的FET的製造方法。在圖8A及8B以及圖9A和9B中，如非專利文獻1的圖1中一般，顯示FET的每一製造步驟中的三剖面。注意，在下述說明中，習知的半導體製造技術可以參考專利文獻1及專利文獻2。
首先，如圖8A中所示，薄的氧化物半導體101形成於絕緣表面100上。氧化物半導體的厚度t大於或等於1nm且小於或等於30nm，較佳地大於或等於3nm且小於或等於5nm。氧化物半導體的高度h大於或等於5nm且小於或等於100nm，較佳地大於或等於10nm且小於或等於50nm。寬度w為給定值；但是，以集成度增加的觀點而言，寬度w為最小尺寸F的二倍或五倍。在眾多FET共用氧化物半導體101的情形中，寬度w不限於上述範圍。
圖8A中所示的氧化物半導體101是具有六表面的薄 長方實體。這些表面中之一(亦即，底面)包含在絕緣表面100中。這些表面中之另一面完全未接觸絕緣表面100，於下稱為表面α。其它四表面中之每一表面的部份(側)接觸絕緣表面100。其它四個表面的二最大表面稱為表面β，其餘二表面稱為表面γ。
雖然圖8A中的氧化物半導體101是一般長方實體，但是，氧化物半導體101可以具有其它形狀。舉例而言，在氧化物半導體101的任何剖面中的角落可以具有曲面，曲面具有特定曲率半徑。在該情形中，在表面α與表面β或表面γ之間的邊界在某些情形中是不清楚的。此外，底面可以大於表面α，或者底面可以小於表面α。
在形成氧化物半導體101之後，在250℃至750℃下，執行熱處理。較佳地，在具有極低水蒸汽濃度的超乾空氣(露點低於或等於-60℃，較佳地低於或等於-80℃)中或是高純度氧氣或是高純度氮氣的氛圍中(均具有大於或等於6N(低於或等於1ppm的雜質濃度)的純度，較佳地大於或等於7N(低於或等於0.1ppm的雜質濃度)的純度)，或是在1Pa或更低的高真空環境下，執行此熱處理。
當在此氛圍中執行熱處理時，氫從氧化物半導體101釋放。特別地，在具有大於或等於3eV的能帶隙以及大於或等於4eV的電子親和力之氧化物半導體中，氫作為施子；因此，以降低FET的關閉狀態電流之觀點而言，較佳的是降低氫濃度。
在某些情形中，c軸垂直於表面的晶體結構因取決於氧化物半導體101的材料之熱處理而出現。
注意，當氧化物半導體101在例如高真空氛圍等降壓氛圍中接受熱處理時，部份氧及氫被釋放。氧空乏也在氧化物半導體中作為施子；因此，較佳的是補償氧空乏。為了補償氧空乏，接續在降壓氛圍中的熱處理之後，較佳地執行氧化氛圍中的熱處理。
氧化物半導體101可以含有鎳或銅，具有吸收0.1原子%至5原子%的電子之特性，用於抑制導因於氧空乏的載子(在此情形中為電子)濃度之增加。
接著，閘極絕緣膜102形成為遮蓋氧化物半導體101。在決定電晶體的特徵時，閘極絕緣膜102的厚度及介電係數是重要的因素。閘極絕緣膜102的厚度大於或等於0.5nm且小於或等於20nm，較佳地大於或等於0.5nm且小於或等於10nm。在設置例如實施例2中所示的具有適當長度偏移區之情形中，能抑制穿隧電流；因此，閘極絕緣膜102的實體厚度可以小於或等於2nm。
例如氧化矽、氮化矽、氧氮化矽、氧化鋁、氧化鉿、氧化鑭、氧化鋯、或氧化鉭等已知的材料可以用於閘極絕緣膜102。
之後，形成第一導體材料以遮蓋閘極絕緣膜102。具有高於或等於5.2eV的功函數之材料(舉例而言，例如鉑、鋨、或鈀等鉑類高貴金屬、氮化銦、氧氮化銦(In-O-N)、銦鎵氧氮化物(In-Ga-O-N)、銦鋅氧氮化物 (In-Zn-O-N)、或銦鎵鋅氧氮化物(In-Ga-Zn-O-N)))可以用於接觸閘極絕緣膜102的第一導體材料膜的部份。可以使用例如鋁、銅、鈦、或鎢等含有具有高導體率的金屬材料作為其主成分的材料，以形成第一導體材料膜的其它部份。
然後，在第一導體材料膜上形成第一絕緣材料膜。可以使用氧化矽、氮化矽、氧氮化矽、氧化鋁、等等，以形成第一絕緣材料膜。
然後，如圖8B中所示般，將第一導體材料膜及第一絕緣材料膜蝕刻，以形成遮蓋氧化物半導體101的部份表面α及部份表面β的條狀閘極103上以及閘極103上的障壁絕緣體111。
之後，藉由使用閘極103及閘極103上的障壁絕緣體111作為遮罩，以離子法將磷注入至氧化物半導體101。可以注入氮或硼以取代磷。在任何情形中，氧化物半導體101取得N型導電率。於需要時，在離子注入之後，在250℃至750℃中執行熱處理。熱處理的最佳溫度及氛圍視注入的元素而不同。
在氧化物半導體101的高度h大於100nm的情形中，在某些情形中，離子未均勻地注入氧化物半導體101中；因此，氧化物半導體101的高度較佳地小於或等於100nm。在設置實施例2中所述的偏移區之情形中，省略此注入離子的步驟。
之後，形成第二絕緣材料膜以遮蓋閘極絕緣膜102、 閘極103、以及障壁絕緣體111。第二絕緣材料膜的材料可以選自任何第一絕緣材料膜的材料及類似於其之材料；但是，較佳的是，第二絕緣材料膜的蝕刻率不同於第一絕緣材料膜的蝕刻率。此外，較佳的是，第二絕緣材料膜具有類似於閘極絕緣膜102的蝕刻特徵。
之後，如圖9A中所示，藉由各向異性蝕刻法，側壁絕緣體109及側壁絕緣體110均形成於障壁絕緣體111及閘極103的側表面上。側壁絕緣體109及側壁絕緣體110的寬度均大於或等於5nm，較佳地大於或等於10nm。此時，未由側壁絕緣體109、側壁絕緣體110、或閘極103遮蓋的閘極絕緣膜102的部份也被蝕剖以曝露氧化物半導體101。
此時，如圖9A中所示，在某些情形中，蝕刻(過蝕刻)氧化物半導體101的上部(N型區107和N型區108)。這是因為第二絕緣材料膜相對於氧化物半導體101的蝕刻選擇性不夠高。
特別地，在使用氧化矽或氧氮化矽以形成第二絕緣材料膜的情形中，在乾蝕刻時，第二絕緣材料膜的蝕率速率與含有銦或鋅的氧化物半導體的蝕刻速率之間有些微的差異；結果，在任何情形中，氧化物半導體101被蝕刻。
此問題不僅發生於本實施例的FET中，也發生在圖10C中所示的平面FET中。特別地，在圖10C中所示的平面FET中，如上所述般，為了充份降低關閉狀態電流，氧化物半導體201c的厚度需要相當小。在此情形 中，可允許的蝕刻條件的範圍變得更窄；結果，當蝕刻條件偏離可允許的範圍時，在某些情形中，未被側壁絕緣體或閘極203c遮蓋的大部份的氧化物半導體201c被移除。
另一方面，在本實施例的FET中，舉例而言，氧化物半導體101的高度充份增加；因此，即使當氧化物半導體101被蝕刻至某種程度時，能夠無失敗地製造FET。
一般而言，蝕刻速率視具有某面積的表面中的部份而定。在圖10C中所示的平面FET中，相當難以在厚度方向上充份地降低整個表面上的氧化物半導體201c，這變成產量降低的大原因。
在本實施例的FET中，未在厚度t方向上，但在高度h方向上，較佳地充份降低氧化物半導體101的過蝕刻。由於高度h是厚度的數倍或更多倍，所以，可允許的蝕刻條件範圍較寬，導致更高的產量。
接著，形成第二導體材料膜，然後，使其接受蝕刻以形成如圖9B中所示的源極104和汲極105。源極104和汲極105形成為接觸氧化物半導體101的曝露部份。在圖9B中，源極104和汲極105形成為接觸氧化物半導體101的表面α、表面β、及表面γ；但是，源極104和汲極105不一定要接觸表面γ。
由於當曝露至空氣中時氧化物半導體101吸收水且劣化，所以，可以設置具有障壁特性的適當絕緣材料(例如，氮化矽、氧化鋁、或氮化鋁)，以防止FET接觸空氣。注意，在本實施例的FET中，大部份的氧化物半導 體101由閘極103、源極104、或汲極105遮蓋，以致於本FET比平面FET更耐用。
(實施例6)
雖然在上述實施例中，說明FET形成於絕緣表面上的每一實例，但是，FET可以形成在一部份是導體的表面上。在該情形中，FET電連接至下層。圖11是此FET及利用FET之半導體電路(記憶胞)的實例。
圖11顯示包含一電晶體及一電容器的隨機存取記憶體(RAM)之結構的實例。具有與包含矽半導體的FET相同配置的電路稱為1T1C DRAM。這是因為在包含矽半導體的FET中，由於其大的關閉狀態電流，資料需要每數十毫秒被寫入(更新)。
但是，如上所述，包含氧化物半導體的FET之關閉狀態電流比包含矽半導體的FET之關閉狀態電流還小，所以，在某些情形中，更新操作實際上是不必要的。將包含包括氧化物半導體的FET之半導體電路稱為「DRAM」並不適當；因此，於下，將此半導體電路簡稱為「RAM」或「1T1C RAM」，以將電路與具有另一結構的RAM區別。
將說明包含在圖11中所示的RAM中的另一電路及記憶胞的結構。圖11中所示的半導體電路包含形成於矽半導體基底的表面上之驅動電路部114，以及包含使用單晶矽半導體之電晶體、記憶胞的胞電晶體115、記憶胞的電 容器116、及設於記憶胞與驅動電路部之間的位元線113。使用各式各樣的任何導體材料，形成位元線113。位元線113電連接至驅動電路部114。
使用實施例2中所述的包含偏移區之FET作為記憶胞的胞電晶體。關於FET的製造方法及詳細結構，也可以參考實施例5。此處，顯示對應於圖5B的剖面視圖之剖面視圖。關於另一平面的剖面視圖，可以參考實施例2。注意，不限於實施例2中所述的FET，也可以使用其它實施例中所述的FET。
FET形成於層間絕緣體112及電連接至位元線113的導體區113a之上，以及包含氧化物半導體101、閘極絕緣膜102、閘極103、源極104、以及汲極105。部份氧化物半導體101及部份源極104與導體區113a接觸。導體區113a的表面較佳地是平坦的。汲極105未與導體區113a接觸。汲極105經由連接電極117而連接至電容器116。
電容器116包含下電極118、電容器絕緣膜119、及上電極120。注意，電容器的結構不限於此，可以使用各式各樣的已知堆疊電容器之結構。各式各樣的已知堆疊電容器的材料、厚度、尺寸、等等，可以應用至下電極118、電容器絕緣膜119、及上電極120。
(實施例7)
在本實施例中，將說明在所謂的增益胞記憶體中使用 實施例2的FET之實例。不限於實施例2的FET，可以使用實施例1及實施例3至5中的任何FET。
舉例而言，增益胞記憶體為專利文獻3中揭示的記憶體，以及，典型上包含二電晶體(寫入電晶體及讀取電晶體)以及一電容器。此外，舉例而言，可為包含三電晶體的增益胞記憶體、包含一電晶體、一二極體、及一電容器的增憶胞記憶體、等等。
圖12B是包含二電晶體及一電容器的記憶胞之電路圖。換言之，寫入電晶體127的閘極連接至寫入字線；電容器126的一電極連接至讀取字線；寫入電晶體127的源極以及讀取電晶體128的源極連接至位元線；寫入電晶體127的汲極以及電容器126的另一電極連接至讀取電晶體128的閘極；以及，讀取電晶體128的汲極連接至電源線。
由於經常更新是必要的，所以，包含包括矽半導體的FET之增益胞記憶體通常稱為增益胞DRAM。
由於增益胞記憶體中的電容器126的電容比DRAM中的電容足夠小，所以，已開發增益胞記憶體。亦即，在增益胞記憶體中，與讀取電晶體128的閘極電容有關地，決定電容器的所需電容，而在DRAM中，與位元線的寄生電容有關地，決定電容器的所需電容。
當電容器126的電容製成小的時，電容器充電及放電所需的時間，亦即切換週期，是短的。在DRAM中，電容器的充電及放電是比例限定因素，導致操作速度限制。 另一方面，在增益胞記憶體中，當設計規則縮小時，讀取電晶體128的閘極電容以及電容器126的電容以相同比例縮減；因此，製造能夠相當快速響應的記憶體。
具體而言，當設計規則縮減至十分之一(亦即，當FET的長度、寬度、及高度均縮減至十分之一時)，電容器126的電容縮減至十分之一以及FET的開啟狀態電阻也縮減至十分之一；結果，切換所需的時間縮短至佰分之一。但是，由於即使FET的開啟狀態電阻縮減至十分之一時，DRAM的電容器的電容仍然不改變，所以，切換時間僅縮減至十分之一。換言之，增益胞記憶體的操作速度可達DRAM的操作速度的十倍。
如上所述，期望增益胞記憶體具有優良的特徵；但是，由於FET的關閉狀態電流尚未被充份地抑制，所以，增益胞記憶體尚未實用。一般而言，即使當設計規則縮減至十分之一，FET的關閉狀態電流無法縮減至十分之一且漏電流因各種其它因素而增加。
舉例而言，在關閉狀態時以PN接面用於源極與汲極之間的絕緣之FET中，當FET微小化時，導因於PN接面處能帶之間的穿隧電流之漏電流增加。此外，在具有小能帶隙(小於1.5eV)的半導體之情形中，熱激化載子的不利影響也是可觀的。假使關閉狀態電流無法受抑制時，仍然難以降低電容器的電容。
在形成習知的使用矽半導體的FET以作為增益胞記憶體的寫入電晶體127的情形中，無法取得使用二電晶體 產生的優點。舉例而言，假使電容器126的電容類似於一般的DRAM而約為10fF時，在使用矽半導體的FET處於關閉狀態時漏電最低約10-14A；因此，在一秒等等之內，遺失儲存在電容器126中的電荷。因此，類似於一般DRAM，更新操作需要每秒執行10次以上。
由於在比DRAM多設一個電晶體的增益胞記憶體中使用具有相同的電容之電容器時，成本無法降低，所以，在增益胞記憶體中的電容器的電容需要降低。當DRAM中的電容器的電容降低時，因為電容器的電容相對於位元線的寄生電容之相對比例，而在讀取資料時造成錯誤，而即使當電容器的電容降低至十分之一時，仍然能讀取增益胞記憶體中的資料。
但是，由於包含矽半導體的FET的關閉狀態電流相當大，所以，當電容器的電容降低至十分之一時，更新操作之間的間隔也降低至十分之一。因此，耗電增加且對記憶體的存取受限。類似地，當電容器的電容降低至佰分之一時，更新操作之間的間隔降低至佰分之一，在此情形中，增益胞記憶體完全不實用。傳統上，無法充份地降低寫入電晶體127的漏電流，因此，此增益胞尚未實用。
當在通道中包含氧化物半導體的FET作為寫入電晶體127時，其關閉狀態電流相當小。當關閉狀態電流充份小時，增益胞記憶體可以是相當有利的記憶胞。換言之，由於電容器126的電容可以製成與寫入電晶體127或讀取電晶體128的閘極電容一樣小，所以，無須設置DRAM 中使用之特別形狀的電容器(堆疊電容器或溝槽電容器)，因此，設計自由度增加且製程變得更簡單。此外，製造能如上所述地高速操作的記憶體。
舉例而言，當關閉狀態電流是矽晶體中的關閉狀態電流的佰萬分之一(約10-20A)時，即使電容器的電容是DRAM中的仟分之一時，更新操作之間的間隔可以是DRAM中的仟分之一(亦即，每一分鐘執行一次更新作)。當關閉狀態電流較小時，舉例而言，10-24A或更小，則僅需每數日執行更新操作。
在此增益胞記憶體中的寫入意指如上所述之電容比DRAM中更小的電容器的充電；因此，即使當寫入電晶體127的特徵不是如此優良時，仍然無法與現存的DRAM一般快地執行寫入。舉例而言，在電容器126的電容是DRAM的電容器的電容的仟分之一的情形中，在寫入電晶體127中開啟狀態電流(或遷移率)可以是DRAM的電晶體中的開啟狀態電流的仟分之一。
即使寫入電晶體127的遷移率是使用矽半導體的電晶體的遷移率的佰分之一時，仍然能以一般DRAM的速度的10倍，執行寫入。如上所述，當設計規則降低時，能實現更高的速度。
當寫入電晶體127的關閉狀態電流製成足夠小且更新操作實際上並非需要時，增益胞記憶體作為非依電性記憶體電路的態樣能強化。當更新操作不需要時，除了使用增益胞記憶體作為RAM之外，增益胞記憶體還能應用至具 有NAND結構的記憶體。藉由NAND結構，能進一步增加增益胞記憶體的集成度。
圖12A是本實施例的增益胞記憶體的概要。讀取電晶體128包含閘極121、源極123、以及汲極122。汲極122作為電源線或是連接至電源線，以及，較佳地在字線方向上延伸。此外，源極123連接至寫入電晶體127的源極104。
使用實施例2中所述的FET作為寫入電晶體127。但是，不限於此，可以使用實施例1及實施例3至5的任何FET。圖12A對應於圖5B。
寫入電晶體127包含：在層間絕緣體112上的氧化物半導體101、閘極絕緣膜102、閘極103、源極104、以及汲極105。汲極105接觸讀取電晶體128的閘極121。注意，閘極103作為寫入字線或是其一部份。較佳的是，讀取電晶體128的閘極121電連接至寫入電晶體127的汲極105，以及未電連接至寫入電晶體127的閘極103和源極104。
此外，位元線連接至源極104。讀取字線124設置成與汲極105重疊，而以閘極絕緣膜102設於其間。讀取字線124、汲極105以及閘極絕緣膜102形成電容器126。類似於閘極103，讀取字線124遮蓋氧化物半導體101的側表面，而以汲極105設於其間。
因此，當讀取字線124的寬度是L6時，電容器126的面積(讀取字線124與汲極105重疊的部份之面積)大 於(2h+t)×L6。另一方面，讀取電晶體128的閘極121的閘極面積約為L6×L6。由於不管電路的最小特徵尺寸為何，氧化物半導體的高度h都增加，所以，電容器126的電容是讀取電晶體128的閘極電容的二或更多倍。這意指在資料讀取時較不易造成錯誤。
如下所述地製造具有圖12A中所示的結構之記憶胞。首先，藉由使用單晶矽半導體，製造讀取電晶體128的閘極121、源極123、以及汲極122，以及，在其上形成層間絕緣體112。然後，將層間絕緣體112的表面平坦化，以致於閘極121曝露。
之後，形成氧化物半導體101，以及，在層間絕緣體112中形成到達讀取電晶體128的源極123之接觸孔。然後，形成源極104和汲極105至遮蓋部份氧化物半導體101。汲極105接觸讀取電晶體128的閘極121，以及，源極104接觸讀取電晶體128的源極123。
然後，形成閘極絕緣膜102。此外，閘極103和讀取字線124形成至遮蓋閘極絕緣膜102。之後，設置到達源極104的接觸孔，以及，形成位元線125。
與DRAM不一樣，本實施例的增益胞記憶體在資料讀取時不需要放大訊號的步驟以及用於此步驟的電路；因此，增益胞記憶體作為各式各樣的半導體電路的暫存器(用於暫時儲存資料的記憶體裝置)。
一般使用包含六個電晶體的正反器電器以形成半導體電路中的暫存器，因此，由暫存器佔據的面積大。相反 地，本實施例的增益胞記憶體僅包含二個電晶體以及一個電容器，二個電晶體是三維地設置；因此，由增益胞記憶體佔據的面積小於習知暫存器佔據的面積。
此外，當停止供應電源給暫存器時，在包含正反器電路的暫存器中，資料被抹除，以及，即使在電源重新啟動時，正反器電路仍然不會返回至相同狀態。相反地，即使當停止供應電源給增益胞記憶體時，在本實施例的增益胞記憶體中，資料仍然能被固持一段時間；因此，在電源重新啟動之後，增益胞記憶體能快速地返回至相同狀態。
藉由此特徵，當不執行作為半導體電路的操作時，甚至可以短時間地停止電源，當需要操作時，重新啟動電源，以此方式，降低耗電。舉例而言，在處理及輸出影像的電路中，每17毫秒處理及輸出資料。操作所需的時間短於或等於1毫秒，以及，在其餘16毫秒或更長時間的期間，電路關閉。因此，電路耗電降低。
在較大的半導體電路的CPU中，眾多電路中的每一電路執行操作，但並非所有電路一直執行，且很多電路只是等待。當電力未供應至這些等待的電路時，耗電能大幅地降低。當本實施例的增益胞記憶體作為這些電路中的暫存器時，能瞬間地執行電源對電路的供應及停止。
(實施例8)
於下，將參考圖14，說明實施例6或實施例7的記憶體的應用實例。圖14是方塊圖，顯示微處理器的結構 實例。圖14中所示的微處理器包含中央處理單元(CPU)301、主記憶體302、時脈控制器303、快取控制器304、串列介面305、I/O埠306、端子307、介面308、快取記憶體309、等等。無需多言，圖14中所示的微處理器僅為簡化結構的實例，實際的微處理器視其用途而具有各式各樣的結構。
為了以高速操作CPU 301，需要符合CPU 301的速度之高速記憶體。但是，存取時間符合CPU 301的操作速度之高速大容量記憶體通常成本高。因此，除了具有大容量的主記憶體302之外，在CPU 301與主記憶體302之間設置例如SRAM等快取記憶體309，快取記憶體309是比主記憶體302容量更小的高速記憶體。CPU 301存取快取記憶體309，因而無論主記憶體302的速度為何，都能高速地操作。
在圖14中所示的微處理器中，上述記憶體用於主記憶體302。根據上述結構，能提供高度集成的、高度可靠的微處理器。
要在CPU 301中執行的程式儲存主記憶體302中。舉例而言，在初始執行時，儲存在主記憶體302中的程式被下載至快取記憶體309。不僅儲存在主記憶體302中的程式被下載，在任何外部記憶體中的程式也被下載。快取記憶體309不僅儲存CPU 301中執行的程式，也作為工作區及暫時地儲存CPU 301的計算結果等等。
CPU的數目不限於一；可以設置眾多CPU。藉由眾多 CPU的平行處理，操作速度增進。在該情形中，假使CPU的處理速度不均勻，則在整體處理中於某些情形中可能發生故障；因此，從屬的每一CPU的處理速度由主控之其它的CPU平衡。
雖然此處以微處理器為例說明，但是，上述記憶體的用途不限於微處理器的主記憶體。舉例而言，上述記憶體也較佳地作為顯示裝置的驅動電路中使用的視頻RAM，或是與影像處理電路有關的大容量記憶體。此外，也在各式各樣的系統LSI中，上述記憶體作為大容量記憶體或是小尺寸記憶體。
(實施例9)
在本實施例中，將說明包含實施例6或實施例7的記憶體的半導體裝置的實例。根據本發明的實施例之記憶體導致半導體裝置的尺寸縮減。特別地，在可攜式半導體裝置的情形中，藉由根據本發明的實施例之記憶體而使尺寸縮小，提供增進使用者的便利性之優點。
根據本發明的實施例之記憶體用於顯示裝置、筆記型個人電腦、或是設有記錄媒體的影像再生裝置(典型地，再生例如數位多樣化碟片(DVD)等記錄媒體的內容以及具有用於顯示再生影像的顯示器之裝置)。
此外，關於應用根據本發明的實施例之記憶體的半導體裝置的實例，可為行動電話、可攜式遊戲機、可攜式資訊終端、電子書讀取器、例如攝影機或數位靜態相機等相 機、護目鏡型顯示器(頭戴式顯示器)、導航系統、音頻再生裝置(例如，汽車音響系統及數位音頻播放器)、影印機、傳真機、印表機、多功能印表機、自動櫃員機(ATM)、販賣機、等等。圖15A至15C顯示半導體裝置的具體實例。
圖15A顯示可攜式遊戲機，其包含機殼401、機殼402、顯示部403、顯示部404、麥克風405、揚音器406、操作鍵407、探針筆408、等等。根據本發明的實施例之記憶體可以應用至用於控制可攜式遊戲機的驅動之積體電路。以根據本發明的實施例之記憶體用於控制可攜式遊戲機驅動之積體電路，能提供輕巧的可攜式遊戲機。雖然圖15A中示的可攜式遊戲機具有二個顯示部403和404，但是，包含於可攜式遊戲機中的顯示部的數目不限於二。
圖15B顯示行動電話，其包含機殼411、顯示部412、音頻輸入部413、音頻輸出部414、操作鍵415、光接收部416、等等。在光接收部416中收到的光被轉換成電訊號，因而載入外部影像。根據本發明的實施例之記憶體可以應用至控制行動電話驅動的積體電路。以根據本發明的實施例之記憶體應用至控制行動電話驅動的積體電路，能提供輕巧的行動電話。
圖15C顯示可攜式資訊終端，其包含機殼421、顯示部422、操作鍵423、等等。在圖15C中所示的可攜式資訊終端中，數據機併入於機殼421中。根據本發明的實施 例之記憶體應用至控制可攜式資訊終端的積體電路。以根據本發明的實施例之記憶體用於控制可攜式資訊終端的積體電路，能提供輕巧的可攜式資訊終端。
本申請案根據2011年3月25日向日本專利局申請的日本專利申請序號2011-067213，其內容於此一併列入參考。
100‧‧‧絕緣表面
101‧‧‧氧化物半導體
102‧‧‧閘極絕緣膜
103‧‧‧閘極
104‧‧‧源極
105‧‧‧汲極

Claims (18)

  1. 一種包括電晶體的半導體裝置，該電晶體包括：在基底上之氧化物半導體，該氧化物半導體包含底表面、頂表面及複數個側表面，該等側表面在該電晶體的通道長度方向上延伸，其中該氧化物半導體的高度大於該氧化物半導體在該底表面沿著垂直於該通道長度方向之方向的長度；源極電極，其至少與該氧化物半導體的頂表面接觸；汲極電極，其至少與該氧化物半導體的頂表面接觸；以及閘極電極，其沿著該頂表面及該等側表面，且有閘極絕緣膜介於該閘極電極及該氧化物半導體之間，其中，該閘極電極部份地與該源極電極重疊，且其中，該閘極電極部份地與該汲極電極重疊。
  2. 如申請專利範圍第1項之半導體裝置，其中，該源極電極係與該氧化物半導體之該等側表面接觸，且其中，該汲極電極係與該氧化物半導體之該等側表面接觸。
  3. 一種半導體裝置，包括：第一電晶體，包括通道形成區，該通道形成區包括結晶矽；第二電晶體，其中該第二電晶體的源極及汲極中之一者與該第一電晶體之閘極電連接，以及 電容，其包括一對電極，其中該對電極之一者電連接至該第一電晶體之閘極，其中，該第二電晶體包括：氧化物半導體，該氧化物半導體包含底表面、頂表面及複數個側表面，該等側表面在該第二電晶體的通道長度方向上延伸，其中該氧化物半導體的高度大於該氧化物半導體在該底表面沿著垂直於該通道長度方向之方向的長度，及閘極電極，其沿著該頂表面及該等側表面，且有閘極絕緣膜介於該閘極電極及該氧化物半導體之間。
  4. 如申請專利範圍第3項之半導體裝置，其中該結晶矽係為單晶矽。
  5. 一種包括電晶體的半導體裝置，該電晶體包括：在基底上之氧化物半導體，該氧化物半導體包含底表面、頂表面及複數個側表面，該等側表面在該電晶體的通道長度方向上延伸，其中該氧化物半導體的高度大於該氧化物半導體在該底表面沿著垂直於該通道長度方向之方向的長度；以及閘極電極，其沿著該頂表面及該等側表面，且有閘極絕緣膜介於該閘極電極及該氧化物半導體之間，其中，該氧化物半導體包括包含結晶的第一區，且其中，在第一區內的該結晶的c軸實質上垂直於該氧化物半導體的該底表面、該頂表面或該等側表面。
  6. 如申請專利範圍第1、3或5項之半導體裝置，其 中，部份該氧化物半導體包括包含氮、硼或磷的N型區。
  7. 如申請專利範圍第5項之半導體裝置，其中，該第一區係與該氧化物半導體之該頂表面接觸，其中，該氧化物半導體包括與該氧化物半導體之該等側表面之一者接觸的第二區，其中，該第二區包含結晶，且其中該第二區內的該結晶的c軸實質上垂直於該氧化物半導體的該等側表面之該一者。
  8. 一種半導體裝置，包括：電路，包括電晶體，該電晶體包括：在基底上之氧化物半導體，該氧化物半導體包含底表面、頂表面及複數個側表面，該等側表面在該電晶體的通道長度方向上延伸，其中該氧化物半導體的高度大於該氧化物半導體在該底表面沿著垂直於該通道長度方向之方向的長度；以及閘極電極，其沿著該頂表面及該等側表面，且有閘極絕緣膜介於該閘極電極及該氧化物半導體之間，其中，該氧化物半導體之高度大於或等於形成該電路的最小特徵尺寸，其中，該氧化物半導體包含第一N型區及第二N型區，且其中該第一N型區及該第二N型區以相對於該閘極電極之自行對準方式形成。
  9. 如申請專利範圍第1、3、5或8項之半導體裝置，其中該氧化物半導體包括氧化銦、氧化鋅、氧化錫、In-Zn為基礎的氧化物、Sn-Zn為基礎的氧化物、Al-Zn為基礎的氧化物、Zn-Mg為基礎的氧化物、Sn-Mg為基礎的氧化物、In-Mg為基礎的氧化物、In-Sn為基礎的氧化物、In-Ga為基礎的氧化物、In-Ga-Zn為基礎的氧化物、In-Sn-Zn為基礎的氧化物、In-Al-Zn為基礎的氧化物、Sn-Ga-Zn為基礎的氧化物、Al-Ga-Zn為基礎的氧化物、Sn-Al-Zn為基礎的氧化物、以及In-Sn-Ga-Zn為基礎的氧化物中之任一者。
  10. 如申請專利範圍第1、3、5或8項之半導體裝置，其中該氧化物半導體之角落部份具有曲面。
  11. 如申請專利範圍第1、3或8項之半導體裝置，其中該氧化物半導體具有結晶性。
  12. 如申請專利範圍第8項之半導體裝置，其中該第一N型區及該第二N型區包含氮、硼或磷。
  13. 如申請專利範圍第3、5或8項之半導體裝置，包括：電連接至該氧化物半導體的源極電極；以及電連接至該氧化物半導體的汲極電極。
  14. 如申請專利範圍第13項之半導體裝置，其中，該源極電極係在該閘極絕緣膜下，且其中，該汲極電極係在該閘極絕緣膜下。
  15. 一種隨機存取記憶體，包括如申請專利範圍第3 項之該第二電晶體作為胞電晶體。
  16. 一種記憶體，包括如申請專利範圍第3項之該第二電晶體作為寫入電晶體。
  17. 一種隨機存取記憶體，包括如申請專利範圍第1、5或8項之該電晶體作為胞電晶體。
  18. 一種記憶體，包括如申請專利範圍第1、5或8項之該電晶體作為寫入電晶體。
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