JPH0786595A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH0786595A JPH0786595A JP22763393A JP22763393A JPH0786595A JP H0786595 A JPH0786595 A JP H0786595A JP 22763393 A JP22763393 A JP 22763393A JP 22763393 A JP22763393 A JP 22763393A JP H0786595 A JPH0786595 A JP H0786595A
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- film
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Abstract
(57)【要約】
【目的】 本発明は半導体装置の製造方法に関し、特に
ＭＯＳ−ＦＥＴの製造方法に関し、トランジスタ動作時
にゲート電極の角の部分に電界集中が起こらない凸部の
構造及びその製造方法を得る。 【構成】 半導体基板１上に形成された絶縁膜２上にソ
ース領域−チャネル層−ドレイン領域が連続して角柱状
に形成され、ゲート電極５がソース・ドレイン領域に挟
まれたチャネル層３の上面及び両側面に接する構造のＸ
ＭＯＳ−ＦＥＴにおいて、チャネル層３の上面と側面の
交差する陵が円面取り構造を有する。
ＭＯＳ−ＦＥＴの製造方法に関し、トランジスタ動作時
にゲート電極の角の部分に電界集中が起こらない凸部の
構造及びその製造方法を得る。 【構成】 半導体基板１上に形成された絶縁膜２上にソ
ース領域−チャネル層−ドレイン領域が連続して角柱状
に形成され、ゲート電極５がソース・ドレイン領域に挟
まれたチャネル層３の上面及び両側面に接する構造のＸ
ＭＯＳ−ＦＥＴにおいて、チャネル層３の上面と側面の
交差する陵が円面取り構造を有する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にＭＯＳ−ＦＥＴの製造方法に関する。
関し、特にＭＯＳ−ＦＥＴの製造方法に関する。
【０００２】近年のコンピュータの大規模化、高速化、
高信頼性化の要求に伴い、半導体装置も高速化、高集積
化、高信頼性化が必要とされている。本発明は、この必
要に対応したＭＯＳ−ＦＥＴの製造方法である。
高信頼性化の要求に伴い、半導体装置も高速化、高集積
化、高信頼性化が必要とされている。本発明は、この必
要に対応したＭＯＳ−ＦＥＴの製造方法である。
【０００３】
【従来の技術】図５は従来例の説明図、図６〜図７は従
来例の工程順模式断面図である。図において、１は半導
体基板、２は絶縁膜、３はチャネル層、４はゲート絶縁
膜、５はゲート電極、21は半導体基板、22は第一の絶縁
膜、23は第二の絶縁膜、24は凸部、25は第三の絶縁膜、
26は第四の絶縁膜、27はゲート絶縁膜、28はゲート電極
である。
来例の工程順模式断面図である。図において、１は半導
体基板、２は絶縁膜、３はチャネル層、４はゲート絶縁
膜、５はゲート電極、21は半導体基板、22は第一の絶縁
膜、23は第二の絶縁膜、24は凸部、25は第三の絶縁膜、
26は第四の絶縁膜、27はゲート絶縁膜、28はゲート電極
である。
【０００４】ＩＣデバイスの高速化、高集積化に伴い、
ＭＯＳ−ＦＥＴの短チャネル化が進められている。この
短チャネル化に伴って生ずる問題に、ホットエレクトロ
ンやドレイン領域でのブレークダウンがある。
ＭＯＳ−ＦＥＴの短チャネル化が進められている。この
短チャネル化に伴って生ずる問題に、ホットエレクトロ
ンやドレイン領域でのブレークダウンがある。
【０００５】この問題を解決するために、今後のチャネ
ル長が非常に短いデバイスには、少なく共チャネル層を
ゲート電極で両側から挟むか、或いは三方、四方から巻
いた構造を有するＸＭＯＳ−ＦＥＴ構造が適用される可
能性が高い。
ル長が非常に短いデバイスには、少なく共チャネル層を
ゲート電極で両側から挟むか、或いは三方、四方から巻
いた構造を有するＸＭＯＳ−ＦＥＴ構造が適用される可
能性が高い。
【０００６】このＸＭＯＳ−ＦＥＴ構造の一つとして考
えられているものに、図５（ａ）に平面図、図５（ｂ）
に断面図で示すように、半導体基板１の絶縁膜２上にチ
ャネル層３を挟み、ソース領域とドレイン領域が角柱状
に繋がって形成された高層のＸＭＯＳ−ＦＥＴであっ
て、チャネル層３を凸型にしてこれを絶縁膜２で半導体
基板１と分離し、その上にゲート絶縁膜４を介してゲー
ト電極５を載せる構造がある。
えられているものに、図５（ａ）に平面図、図５（ｂ）
に断面図で示すように、半導体基板１の絶縁膜２上にチ
ャネル層３を挟み、ソース領域とドレイン領域が角柱状
に繋がって形成された高層のＸＭＯＳ−ＦＥＴであっ
て、チャネル層３を凸型にしてこれを絶縁膜２で半導体
基板１と分離し、その上にゲート絶縁膜４を介してゲー
ト電極５を載せる構造がある。
【０００７】図６は従来技術による工程順模式断面図で
ある。即ち、図６（ａ）に示すように、シリコン(Si)か
らなる半導体基板21を酸化して第一の絶縁膜22として 1
00Åの二酸化シリコン(SiO2)膜を形成し、その上にＣＶ
Ｄ法により耐酸化性の第二の絶縁膜23として窒化シリコ
ン(Si3N4) 膜を 500Åの厚さに成長する。
ある。即ち、図６（ａ）に示すように、シリコン(Si)か
らなる半導体基板21を酸化して第一の絶縁膜22として 1
00Åの二酸化シリコン(SiO2)膜を形成し、その上にＣＶ
Ｄ法により耐酸化性の第二の絶縁膜23として窒化シリコ
ン(Si3N4) 膜を 500Åの厚さに成長する。
【０００８】次に、図６（ｂ）に示すように、レジスト
マスクによって、第二の絶縁膜23である Si3N4膜、第一
の絶縁膜22であるSiO2膜、Siからなる半導体基板21を順
に異方性エッチングして、凸部24を形成する。このと
き、半導体基板21のエッチング量は 1,000Åとする。ま
たパターニングされた凸部24の幅は０.1μｍである。
マスクによって、第二の絶縁膜23である Si3N4膜、第一
の絶縁膜22であるSiO2膜、Siからなる半導体基板21を順
に異方性エッチングして、凸部24を形成する。このと
き、半導体基板21のエッチング量は 1,000Åとする。ま
たパターニングされた凸部24の幅は０.1μｍである。
【０００９】次に、図７（ｃ）に示すように、ＣＶＤ法
により、半導体基板21であるSi基板の全面に耐酸化性の
絶縁膜25として Si3N4膜を 500Åの厚さに成長した後、
異方性エッチングにより凸部24の側壁に絶縁膜25を残
す。
により、半導体基板21であるSi基板の全面に耐酸化性の
絶縁膜25として Si3N4膜を 500Åの厚さに成長した後、
異方性エッチングにより凸部24の側壁に絶縁膜25を残
す。
【００１０】次に、図７（ｄ）に示すように、熱酸化法
により凸部24以外の部分に第四の絶縁膜26として 5,000
Åの厚さにSiO2膜を形成する。このとき、凸部24の下側
には凸部24の両側から入ったバーズビークが繋がること
で第四の絶縁膜26が形成される。
により凸部24以外の部分に第四の絶縁膜26として 5,000
Åの厚さにSiO2膜を形成する。このとき、凸部24の下側
には凸部24の両側から入ったバーズビークが繋がること
で第四の絶縁膜26が形成される。
【００１１】この後、熱燐酸処理、希弗酸処理を連続し
て行い、第三の絶縁膜25、第二の絶縁膜23を構成する S
i3N4膜と、第一の絶縁膜22を構成するSiO2膜とをエッチ
ング除去する。
て行い、第三の絶縁膜25、第二の絶縁膜23を構成する S
i3N4膜と、第一の絶縁膜22を構成するSiO2膜とをエッチ
ング除去する。
【００１２】次に、図７（ｅ）に示すように、熱酸化法
により、凸部24の半導体表面に 100Åの厚さにゲート絶
縁膜27としてSiO2膜を形成し、ＣＶＤ法により後にゲー
ト電極28となるポリSi膜を500 Åの厚さに形成する。
により、凸部24の半導体表面に 100Åの厚さにゲート絶
縁膜27としてSiO2膜を形成し、ＣＶＤ法により後にゲー
ト電極28となるポリSi膜を500 Åの厚さに形成する。
【００１３】
【発明が解決しようとする課題】従って、前述の従来方
法を用いてＸＭＯＳ−ＦＥＴ構造を形成すると、図３に
示すように、ＭＯＳ−ＦＥＴのチャネルを形成する凸部
の上部の角の形状が直角に近い鋭角を有するものとな
る。
法を用いてＸＭＯＳ−ＦＥＴ構造を形成すると、図３に
示すように、ＭＯＳ−ＦＥＴのチャネルを形成する凸部
の上部の角の形状が直角に近い鋭角を有するものとな
る。
【００１４】すると、トランジスタ動作時にゲート電極
にバイアスがかかるとこの角の部分に電界集中を起こし
やすくなり、ゲート絶縁膜の絶縁性の劣化を引き起こし
易くなる。この結果、ＭＯＳ−ＦＥＴの信頼性は低いも
のとなってしまう。
にバイアスがかかるとこの角の部分に電界集中を起こし
やすくなり、ゲート絶縁膜の絶縁性の劣化を引き起こし
易くなる。この結果、ＭＯＳ−ＦＥＴの信頼性は低いも
のとなってしまう。
【００１５】本発明は、以上の点を鑑み、トランジスタ
動作時にゲート電極の角の部分に電界集中が起こらない
凸部の構造及びその製造方法を得ることを目的として提
供される。
動作時にゲート電極の角の部分に電界集中が起こらない
凸部の構造及びその製造方法を得ることを目的として提
供される。
【００１６】
【課題を解決するための手段】図１は本発明の原理説明
図、図２〜図４は本発明の製造工程を示す工程順模式断
面図である。
図、図２〜図４は本発明の製造工程を示す工程順模式断
面図である。
【００１７】図において、１は半導体基板、２は絶縁
膜、３はチャネル層、４はゲート絶縁膜、５はゲート電
極、11は半導体基板、12は第一の絶縁膜、13は第二の絶
縁膜、14は第三の絶縁膜、15は凸部、16は第四の絶縁
膜、17は第五の絶縁膜、18はゲート絶縁膜、19はゲート
電極である。
膜、３はチャネル層、４はゲート絶縁膜、５はゲート電
極、11は半導体基板、12は第一の絶縁膜、13は第二の絶
縁膜、14は第三の絶縁膜、15は凸部、16は第四の絶縁
膜、17は第五の絶縁膜、18はゲート絶縁膜、19はゲート
電極である。
【００１８】本発明の上記問題点は、図１に示すよう
に、半導体基板１上に形成された絶縁膜２上のソース領
域−チャネル層−ドレイン領域が連続した角柱状に形成
され、ゲート電極５がソース・ドレイン領域に挟まれた
チャネル層３の上面及び両側面に接する構造のＸＭＯＳ
−ＦＥＴにおいて、チャネル層３の上面と側面の交差す
る陵が円面取り構造を有することにより、また、図２〜
図４において、第一の絶縁膜12の有無に関わらず、図２
（ａ）に示すように、半導体基板11上に耐酸化性の第二
の絶縁膜13とを順次積層する工程と、該第二の絶縁膜13
を選択的にパターニングする工程と、図２（ｂ）に示す
ように、該半導体基板11を酸化して、該第二の絶縁膜13
の底面部を除いて第三の絶縁膜14を形成する工程と、図
２（ｃ）に示すように、該半導体基板11の表面が露出す
るまで、第三の絶縁膜14をエッチング除去し、該第二の
絶縁膜13を残す工程と、該第二の絶縁膜13をマスクとし
て該半導体基板11をエッチングし、該第二の絶縁膜13が
被覆された該半導体基板11の凸部15を形成する工程と、
図３（ｄ）に示すように、該半導体基板11上に耐酸化性
の第四の絶縁膜16を形成し、異方性エッチングを行っ
て、該凸部15の側壁に第四の絶縁膜16を残す工程と、図
３（ｅ）に示すように、該半導体基板11を酸化して、該
半導体基板11上に第五の絶縁膜17を形成する工程と、該
第四の絶縁膜16、該第二の絶縁膜13をエッチング除去し
て、該第五の絶縁膜17上に、上面と側面の接する角が丸
みを帯びた凸部15を残す工程とを含むことにより、或い
は、図４（ａ）に示すように、半導体基板11上に耐酸化
性の第二の絶縁膜13を形成する工程と、該第二の絶縁膜
13、該半導体基板11を選択的に順にエッチングして、該
第二の絶縁膜13が積層された該半導体基板の凸部15を形
成する工程と、図４（ｂ）に示すように、該半導体基板
11の該凸部15以外の領域と、該凸部15の側壁に第三の絶
縁膜14を形成する工程と、該半導体基板11上に耐酸化性
の第四の絶縁膜16を形成し、異方性エッチングを行っ
て、該凸部15の側壁に第四の絶縁膜16を残す工程と、図
４（ｃ）に示すように、該半導体基板11を酸化して、該
半導体基板11上に第五の絶縁膜17を形成する工程と、該
第四の絶縁膜16、該第二の絶縁膜13をエッチング除去し
て、該第五の絶縁膜17上に上面と側面の接する角が丸み
を帯びた凸部15を残す工程とを含むことにより、更に、
図２〜図４において、前記半導体基板11上に先ず第一の
絶縁膜12を形成し、しかる後に耐酸化性の前記第二の絶
縁膜13を該第一の絶縁膜12上に積層して形成することに
より達成される。
に、半導体基板１上に形成された絶縁膜２上のソース領
域−チャネル層−ドレイン領域が連続した角柱状に形成
され、ゲート電極５がソース・ドレイン領域に挟まれた
チャネル層３の上面及び両側面に接する構造のＸＭＯＳ
−ＦＥＴにおいて、チャネル層３の上面と側面の交差す
る陵が円面取り構造を有することにより、また、図２〜
図４において、第一の絶縁膜12の有無に関わらず、図２
（ａ）に示すように、半導体基板11上に耐酸化性の第二
の絶縁膜13とを順次積層する工程と、該第二の絶縁膜13
を選択的にパターニングする工程と、図２（ｂ）に示す
ように、該半導体基板11を酸化して、該第二の絶縁膜13
の底面部を除いて第三の絶縁膜14を形成する工程と、図
２（ｃ）に示すように、該半導体基板11の表面が露出す
るまで、第三の絶縁膜14をエッチング除去し、該第二の
絶縁膜13を残す工程と、該第二の絶縁膜13をマスクとし
て該半導体基板11をエッチングし、該第二の絶縁膜13が
被覆された該半導体基板11の凸部15を形成する工程と、
図３（ｄ）に示すように、該半導体基板11上に耐酸化性
の第四の絶縁膜16を形成し、異方性エッチングを行っ
て、該凸部15の側壁に第四の絶縁膜16を残す工程と、図
３（ｅ）に示すように、該半導体基板11を酸化して、該
半導体基板11上に第五の絶縁膜17を形成する工程と、該
第四の絶縁膜16、該第二の絶縁膜13をエッチング除去し
て、該第五の絶縁膜17上に、上面と側面の接する角が丸
みを帯びた凸部15を残す工程とを含むことにより、或い
は、図４（ａ）に示すように、半導体基板11上に耐酸化
性の第二の絶縁膜13を形成する工程と、該第二の絶縁膜
13、該半導体基板11を選択的に順にエッチングして、該
第二の絶縁膜13が積層された該半導体基板の凸部15を形
成する工程と、図４（ｂ）に示すように、該半導体基板
11の該凸部15以外の領域と、該凸部15の側壁に第三の絶
縁膜14を形成する工程と、該半導体基板11上に耐酸化性
の第四の絶縁膜16を形成し、異方性エッチングを行っ
て、該凸部15の側壁に第四の絶縁膜16を残す工程と、図
４（ｃ）に示すように、該半導体基板11を酸化して、該
半導体基板11上に第五の絶縁膜17を形成する工程と、該
第四の絶縁膜16、該第二の絶縁膜13をエッチング除去し
て、該第五の絶縁膜17上に上面と側面の接する角が丸み
を帯びた凸部15を残す工程とを含むことにより、更に、
図２〜図４において、前記半導体基板11上に先ず第一の
絶縁膜12を形成し、しかる後に耐酸化性の前記第二の絶
縁膜13を該第一の絶縁膜12上に積層して形成することに
より達成される。
【００１９】尚、図２〜図４においては、説明の便宜
上、始めから第一の絶縁膜12を形成した工程順模式断面
図で示してある。
上、始めから第一の絶縁膜12を形成した工程順模式断面
図で示してある。
【００２０】
【作用】本発明の構造を用いると、図１に示すように、
絶縁膜上に形成された角柱状のソース・ドレイン領域に
挟まれたチャネル層のゲート絶縁膜に接する上部の角の
部分に丸みを持たせる、つまり、チャネル層の上面と側
面の交差する陵が円面取り構造を有することにより、ト
ランジスタ動作時における電界集中が緩和され、ゲート
SiO2膜の絶縁性の劣化が起こりにくくなる。
絶縁膜上に形成された角柱状のソース・ドレイン領域に
挟まれたチャネル層のゲート絶縁膜に接する上部の角の
部分に丸みを持たせる、つまり、チャネル層の上面と側
面の交差する陵が円面取り構造を有することにより、ト
ランジスタ動作時における電界集中が緩和され、ゲート
SiO2膜の絶縁性の劣化が起こりにくくなる。
【００２１】また、チャネル層の上部に丸みを持たせる
手法として、耐酸化性の絶縁膜、例えばSi3N4 膜を選択
的にパターニングして、選択酸化法（ＬＯＣＯＳ）によ
ってSi基板上にSiO2膜を形成する際、 Si3N4膜の底部に
SiO2膜がバーズビーク状に潜り込む現象を本発明では利
用して、Si基板上に角が丸みを持った凸部を形成してい
る。
手法として、耐酸化性の絶縁膜、例えばSi3N4 膜を選択
的にパターニングして、選択酸化法（ＬＯＣＯＳ）によ
ってSi基板上にSiO2膜を形成する際、 Si3N4膜の底部に
SiO2膜がバーズビーク状に潜り込む現象を本発明では利
用して、Si基板上に角が丸みを持った凸部を形成してい
る。
【００２２】従って、請求項２、又は３においてはSi基
板上に直接 Si3N4膜等の耐酸化性膜をパターニングして
いる。しかし、現実には、耐酸化性膜として Si3N4膜を
利用する場合、 Si3N4膜とSi基板との密着性がSiO2膜よ
り劣るため、ＬＯＣＯＳにおいて、 Si3N4膜の下地層と
して薄いSiO2膜を用いるのが一般的であり、後述の実施
例では、第一の絶縁膜としてSiO2膜と Si3N4膜を積層し
て形成している。
板上に直接 Si3N4膜等の耐酸化性膜をパターニングして
いる。しかし、現実には、耐酸化性膜として Si3N4膜を
利用する場合、 Si3N4膜とSi基板との密着性がSiO2膜よ
り劣るため、ＬＯＣＯＳにおいて、 Si3N4膜の下地層と
して薄いSiO2膜を用いるのが一般的であり、後述の実施
例では、第一の絶縁膜としてSiO2膜と Si3N4膜を積層し
て形成している。
【００２３】また、チャネル層の幅が広くても、SiO2膜
のバーズビークは両側から完全に繋がっているので、上
層の Si3N4膜の選択エッチングが下層のSiO2膜の除去に
より容易に行なえる利点もある。
のバーズビークは両側から完全に繋がっているので、上
層の Si3N4膜の選択エッチングが下層のSiO2膜の除去に
より容易に行なえる利点もある。
【００２４】
【実施例】図２、図３は本発明の実施例の工程順模式断
面図である。下記の実施例について、全て、半導体基板
はSi基板を、耐酸化性の絶縁膜はSi3N4膜を、半導体基
板を酸化して形成した絶縁膜はSiO2膜を示す。
面図である。下記の実施例について、全て、半導体基板
はSi基板を、耐酸化性の絶縁膜はSi3N4膜を、半導体基
板を酸化して形成した絶縁膜はSiO2膜を示す。
【００２５】従って、図において、１はSi基板、２はSi
O2膜、３はチャネル層、４はゲートSiO2膜、５はポリSi
ゲート電極、11はSi基板、12はSiO2膜、13は Si3N4膜、
14はSiO2膜、15は凸部、16は Si3N4膜、17はSiO2膜、18
はゲートSiO2膜、19はポリSiゲート電極である。
O2膜、３はチャネル層、４はゲートSiO2膜、５はポリSi
ゲート電極、11はSi基板、12はSiO2膜、13は Si3N4膜、
14はSiO2膜、15は凸部、16は Si3N4膜、17はSiO2膜、18
はゲートSiO2膜、19はポリSiゲート電極である。
【００２６】図２〜図３により本発明の第一の実施例に
ついて説明する。図２（ａ）に示すように、熱酸化法に
より、Si基板11上にSiO2膜12を50Åの厚さに形成し、そ
の上にＣＶＤ法により、 Si3N4膜13を 1,500Åの厚さに
形成する。
ついて説明する。図２（ａ）に示すように、熱酸化法に
より、Si基板11上にSiO2膜12を50Åの厚さに形成し、そ
の上にＣＶＤ法により、 Si3N4膜13を 1,500Åの厚さに
形成する。
【００２７】次に、レジストマスクによって、 Si3N4膜
13を異方性エッチングして、 Si3N4膜13よりなる凸部を
形成する。この時、パターニングされた Si3N4膜13の幅
は、０.1μｍとする。
13を異方性エッチングして、 Si3N4膜13よりなる凸部を
形成する。この時、パターニングされた Si3N4膜13の幅
は、０.1μｍとする。
【００２８】図２（ｂ）に示すように、熱酸化法により
Si3N4膜13よりなる凸部以外の領域にSiO2膜14を 1,000
Åの厚さに形成する。このとき、 Si3N4膜13よりなる凸
部の下部の両端にはバーズビークが入り、その下のSi基
板11はこれによって、角が丸みを帯びた浅い凸部15が形
成される。
Si3N4膜13よりなる凸部以外の領域にSiO2膜14を 1,000
Åの厚さに形成する。このとき、 Si3N4膜13よりなる凸
部の下部の両端にはバーズビークが入り、その下のSi基
板11はこれによって、角が丸みを帯びた浅い凸部15が形
成される。
【００２９】図２（ｃ）において、異方性エッチングに
よりSiO2膜14をエッチングする。この時、 Si3N4膜13も
多少エッチングされるが、膜の厚さが 1,500Åあるの
で、最低 500Åは残る。
よりSiO2膜14をエッチングする。この時、 Si3N4膜13も
多少エッチングされるが、膜の厚さが 1,500Åあるの
で、最低 500Åは残る。
【００３０】ここで、異方性エッチングを用いた理由
は、希弗酸を用いて 1,000ÅのSiO2膜14を除去すると、
Si3N4膜13の幅が０.1μｍと短いために、凸部15の上部
にあるSiO2膜12も横方向から全てエッチングされてしま
い、 Si3N4膜13がリフトオフされてしまう恐れがあるか
らである。
は、希弗酸を用いて 1,000ÅのSiO2膜14を除去すると、
Si3N4膜13の幅が０.1μｍと短いために、凸部15の上部
にあるSiO2膜12も横方向から全てエッチングされてしま
い、 Si3N4膜13がリフトオフされてしまう恐れがあるか
らである。
【００３１】従って、例えば、SiO2膜12が無いような状
態でしかもバーズビークが繋がっていない状態、すなわ
ち Si3N4膜13がリフトオフされる心配が全くないような
状態では、希弗酸を用いてSiO2膜12を除去しても良い。
態でしかもバーズビークが繋がっていない状態、すなわ
ち Si3N4膜13がリフトオフされる心配が全くないような
状態では、希弗酸を用いてSiO2膜12を除去しても良い。
【００３２】図３（ｄ）に示すように、 Si3N4膜13をマ
スクにして、異方性エッチングでSi基板11を 500Åエッ
チングして凸部15の高さをより高くし、Si基板上にＣＶ
Ｄ法により Si3N4膜15を2,000 Åの厚さに形成する。
スクにして、異方性エッチングでSi基板11を 500Åエッ
チングして凸部15の高さをより高くし、Si基板上にＣＶ
Ｄ法により Si3N4膜15を2,000 Åの厚さに形成する。
【００３３】次いで、異方性エッチングにより Si3N4膜
16を凸部15の側壁部のみに残す。図３（ｅ）に示すよう
に、熱酸化法により、凸部15以外の部分に 5,000Åの厚
さにSiO2膜17を形成する。このとき、凸部15の下部には
凸部15の両側から入ったバーズビークが繋がることでSi
O2膜17が形成される。この後、熱燐酸処理、希弗酸処理
を連続して行い、 Si3N4膜16、13とSiO2膜12を除去す
る。
16を凸部15の側壁部のみに残す。図３（ｅ）に示すよう
に、熱酸化法により、凸部15以外の部分に 5,000Åの厚
さにSiO2膜17を形成する。このとき、凸部15の下部には
凸部15の両側から入ったバーズビークが繋がることでSi
O2膜17が形成される。この後、熱燐酸処理、希弗酸処理
を連続して行い、 Si3N4膜16、13とSiO2膜12を除去す
る。
【００３４】図３（ｆ）に示すように、熱酸化法で凸部
の半導体表面に 100ÅのゲートSiO2膜18を形成し、ＣＶ
Ｄ法によってポリSi膜を 500Åの厚さに形成し、パター
ニングしてゲート電極19を形成する。図４により本発明
の第二の実施例について説明する。
の半導体表面に 100ÅのゲートSiO2膜18を形成し、ＣＶ
Ｄ法によってポリSi膜を 500Åの厚さに形成し、パター
ニングしてゲート電極19を形成する。図４により本発明
の第二の実施例について説明する。
【００３５】図４（ａ）に示すように、熱酸化法によ
り、Si基板11上にSiO2膜12を 100Åの厚さに形成し、そ
の上にＣＶＤ法により、 Si3N4膜13を 500Åの厚さに形
成する。
り、Si基板11上にSiO2膜12を 100Åの厚さに形成し、そ
の上にＣＶＤ法により、 Si3N4膜13を 500Åの厚さに形
成する。
【００３６】次に、レジストマスクによって、 Si3N4膜
13、SiO2膜12、Si基板11を順に異方性エッチングして、
凸部15を形成する。この時、Si基板11のエッチング量は
1,000Åとする。また、パターニングされた凸部15の幅
は０.15 μｍである。
13、SiO2膜12、Si基板11を順に異方性エッチングして、
凸部15を形成する。この時、Si基板11のエッチング量は
1,000Åとする。また、パターニングされた凸部15の幅
は０.15 μｍである。
【００３７】図４（ｂ）に示すように、熱酸化法により
凸部15の以外の領域と凸部15の側壁に 500Åの厚さに
SiO2膜14を形成する。このとき、凸部の下部の上部には
バーズビークが入る。
凸部15の以外の領域と凸部15の側壁に 500Åの厚さに
SiO2膜14を形成する。このとき、凸部の下部の上部には
バーズビークが入る。
【００３８】次いで、ＣＶＤ法により Si3N4膜16を 500
Åの厚さに形成する。次いで、異方性エッチングにより
Si3N4膜16を凸部の側壁部のみに残す。図４（ｃ）に示
すように、熱酸化法により、凸部以外の部分に 5,000Å
のSiO2膜17を形成する。このとき、凸部15の下部には凸
部15 両側から入ったバーズビークが繋がることでSiO2
膜17が形成される。この後、熱燐酸処理、希弗酸処理を
連続して行い、 Si3N4膜16、13とSiO2膜12、14を除去す
る。
Åの厚さに形成する。次いで、異方性エッチングにより
Si3N4膜16を凸部の側壁部のみに残す。図４（ｃ）に示
すように、熱酸化法により、凸部以外の部分に 5,000Å
のSiO2膜17を形成する。このとき、凸部15の下部には凸
部15 両側から入ったバーズビークが繋がることでSiO2
膜17が形成される。この後、熱燐酸処理、希弗酸処理を
連続して行い、 Si3N4膜16、13とSiO2膜12、14を除去す
る。
【００３９】図４（ｄ）に示すように、熱酸化法で凸部
のSi基板11表面に 100Åの厚さに、ゲートSiO2膜18を形
成し、ＣＶＤ法によってポリSi膜を 500Åの厚さに形成
しパターニングしてゲート電極19を形成する。
のSi基板11表面に 100Åの厚さに、ゲートSiO2膜18を形
成し、ＣＶＤ法によってポリSi膜を 500Åの厚さに形成
しパターニングしてゲート電極19を形成する。
【００４０】上記の第一、第二の実施例において、第一
の絶縁膜であるSiO2膜12を省略しても、耐酸化性 Si3N4
膜の膜厚や、バーズビーク形成用のSiO2膜14の厚さを考
慮して、請求項２、３記載のように、角が丸みを帯びた
形状の凸部をSi基板上に形成することが出来る。
の絶縁膜であるSiO2膜12を省略しても、耐酸化性 Si3N4
膜の膜厚や、バーズビーク形成用のSiO2膜14の厚さを考
慮して、請求項２、３記載のように、角が丸みを帯びた
形状の凸部をSi基板上に形成することが出来る。
【００４１】
【発明の効果】以上説明したように、本発明の工程を用
いて、絶縁膜上に形成された角柱状のソース・ドレイン
領域に挟まれたチャネル層のゲート絶縁膜に接する上部
の角の部分に丸みを持たせ、チャネル層の上面と側面の
交差する陵が円面取り構造を有するため、トランジスタ
動作時における電界集中が緩和され、ゲートSiO2膜の絶
縁性の劣化が起こりにくくなる。
いて、絶縁膜上に形成された角柱状のソース・ドレイン
領域に挟まれたチャネル層のゲート絶縁膜に接する上部
の角の部分に丸みを持たせ、チャネル層の上面と側面の
交差する陵が円面取り構造を有するため、トランジスタ
動作時における電界集中が緩和され、ゲートSiO2膜の絶
縁性の劣化が起こりにくくなる。
【００４２】従って、本発明は高速化、高集積化に対応
したＭＯＳデバイスの性能向上、歩留向上に寄与すると
ころが大きい。
したＭＯＳデバイスの性能向上、歩留向上に寄与すると
ころが大きい。
【図１】 本発明の原理説明図
【図２】 本発明の第一の実施例の工程順模式断面図
（その１）
（その１）
【図３】 本発明の第一の実施例の工程順模式断面図
（その２）
（その２）
【図４】 本発明の第二の実施例の工程順模式断面図
【図５】 従来例の説明図
【図６】 従来例の工程順模式断面図（その１）
【図７】 従来例の工程順模式断面図（その２）
１ 半導体基板（Si基板） ２ 絶縁膜（SiO2膜） ３ チャネル層 ４ ゲート絶縁膜（SiO2膜） ５ ゲート電極（ポリSi膜） 11 半導体基板（Si基板） 12 第一の絶縁膜（SiO2膜） 13 第二の絶縁膜（ Si3N4膜） 14 第三の絶縁膜（SiO2膜） 15 凸部（チャネル層） 16 第四の絶縁膜（ Si3N4膜） 17 第五の絶縁膜（SiO2膜） 18 ゲート絶縁膜（SiO2膜） 19 ゲート電極（ポリSi膜）
Claims (4)
- 【請求項１】 半導体基板(1) 上に形成された絶縁膜
(2) 上にソース領域−チャネル層−ドレイン領域が連続
して角柱状に形成され、ゲート電極(5) がソース・ドレ
イン領域に挟まれたチャネル層(3) の上面及び両側面に
接する構造のＸＭＯＳ−ＦＥＴにおいて、 該チャネル層(3) の上面と側面の交差する陵が円面取り
構造を有することを特徴とする半導体装置。 - 【請求項２】 半導体基板(11)上に耐酸化性の第二の絶
縁膜(13)を形成する工程と、 該第二の絶縁膜(13)を選択的にパターニングする工程
と、 該半導体基板(11)を酸化して、該第二の絶縁膜(13)の底
面部以外に第三の絶縁膜(14)を形成する工程と、 該半導体基板(11)の表面が露出するまで、第三の絶縁膜
(14)をエッチング除去し、該第二の絶縁膜(13)を残す工
程と、 該第二の絶縁膜(13)をマスクとして該半導体基板(11)を
エッチングし、該第二の絶縁膜(13)が被覆された該半導
体基板(11)の凸部(15)を形成する工程と、 該半導体基板(11)上に耐酸化性の第四の絶縁膜(16)を形
成し、異方性エッチングを行って、該凸部(15)の側壁に
第四の絶縁膜(16)を残す工程と、 該半導体基板(11)を酸化して、該半導体基板(11)上に第
五の絶縁膜(17)を形成する工程と、 該第四の絶縁膜(16)、該第二の絶縁膜(13)をエッチング
除去して、該第五の絶縁膜(17)上に、上面と側面の接す
る角が丸みを帯びた凸部(15)を残す工程とを含むことを
特徴とする半導体装置の製造方法。 - 【請求項３】 半導体基板(11)上に耐酸化性の第二の絶
縁膜(13)を形成する工程と、 該第二の絶縁膜(13)、該半導体基板(11)を選択的に順に
エッチングして、該第二の絶縁膜(13)が被覆された該半
導体基板の凸部(15)を形成する工程と、 該半導体基板(11)の該凸部(15)以外の領域と、該凸部(1
5)の側壁に第三の絶縁膜(14)を形成する工程と、 該半導体基板(11)上に耐酸化性の第四の絶縁膜(16)を形
成し、異方性エッチングを行って、該凸部(15)の側壁に
第四の絶縁膜(16)を残す工程と、 該半導体基板(1)1を酸化して、該半導体基板(11)上に第
五の絶縁膜(17)を形成する工程と、 該第四の絶縁膜(16)、該第二の絶縁膜(13)をエッチング
除去して、該第五の絶縁膜(17)上に上面と側面の接する
角が丸みを帯びた凸部(15)を残す工程とを含むことを特
徴とする半導体装置の製造方法。 - 【請求項４】 前記半導体基板(11)上に先ず第一の絶縁
膜(12)を形成し、しかる後に耐酸化性の前記第二の絶縁
膜(13)を該第一の絶縁膜(12)上に積層して形成すること
を特徴とする請求項２、又は３記載の半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22763393A JPH0786595A (ja) | 1993-09-14 | 1993-09-14 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22763393A JPH0786595A (ja) | 1993-09-14 | 1993-09-14 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0786595A true JPH0786595A (ja) | 1995-03-31 |
Family
ID=16863962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22763393A Pending JPH0786595A (ja) | 1993-09-14 | 1993-09-14 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0786595A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6445483B2 (en) | 1996-07-01 | 2002-09-03 | Seiko Epson Corporation | Optical scanning apparatus |
| JP2005051241A (ja) * | 2003-07-25 | 2005-02-24 | Interuniv Micro Electronica Centrum Vzw | 多層ゲート半導体デバイス及びその製造方法 |
| JP2005057293A (ja) * | 2003-08-05 | 2005-03-03 | Samsung Electronics Co Ltd | 三次元構造のチャンネルを備えるモストランジスタ及びその製造方法 |
| JP2005203798A (ja) * | 2004-01-17 | 2005-07-28 | Samsung Electronics Co Ltd | 少なくとも５面チャンネル型ｆｉｎｆｅｔトランジスタ及びその製造方法 |
| JP2008172082A (ja) * | 2007-01-12 | 2008-07-24 | Toshiba Corp | 半導体装置及び半導体装置の製造方法 |
| JP2012216802A (ja) * | 2011-03-25 | 2012-11-08 | Semiconductor Energy Lab Co Ltd | 電界効果トランジスタおよびそれを用いたメモリおよび半導体回路 |
| JP2013140999A (ja) * | 2007-07-18 | 2013-07-18 | Intel Corp | バルク基板上に作製される分離トライゲートトランジスタ |
-
1993
- 1993-09-14 JP JP22763393A patent/JPH0786595A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6445483B2 (en) | 1996-07-01 | 2002-09-03 | Seiko Epson Corporation | Optical scanning apparatus |
| JP2005051241A (ja) * | 2003-07-25 | 2005-02-24 | Interuniv Micro Electronica Centrum Vzw | 多層ゲート半導体デバイス及びその製造方法 |
| JP2005057293A (ja) * | 2003-08-05 | 2005-03-03 | Samsung Electronics Co Ltd | 三次元構造のチャンネルを備えるモストランジスタ及びその製造方法 |
| JP2005203798A (ja) * | 2004-01-17 | 2005-07-28 | Samsung Electronics Co Ltd | 少なくとも５面チャンネル型ｆｉｎｆｅｔトランジスタ及びその製造方法 |
| JP2008172082A (ja) * | 2007-01-12 | 2008-07-24 | Toshiba Corp | 半導体装置及び半導体装置の製造方法 |
| JP2013140999A (ja) * | 2007-07-18 | 2013-07-18 | Intel Corp | バルク基板上に作製される分離トライゲートトランジスタ |
| JP2012216802A (ja) * | 2011-03-25 | 2012-11-08 | Semiconductor Energy Lab Co Ltd | 電界効果トランジスタおよびそれを用いたメモリおよび半導体回路 |
| JP2014007431A (ja) * | 2011-03-25 | 2014-01-16 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2014039058A (ja) * | 2011-03-25 | 2014-02-27 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2014132699A (ja) * | 2011-03-25 | 2014-07-17 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US9287408B2 (en) | 2011-03-25 | 2016-03-15 | Semiconductor Energy Laboratory Co., Ltd. | Field-effect transistor, and memory and semiconductor circuit including the same |
| US9548395B2 (en) | 2011-03-25 | 2017-01-17 | Semiconductor Energy Laboratory Co., Ltd. | Field-effect transistor including oxide semiconductor, and memory and semiconductor circuit including the same |
| US9859443B2 (en) | 2011-03-25 | 2018-01-02 | Semiconductor Energy Laboratory Co., Ltd. | Field-effect transistor, and memory and semiconductor circuit including the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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