JPH0322567A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPH0322567A JPH0322567A JP15798889A JP15798889A JPH0322567A JP H0322567 A JPH0322567 A JP H0322567A JP 15798889 A JP15798889 A JP 15798889A JP 15798889 A JP15798889 A JP 15798889A JP H0322567 A JPH0322567 A JP H0322567A
- Authority
- JP
- Japan
- Prior art keywords
- silicon island
- semiconductor device
- insulating film
- film
- insulating layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 20
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 47
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 47
- 239000010703 silicon Substances 0.000 claims abstract description 47
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 230000002093 peripheral effect Effects 0.000 claims abstract description 12
- 238000000034 method Methods 0.000 claims abstract description 11
- 239000011521 glass Substances 0.000 claims abstract description 9
- 230000003647 oxidation Effects 0.000 claims abstract description 9
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 9
- 239000012212 insulator Substances 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 5
- 239000011810 insulating material Substances 0.000 claims 1
- 230000015556 catabolic process Effects 0.000 abstract description 7
- 238000001312 dry etching Methods 0.000 abstract description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract 2
- 229910052681 coesite Inorganic materials 0.000 abstract 1
- 229910052906 cristobalite Inorganic materials 0.000 abstract 1
- 239000000377 silicon dioxide Substances 0.000 abstract 1
- 235000012239 silicon dioxide Nutrition 0.000 abstract 1
- 229910052682 stishovite Inorganic materials 0.000 abstract 1
- 229910052905 tridymite Inorganic materials 0.000 abstract 1
- 239000010408 film Substances 0.000 description 45
- 239000010410 layer Substances 0.000 description 9
- 238000005530 etching Methods 0.000 description 6
- 230000005684 electric field Effects 0.000 description 5
- 239000010409 thin film Substances 0.000 description 3
- UGFAIRIUMAVXCW-UHFFFAOYSA-N Carbon monoxide Chemical compound [O+]#[C-] UGFAIRIUMAVXCW-UHFFFAOYSA-N 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000008092 positive effect Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000000638 solvent extraction Methods 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はSOI構造を有する半導体装置およびその製造
方法に関する。
方法に関する。
SOI構造は、半導体装置の動作の高速化および高集積
化を実現するのに有利な方法である。ここで、SOl構
造とは絶縁基板上に形成されたシリコン薄膜にMOS}
ランジスタのような機能素子を構戒するものである。一
般に、この機能素子は、絶縁基板−ヒ全面に−様に形成
されたシリコン膜をフォトリソグラフィ技術によって区
画分離されてできる多数のシリコン島(以下シリコンア
イランドとする)にそれぞれ形成され、各機能素子間は
絶縁分離される。そのため、SOI構造の半導体装置は
、基板と素子間の浮遊容量を極めて小さくできる、寄生
素子を生しない等の利点を有し、動作の高速化および高
集積化が可能である。
化を実現するのに有利な方法である。ここで、SOl構
造とは絶縁基板上に形成されたシリコン薄膜にMOS}
ランジスタのような機能素子を構戒するものである。一
般に、この機能素子は、絶縁基板−ヒ全面に−様に形成
されたシリコン膜をフォトリソグラフィ技術によって区
画分離されてできる多数のシリコン島(以下シリコンア
イランドとする)にそれぞれ形成され、各機能素子間は
絶縁分離される。そのため、SOI構造の半導体装置は
、基板と素子間の浮遊容量を極めて小さくできる、寄生
素子を生しない等の利点を有し、動作の高速化および高
集積化が可能である。
しかしながら、集積度をあげるために、シリコンアイラ
ンド形成時は異方性の強いドライエッチングが用いられ
る。そのため、シリコンアイランド上面周縁部は鋭い直
角に近い形状となり、シリコンアイランド上面に他の膜
を推積させる時のステップカバレッジが悪くなる。
ンド形成時は異方性の強いドライエッチングが用いられ
る。そのため、シリコンアイランド上面周縁部は鋭い直
角に近い形状となり、シリコンアイランド上面に他の膜
を推積させる時のステップカバレッジが悪くなる。
さらに、MOSFET等のような機能素子を動作させる
ためにゲートに電圧を印加した場合、このシリコンアイ
ランド上面周縁部において電界集中を生し、ゲート絶縁
膜の絶縁破壊を起こすこともある。
ためにゲートに電圧を印加した場合、このシリコンアイ
ランド上面周縁部において電界集中を生し、ゲート絶縁
膜の絶縁破壊を起こすこともある。
本発明はJ一記問題を鑑みてなされたもので、ステップ
力バレッジを向上させるとともに、ゲート絶縁膜の絶縁
破壊耐圧に優れたSOI構造の半導体装置とその製造方
法を提供することを目的とする。
力バレッジを向上させるとともに、ゲート絶縁膜の絶縁
破壊耐圧に優れたSOI構造の半導体装置とその製造方
法を提供することを目的とする。
本発明は上記目的を達或ずるために、
請求項l記載の発明においては、絶縁層と、この絶縁層
上の所定位置に形成されたシリコン島とを備え、このシ
リコン島を活性領域に用いるSOI構造を有する絶縁ゲ
ート型の半導体装置において、前記シリコン島の周縁部
上端は、前記シリコン島の厚みが徐々に薄くなるように
所定の曲率をもつ曲面形状に形成されているという技術
的手段を採用し、 請求項5記載の発明においては、 半導体基板上に絶縁層を被着し、この絶縁層上の所定位
置にシリコン島を形成する第1の工程と、この第1の工
程の後に、熱酸化することにより、前記シリコン島の周
縁部上端を所定の曲率をもつ曲面形状に形成する第2・
.の工程と、この第2の工程の熱酸化により形成される
酸化膜を除去する第3の工程と、 この第3の工程の後に、絶縁物を被着して前記絶縁層を
平坦化する第4の工程と を含むことを特徴とする半導体装置の製造方法を提供す
る。
上の所定位置に形成されたシリコン島とを備え、このシ
リコン島を活性領域に用いるSOI構造を有する絶縁ゲ
ート型の半導体装置において、前記シリコン島の周縁部
上端は、前記シリコン島の厚みが徐々に薄くなるように
所定の曲率をもつ曲面形状に形成されているという技術
的手段を採用し、 請求項5記載の発明においては、 半導体基板上に絶縁層を被着し、この絶縁層上の所定位
置にシリコン島を形成する第1の工程と、この第1の工
程の後に、熱酸化することにより、前記シリコン島の周
縁部上端を所定の曲率をもつ曲面形状に形成する第2・
.の工程と、この第2の工程の熱酸化により形成される
酸化膜を除去する第3の工程と、 この第3の工程の後に、絶縁物を被着して前記絶縁層を
平坦化する第4の工程と を含むことを特徴とする半導体装置の製造方法を提供す
る。
本発明によれば、SOI構造の半導体装置において、そ
のシリコン島の周縁部上端はシリコン島の厚みが徐々に
薄くなるように所定の曲率をもつ曲面形状に形成されて
いるために、シリコン島周縁部でのステップカバレッジ
は向上し、さらに、このシリコン島に活性領域をもつ絶
縁ゲート型の半導体装置はシリコン島周縁部上端での電
界集中が緩和され、ゲート絶縁欣の絶縁破壊耐圧に優れ
るという優れた効果がある。
のシリコン島の周縁部上端はシリコン島の厚みが徐々に
薄くなるように所定の曲率をもつ曲面形状に形成されて
いるために、シリコン島周縁部でのステップカバレッジ
は向上し、さらに、このシリコン島に活性領域をもつ絶
縁ゲート型の半導体装置はシリコン島周縁部上端での電
界集中が緩和され、ゲート絶縁欣の絶縁破壊耐圧に優れ
るという優れた効果がある。
以下本発明を図に示す実施例について説明する。
第l図ないし第3図には本発明の一実施例たるSOI構
造の薄膜MO S F ETを示し、第3図はその平面
図、第1図および第2図はそれぞれ第3図の1〜■線、
■一■線に沿う断面図である。
造の薄膜MO S F ETを示し、第3図はその平面
図、第1図および第2図はそれぞれ第3図の1〜■線、
■一■線に沿う断面図である。
図において、絶縁基板1はSt単結晶板11上にドライ
酸化によりSin2のフィールド絶縁膜12を一面に形
成したもので、かかる絶縁基板15 6 上に多数(うち一つを図示)のシリコンアイラント2が
形成されている。
酸化によりSin2のフィールド絶縁膜12を一面に形
成したもので、かかる絶縁基板15 6 上に多数(うち一つを図示)のシリコンアイラント2が
形成されている。
上記シリコンアイランド2は約8000人程度の厚さで
矩形をなし、不純物拡散により全体がP領域とされると
ともに上面の素子形成面2a内は二カ所でN″領域が形
成されてそれぞれドレイン21およびソース22になっ
ている。
矩形をなし、不純物拡散により全体がP領域とされると
ともに上面の素子形成面2a内は二カ所でN″領域が形
成されてそれぞれドレイン21およびソース22になっ
ている。
l記シリコンアイランド2の機能素子形成而2a面と、
アイランド2の側面2b面とでなす上端エッジ部は滑ら
かな曲面で形成されている。また、2a面を除く周縁部
と絶縁基板1上には比較的厚い(約4000人)スピン
オングラスのダ呉一絶縁膜3が形成され、該絶縁膜3の
上面は滑らかな曲面を呈して上記機能素子形成面2a上
へと連続している。
アイランド2の側面2b面とでなす上端エッジ部は滑ら
かな曲面で形成されている。また、2a面を除く周縁部
と絶縁基板1上には比較的厚い(約4000人)スピン
オングラスのダ呉一絶縁膜3が形成され、該絶縁膜3の
上面は滑らかな曲面を呈して上記機能素子形成面2a上
へと連続している。
シリコンアイラント2上には上記機能素子形成面2aに
接してSiOzのゲー1・絶縁膜4が形成され、さらに
これの上の、上記ドレイン2lとソース22間位置に、
多結晶Siのゲート膜5が形成してある。さらにこれら
を覆ってBPSG膜よりなる層間絶縁膜6が形成され、
トレイン電極膜7、ソース電極膜8、ゲート電極膜9が
上記層間絶縁膜6を貫通してそれぞれ上記ドレイン21
、ソース22、およびゲート膜5に接続してある。
接してSiOzのゲー1・絶縁膜4が形成され、さらに
これの上の、上記ドレイン2lとソース22間位置に、
多結晶Siのゲート膜5が形成してある。さらにこれら
を覆ってBPSG膜よりなる層間絶縁膜6が形成され、
トレイン電極膜7、ソース電極膜8、ゲート電極膜9が
上記層間絶縁膜6を貫通してそれぞれ上記ドレイン21
、ソース22、およびゲート膜5に接続してある。
上記ケート絶縁膜4は、滑らかな萌線で形成されるシリ
コンアイランド2の上に形成されるためにステップ力バ
レッジはよく、また、シリコンアイランド2上面周縁部
での電界集中を緩和するためにこのMO S F ET
のゲー1〜絶縁膜4の絶縁破壊を防止することができる
。
コンアイランド2の上に形成されるためにステップ力バ
レッジはよく、また、シリコンアイランド2上面周縁部
での電界集中を緩和するためにこのMO S F ET
のゲー1〜絶縁膜4の絶縁破壊を防止することができる
。
次に、上記半導体装置の製造方法を第4図に徒って説明
する。
する。
Si単結晶板1lの表面をドライ酸化してフィールド絶
縁膜12を形成した絶縁基板1上に、多結晶Si膜10
をほぼ10000人の厚さに形或ずる(第4図(a))
。シリコンアイランドを形成する部分のみレジスl−R
lを形成してマスキングし(第4図(b)L ドライ
エッチング等の異方性エッチングによりパターニングし
た後、レジストRlを除去する(第4図(C))。
縁膜12を形成した絶縁基板1上に、多結晶Si膜10
をほぼ10000人の厚さに形或ずる(第4図(a))
。シリコンアイランドを形成する部分のみレジスl−R
lを形成してマスキングし(第4図(b)L ドライ
エッチング等の異方性エッチングによりパターニングし
た後、レジストRlを除去する(第4図(C))。
異方性エッチングは絶縁基板1面に対して垂直にエッチ
ングがなされるため、小面積の基板1上に分離されたシ
リコンアイランド2を多数効率的に形成することができ
るが、図のA部、B部に示す如く、その端縁に直角のコ
ーナ部が生じる。そこで、かかるアイランド2上に直接
ゲート絶縁膜等を形成すると、上記コーナ部で膜厚が薄
くなり、絶縁性が低下する。
ングがなされるため、小面積の基板1上に分離されたシ
リコンアイランド2を多数効率的に形成することができ
るが、図のA部、B部に示す如く、その端縁に直角のコ
ーナ部が生じる。そこで、かかるアイランド2上に直接
ゲート絶縁膜等を形成すると、上記コーナ部で膜厚が薄
くなり、絶縁性が低下する。
しかして、本発明においては、シリコンアイランド2を
形成した基板l全面に約1200゜Cで6時間程度のド
ライ酸化を施し、Sin2による絶縁膜23を形成する
(第4図(d))。該絶縁膜23は膜厚が4000人程
度であり、その上面は直角に屈曲することのない滑らか
な曲面である。なお、このドライ酸化の間にシリコンア
イランド2はその膜厚が2000大ほど低減する。
形成した基板l全面に約1200゜Cで6時間程度のド
ライ酸化を施し、Sin2による絶縁膜23を形成する
(第4図(d))。該絶縁膜23は膜厚が4000人程
度であり、その上面は直角に屈曲することのない滑らか
な曲面である。なお、このドライ酸化の間にシリコンア
イランド2はその膜厚が2000大ほど低減する。
その後、ふっ酸系エッチング液で前記絶縁膜23のエッ
チングを行い、前記絶縁膜23を除去する。この工程に
よりシリコンアイランド2の上面周縁部は滑らかな曲面
となる。
チングを行い、前記絶縁膜23を除去する。この工程に
よりシリコンアイランド2の上面周縁部は滑らかな曲面
となる。
しかし、下面周縁部では、第4図(e)においてB′部
に示すように、エッチング液によってフィールド酸化膜
12が、シリコンアイランド2の下部に潜り込むような
形で失われてしまう。このままでは、このB′部におい
て電界集中を生して、絶縁破壊を起こす原因となってし
まう。
に示すように、エッチング液によってフィールド酸化膜
12が、シリコンアイランド2の下部に潜り込むような
形で失われてしまう。このままでは、このB′部におい
て電界集中を生して、絶縁破壊を起こす原因となってし
まう。
そこで、この上にスピンオングラスを例えばスピンコー
トによって塗布する。スピンオングラスに含まれる揮発
性分が蒸発すると第4図(f)に示すような形状のダξ
一酸化膜3が形成される。このダ5一酸化膜3を、再び
ぶつ酸によってエッチングし、第4図(g)に示す程度
にエッチングされたところでエッチングを終了する。す
なわち、シリコンアイランド2の下面周縁部のエッチン
グ液による窪みはスピンオングラスで埋め込まれており
、さらにスピンオングラスによるダミー絶縁膜3は適度
な厚みを持つために、この部分における電界集中は緩和
されることになる。
トによって塗布する。スピンオングラスに含まれる揮発
性分が蒸発すると第4図(f)に示すような形状のダξ
一酸化膜3が形成される。このダ5一酸化膜3を、再び
ぶつ酸によってエッチングし、第4図(g)に示す程度
にエッチングされたところでエッチングを終了する。す
なわち、シリコンアイランド2の下面周縁部のエッチン
グ液による窪みはスピンオングラスで埋め込まれており
、さらにスピンオングラスによるダミー絶縁膜3は適度
な厚みを持つために、この部分における電界集中は緩和
されることになる。
その後、ドライ酸化によりゲート絶縁膜4を形成する。
(第d図(h))。ゲー1・絶縁膜4は、−1二記9
10
ダミー絶縁膜3及びシリコンアイランド2の滑らかな曲
線の上に形成されるため、上述したように、良好なステ
ップカハレッジを実現ずることができ、また素子形成後
の電界集中をなくしゲート絶縁破壊耐圧の高い素子を得
ることができる。
線の上に形成されるため、上述したように、良好なステ
ップカハレッジを実現ずることができ、また素子形成後
の電界集中をなくしゲート絶縁破壊耐圧の高い素子を得
ることができる。
その後、シリコンアイランド2上方よりAsをイオン注
文してソース22、ドレイン21を形成し、ゲート膜5
.層開絶縁膜6を通常の方法によって形成し、所定の配
線すなわちドレイン電極膜7.ソース電極膜8,ゲート
電極膜9を形成して、第1図ないし第3図に示した半導
体装置が製造される。
文してソース22、ドレイン21を形成し、ゲート膜5
.層開絶縁膜6を通常の方法によって形成し、所定の配
線すなわちドレイン電極膜7.ソース電極膜8,ゲート
電極膜9を形成して、第1図ないし第3図に示した半導
体装置が製造される。
なお、上記ダミー絶縁膜3は絶縁基板全面に形成する必
要は必ずしもなく、シリコンアイランドの周縁部のみで
も良い。もちろん、基板全面に形成すれば、さらに良好
な絶縁性が得られる。
要は必ずしもなく、シリコンアイランドの周縁部のみで
も良い。もちろん、基板全面に形成すれば、さらに良好
な絶縁性が得られる。
また、上記ダミー絶縁膜3は、スピンオングラス膜に限
られるものではなく、例えばCVDによって形成される
ものでもよい。また、その材質もSi○2を主威分にす
るものに限らず、例えば窒化珪素系のものでもよい。
られるものではなく、例えばCVDによって形成される
ものでもよい。また、その材質もSi○2を主威分にす
るものに限らず、例えば窒化珪素系のものでもよい。
第1図ないし第4図は本発明の一実施例を示し、第1図
および第2図は薄膜MOSFETの断面レ1で、それぞ
れ第3図のI−1線、■−■線に沿う断面図、第3図は
眉間絶縁層を除いた平面図、第4図は製造工程を示す断
面図である。 1・・・絶縁基板,2・・・シリコンアイランド 2a
・・・機能素子形成面.3・・・ダ多一絶縁膜5 4・
・・ゲート絶縁膜(膜層).23・・・絶縁膜
および第2図は薄膜MOSFETの断面レ1で、それぞ
れ第3図のI−1線、■−■線に沿う断面図、第3図は
眉間絶縁層を除いた平面図、第4図は製造工程を示す断
面図である。 1・・・絶縁基板,2・・・シリコンアイランド 2a
・・・機能素子形成面.3・・・ダ多一絶縁膜5 4・
・・ゲート絶縁膜(膜層).23・・・絶縁膜
Claims (6)
- (1)絶縁層と、この絶縁層上の所定位置に形成された
シリコン島とを備え、このシリコン島を活性領域に用い
るSOI構造を有する絶縁ゲート型の半導体装置におい
て、前記シリコン島の周縁部上端は、前記シリコン島の
厚みが徐々に薄くなるように所定の曲率をもつ曲面形状
に形成されていることを特徴とする半導体装置。 - (2)前記所定位置を除く前記絶縁層上面は、所定の厚
みで被着された絶縁物によって平坦化されていることを
特徴とする請求項1記載の半導体装置。 - (3)前記絶縁物の所定の厚みは、前記シリコン島周縁
部において、前記絶縁物が前記シリコン島周縁部の曲面
形状に滑らかに連なる厚みであることを特徴とする請求
項2記載の半導体装置。 - (4)前記絶縁物はスピンオングラス層を塗布したもの
であることを特徴とする請求項2または3に記載の半導
体装置。 - (5)半導体基板上に絶縁層を被着し、この絶縁層上の
所定位置にシリコン島を形成する第1の工程と、 この第1の工程の後に、熱酸化することにより、前記シ
リコン島の周縁部上端を所定の曲率をもつ曲面形状に形
成する第2の工程と、 この第2の工程の熱酸化により形成される酸化膜を除去
する第3の工程と、 この第3の工程の後に、絶縁物を被着して前記絶縁層を
平坦化する第4の工程と を含むことを特徴とする半導体装置の製造方法。 - (6)前記第4の工程は、スピンオングラス層を塗布す
る工程であることを特徴とする請求項5記載の半導体装
置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15798889A JPH0322567A (ja) | 1989-06-20 | 1989-06-20 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15798889A JPH0322567A (ja) | 1989-06-20 | 1989-06-20 | 半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0322567A true JPH0322567A (ja) | 1991-01-30 |
Family
ID=15661789
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15798889A Pending JPH0322567A (ja) | 1989-06-20 | 1989-06-20 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0322567A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09232539A (ja) * | 1996-02-28 | 1997-09-05 | Nec Corp | 半導体装置の製造方法 |
US6144072A (en) * | 1994-11-02 | 2000-11-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device formed on insulating layer and method of manufacturing the same |
JP2007048934A (ja) * | 2005-08-10 | 2007-02-22 | Mitsubishi Electric Corp | 薄膜トランジスタおよびその製造方法 |
JP2009021565A (ja) * | 2007-06-12 | 2009-01-29 | Semiconductor Energy Lab Co Ltd | 半導体装置及び半導体装置の作製方法 |
US9812586B2 (en) | 2013-10-22 | 2017-11-07 | Semiconductor Energy Laboratory Co., Ltd. | Transistor with curved active layer |
-
1989
- 1989-06-20 JP JP15798889A patent/JPH0322567A/ja active Pending
Cited By (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6144072A (en) * | 1994-11-02 | 2000-11-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device formed on insulating layer and method of manufacturing the same |
US6509583B1 (en) | 1994-11-02 | 2003-01-21 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device formed on insulating layer and method of manufacturing the same |
US6653656B2 (en) | 1994-11-02 | 2003-11-25 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device formed on insulating layer and method of manufacturing the same |
US7001822B2 (en) | 1994-11-02 | 2006-02-21 | Renesas Technology Corp. | Semiconductor device formed on insulating layer and method of manufacturing the same |
JPH09232539A (ja) * | 1996-02-28 | 1997-09-05 | Nec Corp | 半導体装置の製造方法 |
JP2007048934A (ja) * | 2005-08-10 | 2007-02-22 | Mitsubishi Electric Corp | 薄膜トランジスタおよびその製造方法 |
JP2009021565A (ja) * | 2007-06-12 | 2009-01-29 | Semiconductor Energy Lab Co Ltd | 半導体装置及び半導体装置の作製方法 |
US8420456B2 (en) | 2007-06-12 | 2013-04-16 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing for thin film transistor |
JP2014042051A (ja) * | 2007-06-12 | 2014-03-06 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
US8921902B2 (en) | 2007-06-12 | 2014-12-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
US9812586B2 (en) | 2013-10-22 | 2017-11-07 | Semiconductor Energy Laboratory Co., Ltd. | Transistor with curved active layer |
US10418492B2 (en) | 2013-10-22 | 2019-09-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device with curved active layer |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4271901B2 (ja) | ゲートオールアラウンド構造トランジスタを有する半導体装置形成方法 | |
JPH11204782A (ja) | 半導体装置およびその製造方法 | |
JPH0322567A (ja) | 半導体装置およびその製造方法 | |
JPS61247051A (ja) | 半導体装置の製造方法 | |
JPH0786595A (ja) | 半導体装置とその製造方法 | |
WO2021005896A1 (ja) | 半導体装置 | |
JP2786199B2 (ja) | 薄膜半導体素子の製造方法 | |
JP3348264B2 (ja) | 半導体集積回路装置とその製造方法 | |
JPH02239625A (ja) | 半導体装置 | |
JPS63269535A (ja) | 半導体素子表面の平坦化法 | |
JPS6278853A (ja) | 半導体装置の製造方法 | |
JP2570992B2 (ja) | 半導体集積回路装置の製造方法 | |
JP2709200B2 (ja) | 半導体装置の製造方法 | |
JPS63197365A (ja) | 半導体装置の製造方法 | |
JPS60214569A (ja) | Mos型半導体装置 | |
JPH0548087A (ja) | 半導体装置の製造方法 | |
JPH04340230A (ja) | 逆スタガ型薄膜トランジスタ及びその製造方法 | |
JPH04321228A (ja) | 半導体装置の製造方法 | |
JPS6340322A (ja) | 半導体装置の製造方法 | |
JPH0568861B2 (ja) | ||
JPH03270007A (ja) | 半導体装置の製造方法 | |
JPH01207931A (ja) | 半導体装置の製造方法 | |
JPH022634A (ja) | 半導体装置 | |
JPS61206240A (ja) | 半導体装置の製造方法 | |
JPS6159677B2 (ja) |