JP3348264B2 - 半導体集積回路装置とその製造方法 - Google Patents
半導体集積回路装置とその製造方法Info
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- JP3348264B2 JP3348264B2 JP06133395A JP6133395A JP3348264B2 JP 3348264 B2 JP3348264 B2 JP 3348264B2 JP 06133395 A JP06133395 A JP 06133395A JP 6133395 A JP6133395 A JP 6133395A JP 3348264 B2 JP3348264 B2 JP 3348264B2
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Description
【０００１】
【産業上の利用分野】本発明は、いわゆるセルフアライ
ンコンタクトの形成方法に特徴を有するＭＯＳＦＥＴを
用いた半導体集積回路装置とその製造方法に関する。
ンコンタクトの形成方法に特徴を有するＭＯＳＦＥＴを
用いた半導体集積回路装置とその製造方法に関する。
【０００２】
【従来の技術】半導体集積回路装置の高集積化が進むに
つれて、ゲート電極の上の層間絶縁膜の表面の段差を緩
和し平坦化する必要が生じている。これは、半導体集積
回路装置の横方向のサイズの縮小化が進んでも、ゲート
電極のシート抵抗（面積抵抗率）を低く保つ必要から、
縦方向のサイズの縮小があまり進まないからである。そ
のため、ゲート電極の上の層間絶縁膜の表面の相対的な
段差は大きくなってきているため、ゲート電極の上の層
間絶縁膜の表面の段差を緩和して平坦化するためのいく
つかの構成が考えられた。
つれて、ゲート電極の上の層間絶縁膜の表面の段差を緩
和し平坦化する必要が生じている。これは、半導体集積
回路装置の横方向のサイズの縮小化が進んでも、ゲート
電極のシート抵抗（面積抵抗率）を低く保つ必要から、
縦方向のサイズの縮小があまり進まないからである。そ
のため、ゲート電極の上の層間絶縁膜の表面の相対的な
段差は大きくなってきているため、ゲート電極の上の層
間絶縁膜の表面の段差を緩和して平坦化するためのいく
つかの構成が考えられた。
【０００３】図５は、従来のゲート電極の上の層間絶縁
膜の表面の段差を緩和する構成の説明図であり、（Ａ）
〜（Ｄ）は各構成を示している。
膜の表面の段差を緩和する構成の説明図であり、（Ａ）
〜（Ｄ）は各構成を示している。
【０００４】図５（Ａ）は、ゲート電極の上に形成され
る層間絶縁膜の表面を平坦化することによってゲート電
極上の段差を緩和して平坦化する構成を示している。こ
の図において、２１はｐ型シリコン基板、２２はＬＯＣ
ＯＳ酸化膜、２３はゲート絶縁膜、２４はゲート電極、
２５はＬＤＤ領域、２６はサイドウォール、２７S はソ
ース領域、２７D はドレイン領域、２８は第１の絶縁
膜、２９は第２の絶縁膜、３０は第１の層間絶縁膜、３
１S ，３１D ，３１G はコンタクトホール、３２S はソ
ース配線、３２D はドレイン配線、３２G はゲート配線
である。
る層間絶縁膜の表面を平坦化することによってゲート電
極上の段差を緩和して平坦化する構成を示している。こ
の図において、２１はｐ型シリコン基板、２２はＬＯＣ
ＯＳ酸化膜、２３はゲート絶縁膜、２４はゲート電極、
２５はＬＤＤ領域、２６はサイドウォール、２７S はソ
ース領域、２７D はドレイン領域、２８は第１の絶縁
膜、２９は第２の絶縁膜、３０は第１の層間絶縁膜、３
１S ，３１D ，３１G はコンタクトホール、３２S はソ
ース配線、３２D はドレイン配線、３２G はゲート配線
である。
【０００５】この構成の導体集積回路装置においては、
ｐ型シリコン基板２１の上面を選択的に酸化して素子形
成領域を画定するＬＯＣＯＳ酸化膜２２を形成し、この
素子形成領域に熱酸化によってゲート絶縁膜２３を形成
し、このゲート絶縁膜２３の上にポリシリコンからなる
ゲート電極２４を形成し、このゲート電極２４をマスク
にしてｎ型不純物をイオン注入してＬＤＤ領域２５を形
成し、ゲート電極２４の側壁にＳｉＯ2 からなるサイド
ウォール２６を形成し、このゲート電極２４とサイドウ
ォール２６をマスクにしてｎ型不純物をイオン注入して
ソース領域２７ S とドレイン領域２７D を形成する。
ｐ型シリコン基板２１の上面を選択的に酸化して素子形
成領域を画定するＬＯＣＯＳ酸化膜２２を形成し、この
素子形成領域に熱酸化によってゲート絶縁膜２３を形成
し、このゲート絶縁膜２３の上にポリシリコンからなる
ゲート電極２４を形成し、このゲート電極２４をマスク
にしてｎ型不純物をイオン注入してＬＤＤ領域２５を形
成し、ゲート電極２４の側壁にＳｉＯ2 からなるサイド
ウォール２６を形成し、このゲート電極２４とサイドウ
ォール２６をマスクにしてｎ型不純物をイオン注入して
ソース領域２７ S とドレイン領域２７D を形成する。
【０００６】その上の全面に、ＣＶＤによってＳｉＯ2
からなる第１の絶縁膜２８と、ＳｉＯ2 からなる第２の
絶縁膜２９を形成し、この第２の絶縁膜２９を加熱し軟
化させることによって、ゲート電極２４の上では高く、
ソース領域２７S とドレイン領域２７D では低くなって
いた表面を平坦化し、第１の絶縁膜２８と第２の絶縁膜
２９からなる第１の層間絶縁膜３０に、ソース領域２７
S とドレイン領域２７ D とゲート電極２４に達するコン
タクトホール３１S ，３１D ，３１G を形成し、このコ
ンタクトホール３１S ，３１D ，３１G の底面から第２
の絶縁膜２９の表面にかけてＴｉ，Ａｌ，Ｗ等の導体膜
をスパッタリングによって形成し、この導体膜をパター
ニングすることによってソース配線３２S とドレイン配
線３２Dとゲート配線３２G を形成する。
からなる第１の絶縁膜２８と、ＳｉＯ2 からなる第２の
絶縁膜２９を形成し、この第２の絶縁膜２９を加熱し軟
化させることによって、ゲート電極２４の上では高く、
ソース領域２７S とドレイン領域２７D では低くなって
いた表面を平坦化し、第１の絶縁膜２８と第２の絶縁膜
２９からなる第１の層間絶縁膜３０に、ソース領域２７
S とドレイン領域２７ D とゲート電極２４に達するコン
タクトホール３１S ，３１D ，３１G を形成し、このコ
ンタクトホール３１S ，３１D ，３１G の底面から第２
の絶縁膜２９の表面にかけてＴｉ，Ａｌ，Ｗ等の導体膜
をスパッタリングによって形成し、この導体膜をパター
ニングすることによってソース配線３２S とドレイン配
線３２Dとゲート配線３２G を形成する。
【０００７】しかし、このような層間絶縁膜の表面の平
坦化のみによって、近年要求されている精度の高い平坦
化を実現することは困難になっている。また、この構成
によると、凹凸状であった表面を平坦化したため、ソー
ス領域２７S とドレイン領域２７D にソース配線３２S
とドレイン配線３２D 形成するためのコンタクトホール
３１S ，３１D と、ゲート配線３２G を形成するために
必要なコンタクトホール３１G の深さが異なるため、コ
ンタクトホール３１G に位置ずれが生じると、サイドウ
ォール２６が破壊されてゲート配線３２G とソース領域
３７S あるいはドレイン領域２７D の間にリーク電流を
生じる恐れがあり、また、コンタクトホール３１S ，３
１D によってサイドウォール２６が破壊されて、ソース
配線３２S またはドレイン配線３２D とゲート電極２４
の間にリーク電流を生じる恐れがあった。この問題は、
コンタクトホール３１S ，３１D ，３１G を形成する工
程でエッチングされると支障を生じる場所にエッチング
ストップ層を形成することによって解決することができ
る。
坦化のみによって、近年要求されている精度の高い平坦
化を実現することは困難になっている。また、この構成
によると、凹凸状であった表面を平坦化したため、ソー
ス領域２７S とドレイン領域２７D にソース配線３２S
とドレイン配線３２D 形成するためのコンタクトホール
３１S ，３１D と、ゲート配線３２G を形成するために
必要なコンタクトホール３１G の深さが異なるため、コ
ンタクトホール３１G に位置ずれが生じると、サイドウ
ォール２６が破壊されてゲート配線３２G とソース領域
３７S あるいはドレイン領域２７D の間にリーク電流を
生じる恐れがあり、また、コンタクトホール３１S ，３
１D によってサイドウォール２６が破壊されて、ソース
配線３２S またはドレイン配線３２D とゲート電極２４
の間にリーク電流を生じる恐れがあった。この問題は、
コンタクトホール３１S ，３１D ，３１G を形成する工
程でエッチングされると支障を生じる場所にエッチング
ストップ層を形成することによって解決することができ
る。
【０００８】図５（Ｂ）は、ゲート電極の上に形成され
た層間絶縁膜にコンタクトホールを形成する工程でエッ
チングされると支障を生じる場所にエッチングストップ
層を形成する構成を示している。この図において、２１
はｐ型シリコン基板、２２はＬＯＣＯＳ酸化膜、２３は
ゲート絶縁膜、２４はゲート電極、２５はＬＤＤ領域、
２６はサイドウォール、２７S はソース領域、２７D は
ドレイン領域、２８は第１の絶縁膜、２９は第２の絶縁
膜、３０は第１の層間絶縁膜、３１S ，３１D はコンタ
クトホール、３２ S はソース配線、３２D はドレイン配
線、３３はゲート電極被覆膜、３４はエッチングストッ
プ層である。
た層間絶縁膜にコンタクトホールを形成する工程でエッ
チングされると支障を生じる場所にエッチングストップ
層を形成する構成を示している。この図において、２１
はｐ型シリコン基板、２２はＬＯＣＯＳ酸化膜、２３は
ゲート絶縁膜、２４はゲート電極、２５はＬＤＤ領域、
２６はサイドウォール、２７S はソース領域、２７D は
ドレイン領域、２８は第１の絶縁膜、２９は第２の絶縁
膜、３０は第１の層間絶縁膜、３１S ，３１D はコンタ
クトホール、３２ S はソース配線、３２D はドレイン配
線、３３はゲート電極被覆膜、３４はエッチングストッ
プ層である。
【０００９】この構成の導体集積回路装置においては、
ｐ型シリコン基板２１の上面を選択的に酸化して素子形
成領域を画定するＬＯＣＯＳ酸化膜２２を形成し、この
素子形成領域に熱酸化によってゲート絶縁膜２３を形成
し、このゲート絶縁膜２３の上にポリシリコンからなる
ゲート電極２４とＳｉＯ2 からなるゲート電極被覆膜３
３を形成し、このゲート電極被覆膜３３とゲート電極２
４をマスクにしてｎ型不純物をイオン注入してＬＤＤ領
域２５を形成し、ゲート電極２４とゲート電極被覆膜３
３の側壁にＳｉＯ2 からなるサイドウォール２６を形成
し、このゲート電極２４とゲート電極被覆膜３３とサイ
ドウォール２６をマスクにしてｎ型不純物をイオン注入
してソース領域２７S とドレイン領域２７D を形成す
る。
ｐ型シリコン基板２１の上面を選択的に酸化して素子形
成領域を画定するＬＯＣＯＳ酸化膜２２を形成し、この
素子形成領域に熱酸化によってゲート絶縁膜２３を形成
し、このゲート絶縁膜２３の上にポリシリコンからなる
ゲート電極２４とＳｉＯ2 からなるゲート電極被覆膜３
３を形成し、このゲート電極被覆膜３３とゲート電極２
４をマスクにしてｎ型不純物をイオン注入してＬＤＤ領
域２５を形成し、ゲート電極２４とゲート電極被覆膜３
３の側壁にＳｉＯ2 からなるサイドウォール２６を形成
し、このゲート電極２４とゲート電極被覆膜３３とサイ
ドウォール２６をマスクにしてｎ型不純物をイオン注入
してソース領域２７S とドレイン領域２７D を形成す
る。
【００１０】その上の全面に、ＣＶＤによってＳｉＮか
らなるエッチングストップ層３４を形成し、ＣＶＤによ
ってＳｉＯ2 からなる第１の絶縁膜２８と、ＳｉＯ2 か
らなる第２の絶縁膜２９を形成し、このＳｉＯ2 からな
る第２の絶縁膜２９を加熱し軟化させることによって、
ゲート電極２４の上では高く、ソース領域２７S とドレ
イン領域２７D では低くなっていた表面を平坦化し、第
１の絶縁膜２８と第２の絶縁膜２９からなる第１の層間
絶縁膜３０の、ソース領域２７S とドレイン領域２７D
とゲート電極２４に相当する位置にコンタクトホール３
１S ，３１D ，３１G を形成する。
らなるエッチングストップ層３４を形成し、ＣＶＤによ
ってＳｉＯ2 からなる第１の絶縁膜２８と、ＳｉＯ2 か
らなる第２の絶縁膜２９を形成し、このＳｉＯ2 からな
る第２の絶縁膜２９を加熱し軟化させることによって、
ゲート電極２４の上では高く、ソース領域２７S とドレ
イン領域２７D では低くなっていた表面を平坦化し、第
１の絶縁膜２８と第２の絶縁膜２９からなる第１の層間
絶縁膜３０の、ソース領域２７S とドレイン領域２７D
とゲート電極２４に相当する位置にコンタクトホール３
１S ，３１D ，３１G を形成する。
【００１１】このコンタクトホール３１S ，３１D ，３
１G は、ＳｉＯ2 からなる第１の絶縁膜２８と第２の絶
縁膜２９の厚さが異なっていても、ＳｉＮからなるエッ
チングストップ層３４の表面で停止する。その後、Ａｒ
スパッタエッチングによって、コンタクトホール３
１S ，３１D，３１G の底面に露出しているＳｉＮから
なるエッチングストップ層３４を除去するが、エッチン
グストップ層３４は実質的に同じ厚さを有するから、オ
ーバーエッチングをかけなくても完全に除去することが
できる。次いで、このコンタクトホール３１S ，３
１D ，３１G の底面から第２の絶縁膜２９の表面にかけ
てＴｉ，Ａｌ等の導体膜をスパッタリングによって形成
し、この導体膜をパターニングすることによってソース
配線３２S とドレイン配線３２D とゲート配線３２G を
形成する。
１G は、ＳｉＯ2 からなる第１の絶縁膜２８と第２の絶
縁膜２９の厚さが異なっていても、ＳｉＮからなるエッ
チングストップ層３４の表面で停止する。その後、Ａｒ
スパッタエッチングによって、コンタクトホール３
１S ，３１D，３１G の底面に露出しているＳｉＮから
なるエッチングストップ層３４を除去するが、エッチン
グストップ層３４は実質的に同じ厚さを有するから、オ
ーバーエッチングをかけなくても完全に除去することが
できる。次いで、このコンタクトホール３１S ，３
１D ，３１G の底面から第２の絶縁膜２９の表面にかけ
てＴｉ，Ａｌ等の導体膜をスパッタリングによって形成
し、この導体膜をパターニングすることによってソース
配線３２S とドレイン配線３２D とゲート配線３２G を
形成する。
【００１２】この構成を用いると、コンタクトホール３
１G に位置ずれが生じても、サイドウォール２６が破壊
されてゲート配線３２G とソース領域２７S あるいはド
レイン領域２７D の間にリーク電流を生じる恐れがな
く、また、コンタクトホール３１S ，３１D によってサ
イドウォール２６が破壊されて、ソース配線３２S また
はドレイン配線３２D とゲート電極２４の間にリーク電
流を生じる恐れがないため、ゲート電極２４とコンタク
トホール３１S ，３１D ，３１G の間で位置ずれマージ
ンをとらなくてもよくなり、半導体集積回路装置をさら
に高集積化することができる。しかし、この構成によっ
ても、層間絶縁膜の表面の平坦化のみによって、近年要
求されている精度の高い平坦化を実現することは困難で
ある。
１G に位置ずれが生じても、サイドウォール２６が破壊
されてゲート配線３２G とソース領域２７S あるいはド
レイン領域２７D の間にリーク電流を生じる恐れがな
く、また、コンタクトホール３１S ，３１D によってサ
イドウォール２６が破壊されて、ソース配線３２S また
はドレイン配線３２D とゲート電極２４の間にリーク電
流を生じる恐れがないため、ゲート電極２４とコンタク
トホール３１S ，３１D ，３１G の間で位置ずれマージ
ンをとらなくてもよくなり、半導体集積回路装置をさら
に高集積化することができる。しかし、この構成によっ
ても、層間絶縁膜の表面の平坦化のみによって、近年要
求されている精度の高い平坦化を実現することは困難で
ある。
【００１３】図５（Ｃ）は、ゲート電極に２重サイドウ
ォールを形成することによって、ゲート電極の上に形成
された層間絶縁膜を平坦化する構成を示している。この
図において、２１はｐ型シリコン基板、２２はＬＯＣＯ
Ｓ酸化膜、２３はゲート絶縁膜、２４はゲート電極、２
５はＬＤＤ領域、２６はサイドウォール、２７S はソー
ス領域、２７D はドレイン領域、２８は第１の絶縁膜、
２９は第２の絶縁膜、３０は第１の層間絶縁膜、３
１S ，３１D はコンタクトホール、３２ S はソース配
線、３２D はドレイン配線、３５は外側サイドウォール
である。
ォールを形成することによって、ゲート電極の上に形成
された層間絶縁膜を平坦化する構成を示している。この
図において、２１はｐ型シリコン基板、２２はＬＯＣＯ
Ｓ酸化膜、２３はゲート絶縁膜、２４はゲート電極、２
５はＬＤＤ領域、２６はサイドウォール、２７S はソー
ス領域、２７D はドレイン領域、２８は第１の絶縁膜、
２９は第２の絶縁膜、３０は第１の層間絶縁膜、３
１S ，３１D はコンタクトホール、３２ S はソース配
線、３２D はドレイン配線、３５は外側サイドウォール
である。
【００１４】この構成の導体集積回路装置においては、
ｐ型シリコン基板２１の上面を選択的に酸化して素子形
成領域を画定するＬＯＣＯＳ酸化膜２２を形成し、この
素子形成領域に熱酸化によってゲート絶縁膜２３を形成
し、このゲート絶縁膜２３の上にポリシリコンからなる
ゲート電極２４を形成し、このゲート電極２４をマスク
にしてｎ型不純物をイオン注入してＬＤＤ領域２５を形
成し、ゲート電極２４の側壁にＳｉＯ2 からなるサイド
ウォール２６を形成し、このゲート電極２４とサイドウ
ォール２６をマスクにしてｎ型不純物をイオン注入して
ソース領域２７ S とドレイン領域２７D を形成する。
ｐ型シリコン基板２１の上面を選択的に酸化して素子形
成領域を画定するＬＯＣＯＳ酸化膜２２を形成し、この
素子形成領域に熱酸化によってゲート絶縁膜２３を形成
し、このゲート絶縁膜２３の上にポリシリコンからなる
ゲート電極２４を形成し、このゲート電極２４をマスク
にしてｎ型不純物をイオン注入してＬＤＤ領域２５を形
成し、ゲート電極２４の側壁にＳｉＯ2 からなるサイド
ウォール２６を形成し、このゲート電極２４とサイドウ
ォール２６をマスクにしてｎ型不純物をイオン注入して
ソース領域２７ S とドレイン領域２７D を形成する。
【００１５】ゲート電極２４の側壁に形成されたＳｉＯ
2 からなるサイドウォール２６の外側に、ＳｉＯ2 から
なる外側サイドウォール３５を形成し、その上の全面
に、ＣＶＤによってＳｉＯ2 からなる第１の絶縁膜２８
と、ＳｉＯ2 からなる第２の絶縁膜２９を形成し、この
ＳｉＯ2 からなる第２の絶縁膜２９を加熱し軟化させる
ことによって、ゲート電極２４の上ではやや高く、ソー
ス領域２７S とドレイン領域２７D ではやや低くなって
いた表面を平坦化し、第１の絶縁膜２８と第２の絶縁膜
２９からなる第１の層間絶縁膜３０の、ソース領域２７
S とドレイン領域２７D 達するコンタクトホール３
１S ，３１D を形成する。
2 からなるサイドウォール２６の外側に、ＳｉＯ2 から
なる外側サイドウォール３５を形成し、その上の全面
に、ＣＶＤによってＳｉＯ2 からなる第１の絶縁膜２８
と、ＳｉＯ2 からなる第２の絶縁膜２９を形成し、この
ＳｉＯ2 からなる第２の絶縁膜２９を加熱し軟化させる
ことによって、ゲート電極２４の上ではやや高く、ソー
ス領域２７S とドレイン領域２７D ではやや低くなって
いた表面を平坦化し、第１の絶縁膜２８と第２の絶縁膜
２９からなる第１の層間絶縁膜３０の、ソース領域２７
S とドレイン領域２７D 達するコンタクトホール３
１S ，３１D を形成する。
【００１６】次いで、このコンタクトホール３１S ，３
１D の底面から第２の絶縁膜２９の表面にかけてＴｉ，
Ａｌ等の導体膜をスパッタリングによって形成し、この
導体膜をパターニングしてソース配線３２S とドレイン
配線３２D を形成する。
１D の底面から第２の絶縁膜２９の表面にかけてＴｉ，
Ａｌ等の導体膜をスパッタリングによって形成し、この
導体膜をパターニングしてソース配線３２S とドレイン
配線３２D を形成する。
【００１７】この２重サイドウォールを具えた構成を用
いると、外側サイドウォール３５を形成することによっ
てゲート電極の周囲の傾斜がより緩和されるため、層間
絶縁膜の表面を平坦化することができる。しかし、コン
タクトホール３１G に位置ずれが生じた場合に、ゲート
配線３２ G とソース領域２７S あるいはドレイン領域２
７D の間にリーク電流を生じ、あるいは、コンタクトホ
ール３１S ，３１D の位置ずれによってソース配線３２
Sまたはドレイン配線３２D とゲート電極２４の間にリ
ーク電流を生じる恐れは残されているため、ゲート電極
２４とコンタクトホール３１S ，３１D ，３１G の間で
位置ずれマージンをとることが必要であり、半導体集積
回路装置を高集積化する上で問題になる。
いると、外側サイドウォール３５を形成することによっ
てゲート電極の周囲の傾斜がより緩和されるため、層間
絶縁膜の表面を平坦化することができる。しかし、コン
タクトホール３１G に位置ずれが生じた場合に、ゲート
配線３２ G とソース領域２７S あるいはドレイン領域２
７D の間にリーク電流を生じ、あるいは、コンタクトホ
ール３１S ，３１D の位置ずれによってソース配線３２
Sまたはドレイン配線３２D とゲート電極２４の間にリ
ーク電流を生じる恐れは残されているため、ゲート電極
２４とコンタクトホール３１S ，３１D ，３１G の間で
位置ずれマージンをとることが必要であり、半導体集積
回路装置を高集積化する上で問題になる。
【００１８】
【発明が解決しようとする課題】先に、図５（Ｂ）によ
って説明したエッチングストップ層を具えた構成と、図
５（Ｃ）によって説明した２重サイドウォールを具えた
構成を併用することができれば、層間絶縁膜の表面を平
坦化し、かつ、ゲート配線を形成するためのコンタクト
ホールに位置ずれが生じても、ゲート配線とソース領域
あるいはドレイン領域の間にリーク電流を生じることな
く、あるいは、ソース配線またはドレイン配線を形成す
るためのコンタクトホールに位置ずれが生じても、ソー
ス配線またはドレイン配線とゲート電極の間にリーク電
流を生じる恐れがなく、高集積化された半導体集積回路
装置を実現することができる。
って説明したエッチングストップ層を具えた構成と、図
５（Ｃ）によって説明した２重サイドウォールを具えた
構成を併用することができれば、層間絶縁膜の表面を平
坦化し、かつ、ゲート配線を形成するためのコンタクト
ホールに位置ずれが生じても、ゲート配線とソース領域
あるいはドレイン領域の間にリーク電流を生じることな
く、あるいは、ソース配線またはドレイン配線を形成す
るためのコンタクトホールに位置ずれが生じても、ソー
ス配線またはドレイン配線とゲート電極の間にリーク電
流を生じる恐れがなく、高集積化された半導体集積回路
装置を実現することができる。
【００１９】図５（Ｄ）は、ゲート電極の側壁に２重サ
イドウォールを具え、層間絶縁膜にコンタクトホールを
形成する工程でエッチングされると支障を生じる場所に
エッチングストップ層を形成する構成を示している。こ
の図において、２１はｐ型シリコン基板、２２はＬＯＣ
ＯＳ酸化膜、２３はゲート絶縁膜、２４はゲート電極、
２５はＬＤＤ領域、２６はサイドウォール、２７S はソ
ース領域、２７D はドレイン領域、２８は第１の絶縁
膜、２９は第２の絶縁膜、３０は第１の層間絶縁膜、３
１S ，３１D はコンタクトホール、３２ S はソース配
線、３２D はドレイン配線、３３はゲート電極被覆膜、
３４はエッチングストップ層、３５は外側サイドウォー
ルである。
イドウォールを具え、層間絶縁膜にコンタクトホールを
形成する工程でエッチングされると支障を生じる場所に
エッチングストップ層を形成する構成を示している。こ
の図において、２１はｐ型シリコン基板、２２はＬＯＣ
ＯＳ酸化膜、２３はゲート絶縁膜、２４はゲート電極、
２５はＬＤＤ領域、２６はサイドウォール、２７S はソ
ース領域、２７D はドレイン領域、２８は第１の絶縁
膜、２９は第２の絶縁膜、３０は第１の層間絶縁膜、３
１S ，３１D はコンタクトホール、３２ S はソース配
線、３２D はドレイン配線、３３はゲート電極被覆膜、
３４はエッチングストップ層、３５は外側サイドウォー
ルである。
【００２０】この構成の導体集積回路装置においては、
ｐ型シリコン基板２１の上面を選択的に酸化して素子形
成領域を画定するＬＯＣＯＳ酸化膜２２を形成し、この
素子形成領域に熱酸化によってゲート絶縁膜２３を形成
し、このゲート絶縁膜２３の上にポリシリコンからなる
ゲート電極２４とＳｉＯ2 からなるゲート電極被覆膜３
３を形成し、このゲート電極被覆膜３３とゲート電極２
４をマスクにしてｎ型不純物をイオン注入してＬＤＤ領
域２５を形成し、ゲート電極２４とゲート電極被覆膜３
３の側壁にＳｉＯ2 からなるサイドウォール２６を形成
し、このゲート電極２４とゲート電極被覆膜３３とサイ
ドウォール２６をマスクにしてｎ型不純物をイオン注入
してソース領域２７S とドレイン領域２７D を形成す
る。
ｐ型シリコン基板２１の上面を選択的に酸化して素子形
成領域を画定するＬＯＣＯＳ酸化膜２２を形成し、この
素子形成領域に熱酸化によってゲート絶縁膜２３を形成
し、このゲート絶縁膜２３の上にポリシリコンからなる
ゲート電極２４とＳｉＯ2 からなるゲート電極被覆膜３
３を形成し、このゲート電極被覆膜３３とゲート電極２
４をマスクにしてｎ型不純物をイオン注入してＬＤＤ領
域２５を形成し、ゲート電極２４とゲート電極被覆膜３
３の側壁にＳｉＯ2 からなるサイドウォール２６を形成
し、このゲート電極２４とゲート電極被覆膜３３とサイ
ドウォール２６をマスクにしてｎ型不純物をイオン注入
してソース領域２７S とドレイン領域２７D を形成す
る。
【００２１】ゲート電極２４の側壁に形成されたＳｉＯ
2 からなるサイドウォール２６の外側に、ＳｉＯ2 から
なる外側サイドウォール３５を形成し、その上の全面
に、ＣＶＤによってＳｉＮからなるエッチングストップ
層３４を形成し、ＣＶＤによってＳｉＯ2 からなる第１
の絶縁膜２８と、ＳｉＯ2 からなる第２の絶縁膜２９を
形成し、このＳｉＯ2 からなる第２の絶縁膜２９を加熱
し軟化させることによって、ゲート電極２４の上ではや
や高く、ソース領域２７S とドレイン領域２７Dではや
や低くなっていた表面を平坦化し、第１の絶縁膜２８と
第２の絶縁膜２９からなる第１の層間絶縁膜３０の、ソ
ース領域２７S とドレイン領域２７D とゲート電極２４
に相当する位置にコンタクトホール３１S ，３１D ，３
１G を形成する。
2 からなるサイドウォール２６の外側に、ＳｉＯ2 から
なる外側サイドウォール３５を形成し、その上の全面
に、ＣＶＤによってＳｉＮからなるエッチングストップ
層３４を形成し、ＣＶＤによってＳｉＯ2 からなる第１
の絶縁膜２８と、ＳｉＯ2 からなる第２の絶縁膜２９を
形成し、このＳｉＯ2 からなる第２の絶縁膜２９を加熱
し軟化させることによって、ゲート電極２４の上ではや
や高く、ソース領域２７S とドレイン領域２７Dではや
や低くなっていた表面を平坦化し、第１の絶縁膜２８と
第２の絶縁膜２９からなる第１の層間絶縁膜３０の、ソ
ース領域２７S とドレイン領域２７D とゲート電極２４
に相当する位置にコンタクトホール３１S ，３１D ，３
１G を形成する。
【００２２】このコンタクトホール３１S ，３１D ，３
１G は、ＳｉＯ2 からなる第１の絶縁膜２８と第２の絶
縁膜２９の厚さが異なっていても、ＳｉＮからなるエッ
チングストップ層３４の表面で停止する。その後、Ａｒ
スパッタエッチングによって、コンタクトホール３
１S ，３１D，３１G の底面に露出しているＳｉＮから
なるエッチングストップ層３４を除去するが、エッチン
グストップ層３４は実質的に同じ厚さを有するから、オ
ーバーエッチングをかけなくても完全に除去することが
できる。次いで、このコンタクトホール３１S ，３
１D ，３１G の底面から第２の絶縁膜２９の表面にかけ
てＴｉ，Ａｌ等の導体膜をスパッタリングによって形成
し、この導体膜をパターニングすることによってソース
配線３２S とドレイン配線３２D とゲート配線３２G を
形成する。
１G は、ＳｉＯ2 からなる第１の絶縁膜２８と第２の絶
縁膜２９の厚さが異なっていても、ＳｉＮからなるエッ
チングストップ層３４の表面で停止する。その後、Ａｒ
スパッタエッチングによって、コンタクトホール３
１S ，３１D，３１G の底面に露出しているＳｉＮから
なるエッチングストップ層３４を除去するが、エッチン
グストップ層３４は実質的に同じ厚さを有するから、オ
ーバーエッチングをかけなくても完全に除去することが
できる。次いで、このコンタクトホール３１S ，３
１D ，３１G の底面から第２の絶縁膜２９の表面にかけ
てＴｉ，Ａｌ等の導体膜をスパッタリングによって形成
し、この導体膜をパターニングすることによってソース
配線３２S とドレイン配線３２D とゲート配線３２G を
形成する。
【００２３】ところが、このように、エッチングストッ
プ層３４と、サイドウォール２６と外側サイドウォール
３５からなる２重サイドウォールを併用する場合には若
干の問題が生じる。その問題の一つは、外側サイドウォ
ール３５を形成してゲート電極２４によって生じる段差
を緩和しようとすると、ゲート電極２４からその脇のソ
ース配線３２S までの距離、あるいはゲート電極２４か
らその脇のドレイン配線３２D までの距離が開いてしま
うことである。
プ層３４と、サイドウォール２６と外側サイドウォール
３５からなる２重サイドウォールを併用する場合には若
干の問題が生じる。その問題の一つは、外側サイドウォ
ール３５を形成してゲート電極２４によって生じる段差
を緩和しようとすると、ゲート電極２４からその脇のソ
ース配線３２S までの距離、あるいはゲート電極２４か
らその脇のドレイン配線３２D までの距離が開いてしま
うことである。
【００２４】このような状態では、折角セルフアライン
コンタクト技術によってゲート電極２４とコンタクトホ
ール３１S ，３１D ，３１G の間隔を狭めることができ
るようになっても、肝心のソース配線３２S やドレイン
配線３２D がゲート電極２４から遠く離れてしまったの
では、この間隔を狭めた意味がなくなってしまう。
コンタクト技術によってゲート電極２４とコンタクトホ
ール３１S ，３１D ，３１G の間隔を狭めることができ
るようになっても、肝心のソース配線３２S やドレイン
配線３２D がゲート電極２４から遠く離れてしまったの
では、この間隔を狭めた意味がなくなってしまう。
【００２５】また、サイドウォール２６と外側サイドウ
ォール３５をＳｉＯ2 等の同じ材料で形成していたた
め、コンタクトホール３１S ，３１D ，３１G の位置ず
れがあると、ＳｉＮからなるエッチングストップ層３４
を除去した後のソース領域２７ S あるいはドレイン領域
２７D の上に、ＳｉＯ2 等のサイドウォール２６や外側
サイドウォール３５の一部または全部が残るため、ソー
ス配線３２S とソース領域２７S の間、ドレイン配線２
６D とドレイン領域２７D の間に充分な接触面積を確保
することができなかった。
ォール３５をＳｉＯ2 等の同じ材料で形成していたた
め、コンタクトホール３１S ，３１D ，３１G の位置ず
れがあると、ＳｉＮからなるエッチングストップ層３４
を除去した後のソース領域２７ S あるいはドレイン領域
２７D の上に、ＳｉＯ2 等のサイドウォール２６や外側
サイドウォール３５の一部または全部が残るため、ソー
ス配線３２S とソース領域２７S の間、ドレイン配線２
６D とドレイン領域２７D の間に充分な接触面積を確保
することができなかった。
【００２６】なお、従来は、エッチングストップ層を必
要とするセルフアラインコンタクトとゲート電極の段差
緩和のための２重サイドウォールの形成を、両立させる
必要はなかった。その理由は、エッチングストップ層を
必要とするセルフアラインコンタクト、あるいは、ゲー
ト電極の段差緩和のための２重サイドウォールに対する
要求、特に２重サイドウォールに対する要求が低かった
ことによると思われる。そのため、前述したような問題
点は、そもそも気が付かれていなかった。本発明は、エ
ッチングストップ層を用いたセルフアラインコンタクト
とゲート電極による段差を緩和するための２重サイドウ
ォールの形成を両立させる手段を提供することを目的と
するものである。
要とするセルフアラインコンタクトとゲート電極の段差
緩和のための２重サイドウォールの形成を、両立させる
必要はなかった。その理由は、エッチングストップ層を
必要とするセルフアラインコンタクト、あるいは、ゲー
ト電極の段差緩和のための２重サイドウォールに対する
要求、特に２重サイドウォールに対する要求が低かった
ことによると思われる。そのため、前述したような問題
点は、そもそも気が付かれていなかった。本発明は、エ
ッチングストップ層を用いたセルフアラインコンタクト
とゲート電極による段差を緩和するための２重サイドウ
ォールの形成を両立させる手段を提供することを目的と
するものである。
【００２７】
【課題を解決するための手段】本発明にかかる集積回路
装置においては、電極または配線を含む集積回路装置に
おいて、該電極または配線とその上に形成される第１配
線層の間の第１層間絶縁膜が少なくとも２種類の絶縁膜
から構成され、該第１層間絶縁膜の最下層の絶縁膜と、
それより上層でかつ第１層間絶縁膜を構成する１ないし
複数の絶縁膜の間でエッチングレートが異なり、該配線
のサイドウォールが２種以上の絶縁膜によって構成さ
れ、該サイドウォールを構成する最外側の絶縁膜と該最
外側の絶縁膜より内側の絶縁膜の少なくとも１つとは互
いにエッチングレートが異なり、該サイドウォールの最
外側の絶縁膜のエッチングレートが該第１層間絶縁膜の
最下層の絶縁膜のエッチングレートと実質的に同じかそ
れよりも大きいか、あるいは、同じ絶縁材料によって構
成されている。
装置においては、電極または配線を含む集積回路装置に
おいて、該電極または配線とその上に形成される第１配
線層の間の第１層間絶縁膜が少なくとも２種類の絶縁膜
から構成され、該第１層間絶縁膜の最下層の絶縁膜と、
それより上層でかつ第１層間絶縁膜を構成する１ないし
複数の絶縁膜の間でエッチングレートが異なり、該配線
のサイドウォールが２種以上の絶縁膜によって構成さ
れ、該サイドウォールを構成する最外側の絶縁膜と該最
外側の絶縁膜より内側の絶縁膜の少なくとも１つとは互
いにエッチングレートが異なり、該サイドウォールの最
外側の絶縁膜のエッチングレートが該第１層間絶縁膜の
最下層の絶縁膜のエッチングレートと実質的に同じかそ
れよりも大きいか、あるいは、同じ絶縁材料によって構
成されている。
【００２８】本発明にかかるＭＯＳＦＥＴを含む半導体
集積回路装置においては、前述の課題を解決するため、
該ＭＯＳＦＥＴと第１配線層の間の第１層間絶縁膜が少
なくとも２種類の絶縁膜から構成され、該第１層間絶縁
膜の最下層の絶縁膜と、それより上層でかつ第１層間絶
縁膜を構成する１ないし複数の絶縁膜の間でエッチング
レートが異なり、該ゲート電極のサイドウォールが２種
以上の絶縁膜によって構成され、該サイドウォールを構
成する最外側の絶縁膜と該最外側の絶縁膜より内側の絶
縁膜の少なくとも１つとは互いにエッチングレートが異
なり、該サイドウォールの最外側の絶縁膜のエッチング
レートが該第１層間絶縁膜の最下層の絶縁膜のエッチン
グレートと実質的に同じかそれよりも大きいか、あるい
は、同じ絶縁材料によって構成されている。
集積回路装置においては、前述の課題を解決するため、
該ＭＯＳＦＥＴと第１配線層の間の第１層間絶縁膜が少
なくとも２種類の絶縁膜から構成され、該第１層間絶縁
膜の最下層の絶縁膜と、それより上層でかつ第１層間絶
縁膜を構成する１ないし複数の絶縁膜の間でエッチング
レートが異なり、該ゲート電極のサイドウォールが２種
以上の絶縁膜によって構成され、該サイドウォールを構
成する最外側の絶縁膜と該最外側の絶縁膜より内側の絶
縁膜の少なくとも１つとは互いにエッチングレートが異
なり、該サイドウォールの最外側の絶縁膜のエッチング
レートが該第１層間絶縁膜の最下層の絶縁膜のエッチン
グレートと実質的に同じかそれよりも大きいか、あるい
は、同じ絶縁材料によって構成されている。
【００２９】また、本発明にかかる他のＭＯＳＦＥＴを
含む半導体集積回路装置においては、前述の課題を解決
するため、該ＭＯＳＦＥＴのゲート電極のサイドウォー
ルが２種以上の絶縁膜によって構成され、該サイドウォ
ールを構成する最外側の絶縁膜と該最外側の絶縁膜より
内側の絶縁膜の少なくとも１つとは互いにエッチングレ
ートが異なり、該ゲート電極の直上の少なくとも一部に
該サイドウォールの該最外側の絶縁膜より内側の絶縁膜
と同じ絶縁膜が存在し、ＭＯＳＦＥＴと第１配線層との
間の第１層間絶縁膜が該サイドウォールを構成する最外
側の絶縁膜と同じ絶縁膜によって構成されている。
含む半導体集積回路装置においては、前述の課題を解決
するため、該ＭＯＳＦＥＴのゲート電極のサイドウォー
ルが２種以上の絶縁膜によって構成され、該サイドウォ
ールを構成する最外側の絶縁膜と該最外側の絶縁膜より
内側の絶縁膜の少なくとも１つとは互いにエッチングレ
ートが異なり、該ゲート電極の直上の少なくとも一部に
該サイドウォールの該最外側の絶縁膜より内側の絶縁膜
と同じ絶縁膜が存在し、ＭＯＳＦＥＴと第１配線層との
間の第１層間絶縁膜が該サイドウォールを構成する最外
側の絶縁膜と同じ絶縁膜によって構成されている。
【００３０】これらの場合、ゲート電極と、ドレイン領
域に対するコンタクトホールの平均間隔が、ゲート電極
と、ソース領域に対するコンタクトホールの平均間隔よ
り広くなっている構成とすることができる。
域に対するコンタクトホールの平均間隔が、ゲート電極
と、ソース領域に対するコンタクトホールの平均間隔よ
り広くなっている構成とすることができる。
【００３１】また、これらの場合、ＭＯＳＦＥＴと第１
配線層との間の第１層間絶縁膜の最下層の絶縁膜および
ゲート電極のサイドウォールを構成する最外側の絶縁膜
がアルミナであり、該第１層間絶縁膜の最下層の絶縁膜
より上層でかつ第１層間絶縁膜を構成する１ないし複数
の絶縁膜と、該サイドウォールを構成する最外側の絶縁
膜より内側の絶縁膜がシリコン酸化物である構成、また
は、ＭＯＳＦＥＴと第１配線層との間の第１層間絶縁膜
の最下層の絶縁膜およびゲート電極のサイドウォールを
構成する最外側の絶縁膜がシリコン窒化物であり、該第
１層間絶縁膜の最下層の絶縁膜より上層でかつ第１層間
絶縁膜を構成する１ないし複数の絶縁膜と、該サイドウ
ォールを構成する最外側の絶縁膜より内側の絶縁膜がシ
リコン酸化物である構成、または、ＭＯＳＦＥＴと第１
配線層との間の第１層間絶縁膜の最下層の絶縁膜および
ゲート電極のサイドウォールを構成する最外側の絶縁膜
がシリコン酸化物であり、該第１層間絶縁膜の最下層の
絶縁膜より上層でかつ第１層間絶縁膜を構成する１ない
し複数の絶縁膜と、該サイドウォールを構成する最外側
の絶縁膜より内側の絶縁膜がアルミナである構成、また
は、ＭＯＳＦＥＴと第１配線層との間の第１層間絶縁膜
の最下層の絶縁膜およびゲート電極のサイドウォールを
構成する最外側の絶縁膜がシリコン酸化物であり、該第
１層間絶縁膜の最下層の絶縁膜より上層でかつ第１層間
絶縁膜を構成する１ないし複数の絶縁膜と、該サイドウ
ォールを構成する最外側の絶縁膜より内側の絶縁膜がシ
リコン窒化物である構成とすることができる。
配線層との間の第１層間絶縁膜の最下層の絶縁膜および
ゲート電極のサイドウォールを構成する最外側の絶縁膜
がアルミナであり、該第１層間絶縁膜の最下層の絶縁膜
より上層でかつ第１層間絶縁膜を構成する１ないし複数
の絶縁膜と、該サイドウォールを構成する最外側の絶縁
膜より内側の絶縁膜がシリコン酸化物である構成、また
は、ＭＯＳＦＥＴと第１配線層との間の第１層間絶縁膜
の最下層の絶縁膜およびゲート電極のサイドウォールを
構成する最外側の絶縁膜がシリコン窒化物であり、該第
１層間絶縁膜の最下層の絶縁膜より上層でかつ第１層間
絶縁膜を構成する１ないし複数の絶縁膜と、該サイドウ
ォールを構成する最外側の絶縁膜より内側の絶縁膜がシ
リコン酸化物である構成、または、ＭＯＳＦＥＴと第１
配線層との間の第１層間絶縁膜の最下層の絶縁膜および
ゲート電極のサイドウォールを構成する最外側の絶縁膜
がシリコン酸化物であり、該第１層間絶縁膜の最下層の
絶縁膜より上層でかつ第１層間絶縁膜を構成する１ない
し複数の絶縁膜と、該サイドウォールを構成する最外側
の絶縁膜より内側の絶縁膜がアルミナである構成、また
は、ＭＯＳＦＥＴと第１配線層との間の第１層間絶縁膜
の最下層の絶縁膜およびゲート電極のサイドウォールを
構成する最外側の絶縁膜がシリコン酸化物であり、該第
１層間絶縁膜の最下層の絶縁膜より上層でかつ第１層間
絶縁膜を構成する１ないし複数の絶縁膜と、該サイドウ
ォールを構成する最外側の絶縁膜より内側の絶縁膜がシ
リコン窒化物である構成とすることができる。
【００３２】また、本発明にかかる半導体集積回路装置
の製造方法においては、半導体基板上にゲート絶縁膜を
介してゲート電極を形成する工程と、少なくとも半導体
基板の主面の全体に第１の絶縁膜を被着させる工程と、
該第１の絶縁膜を異方性エッチングすることにより該ゲ
ート電極の側壁に第１のサイドウォールを形成する工程
と、該ゲート電極と第１のサイドウォールをマスクにし
てソース領域とドレイン領域を形成する工程と、少なく
とも半導体基板の主面に第２の絶縁膜を被着させる工程
と、該第２の絶縁膜を異方性エッチングすることによっ
てゲート電極に第２のサイドウォールを形成する工程
と、少なくとも半導体基板の主面の全体に第２の絶縁膜
と実質的に同じエッチングレートを有する第３の絶縁膜
を被着させる工程と、少なくとも半導体基板の主面の全
体に第４の絶縁膜を被着させる工程と、コンタクトホー
ルを該第４の絶縁膜まで開ける工程と、該コンタクトホ
ールの底部に残る第３の絶縁膜と第２の絶縁膜の一部を
除去する工程を採用した。
の製造方法においては、半導体基板上にゲート絶縁膜を
介してゲート電極を形成する工程と、少なくとも半導体
基板の主面の全体に第１の絶縁膜を被着させる工程と、
該第１の絶縁膜を異方性エッチングすることにより該ゲ
ート電極の側壁に第１のサイドウォールを形成する工程
と、該ゲート電極と第１のサイドウォールをマスクにし
てソース領域とドレイン領域を形成する工程と、少なく
とも半導体基板の主面に第２の絶縁膜を被着させる工程
と、該第２の絶縁膜を異方性エッチングすることによっ
てゲート電極に第２のサイドウォールを形成する工程
と、少なくとも半導体基板の主面の全体に第２の絶縁膜
と実質的に同じエッチングレートを有する第３の絶縁膜
を被着させる工程と、少なくとも半導体基板の主面の全
体に第４の絶縁膜を被着させる工程と、コンタクトホー
ルを該第４の絶縁膜まで開ける工程と、該コンタクトホ
ールの底部に残る第３の絶縁膜と第２の絶縁膜の一部を
除去する工程を採用した。
【００３３】この場合、第２の絶縁膜を、等方性エッチ
ングないしＣＶＤ中に行う等方性プラズマ処理によって
平坦化した後、異方性エッチングすることによってゲー
ト電極に第２のサイドウォール形成することができ、第
２の絶縁膜を、不純物をドープしたシリコンガラスを少
なくとも半導体基板の主面の全体に被着させ、熱処理を
加えることによって平坦化した後、異方性エッチングす
ることによってゲート電極に第２のサイドウォールを形
成することができる。
ングないしＣＶＤ中に行う等方性プラズマ処理によって
平坦化した後、異方性エッチングすることによってゲー
ト電極に第２のサイドウォール形成することができ、第
２の絶縁膜を、不純物をドープしたシリコンガラスを少
なくとも半導体基板の主面の全体に被着させ、熱処理を
加えることによって平坦化した後、異方性エッチングす
ることによってゲート電極に第２のサイドウォールを形
成することができる。
【００３４】また、この場合、第２の絶縁膜と第３の絶
縁膜をアルミナとし、第１の絶縁膜と第４の絶縁膜をシ
リコン酸化物とすることができ、または、第２の絶縁膜
と第３の絶縁膜をシリコン窒化物とし、第１の絶縁膜と
第４の絶縁膜をシリコン酸化物とすることができ、また
は、第２の絶縁膜と第３の絶縁膜をシリコン酸化物と
し、第１の絶縁膜と第４の絶縁膜をアルミナとすること
ができ、または、第２の絶縁膜と第３の絶縁膜をシリコ
ン酸化物とし、第１の絶縁膜と第４の絶縁膜をシリコン
窒化物とすることができる。
縁膜をアルミナとし、第１の絶縁膜と第４の絶縁膜をシ
リコン酸化物とすることができ、または、第２の絶縁膜
と第３の絶縁膜をシリコン窒化物とし、第１の絶縁膜と
第４の絶縁膜をシリコン酸化物とすることができ、また
は、第２の絶縁膜と第３の絶縁膜をシリコン酸化物と
し、第１の絶縁膜と第４の絶縁膜をアルミナとすること
ができ、または、第２の絶縁膜と第３の絶縁膜をシリコ
ン酸化物とし、第１の絶縁膜と第４の絶縁膜をシリコン
窒化物とすることができる。
【００３５】
【作用】以下、本発明の半導体集積回路装置とその製造
方法の作用を説明する。なお、この作用の説明におい
て、作用を説明するとき、作用を生じる構成を有する請
求項を括弧内に示している。
方法の作用を説明する。なお、この作用の説明におい
て、作用を説明するとき、作用を生じる構成を有する請
求項を括弧内に示している。
【００３６】段差を緩和するための外側サイドウォール
は、ゲート電極によって生じる層間絶縁膜の表面の段差
を緩和するのが目的であって、層間絶縁膜をエッチング
してコンタクトホールを形成する段階では不要である。
したがって、前述の問題を解消するために、コンタクト
ホールのエッチング時に同時に除去されてしまうような
構造をとることが考えられる。
は、ゲート電極によって生じる層間絶縁膜の表面の段差
を緩和するのが目的であって、層間絶縁膜をエッチング
してコンタクトホールを形成する段階では不要である。
したがって、前述の問題を解消するために、コンタクト
ホールのエッチング時に同時に除去されてしまうような
構造をとることが考えられる。
【００３７】そのためには、エッチングストップ層と、
不純物をイオン注入するときマスクとして使用するサイ
ドウォールおよびその外側に形成する平坦化のための外
側サイドウォールからなる２重サイドウォールの材質を
一致させる（請求項２）。このようにしておくと、エッ
チングストップ層を除去する工程において、２重サイド
ウォールも削られるため、広いコンタクト面積を確保す
ることができる（請求項８）。この場合、工程を増加す
る必要は全くない。
不純物をイオン注入するときマスクとして使用するサイ
ドウォールおよびその外側に形成する平坦化のための外
側サイドウォールからなる２重サイドウォールの材質を
一致させる（請求項２）。このようにしておくと、エッ
チングストップ層を除去する工程において、２重サイド
ウォールも削られるため、広いコンタクト面積を確保す
ることができる（請求項８）。この場合、工程を増加す
る必要は全くない。
【００３８】また、ゲート電極の周りにだけエッチング
ストップ層を置く構造をとる場合、２重サイドウォール
を構成する内側サイドウォールとゲート電極の上の絶縁
膜のみをエッチングストップ層として機能する材質で構
成し、外側サイドウォールは単なる層間絶縁膜と同じ材
質で構成すれば、初期の目的を達成することができる
（請求項３）。
ストップ層を置く構造をとる場合、２重サイドウォール
を構成する内側サイドウォールとゲート電極の上の絶縁
膜のみをエッチングストップ層として機能する材質で構
成し、外側サイドウォールは単なる層間絶縁膜と同じ材
質で構成すれば、初期の目的を達成することができる
（請求項３）。
【００３９】このような構造をとった場合にまず心配さ
れるのはリーク電流である。ソース領域あるいはドレイ
ン領域の端がある内側サイドウォールぎりぎりにコンタ
クトホールが形成されることになるからである。ところ
が、リーク電流が問題になるのは、ドレイン領域側のみ
で、ソース領域側はウェルと同電位であるから、リーク
電流が発生しようがない。したがって、本発明のように
外側サイドウォールにコンタクトホールを形成してコン
タクトをとるセルフアラインコンタクトは、ソース領域
側のみに用いるのが無難ということになる。
れるのはリーク電流である。ソース領域あるいはドレイ
ン領域の端がある内側サイドウォールぎりぎりにコンタ
クトホールが形成されることになるからである。ところ
が、リーク電流が問題になるのは、ドレイン領域側のみ
で、ソース領域側はウェルと同電位であるから、リーク
電流が発生しようがない。したがって、本発明のように
外側サイドウォールにコンタクトホールを形成してコン
タクトをとるセルフアラインコンタクトは、ソース領域
側のみに用いるのが無難ということになる。
【００４０】そして、セルフアラインコンタクトのニー
ズが強い半導体集積回路装置として、例えばＳＲＡＭが
あるが、ＳＲＡＭ等ではソース領域側にセルフアライン
コンタクトを限定しても、対称性からいって、特に大き
なデメリットとはならない（請求項４）。なお、エッチ
ングストップ層の材質と外側サイドウォールの材質に
は、アルミナ（Ａｌ2 Ｏ3 ）やシリコン窒化膜が適して
いる。
ズが強い半導体集積回路装置として、例えばＳＲＡＭが
あるが、ＳＲＡＭ等ではソース領域側にセルフアライン
コンタクトを限定しても、対称性からいって、特に大き
なデメリットとはならない（請求項４）。なお、エッチ
ングストップ層の材質と外側サイドウォールの材質に
は、アルミナ（Ａｌ2 Ｏ3 ）やシリコン窒化膜が適して
いる。
【００４１】Ａｌ2 Ｏ3 はエッチングをストップしやす
い材質である。例えば、シリコン酸化物をエッチングす
るガス（ＣＦ4 ＋ＣＨＦ3 ）で充分制御性のよいエッチ
ングができる。電気抵抗も高く、また組成もＡｌ2 Ｏ3
と酸素であり、半導体製造工程で多用されているから、
蓄積された技術を使用することができ、高純度で良質の
材料を得ることができる。
い材質である。例えば、シリコン酸化物をエッチングす
るガス（ＣＦ4 ＋ＣＨＦ3 ）で充分制御性のよいエッチ
ングができる。電気抵抗も高く、また組成もＡｌ2 Ｏ3
と酸素であり、半導体製造工程で多用されているから、
蓄積された技術を使用することができ、高純度で良質の
材料を得ることができる。
【００４２】シリコン窒化膜は、水分や各種イオンの透
過を阻止する能力が高く、これを用いると信頼性の高い
半導体集積回路装置を実現することができる。問題は選
択比の取れるエッチングであるが、最近、（ＣＦ4 ＋Ｃ
4 Ｆ8 ＋ＣＯ）等のガスを用いると大きい選択比がとれ
ることがわかってきた。また、やはり半導体製造工程で
はよく使われる物質であるという点も利点である。
過を阻止する能力が高く、これを用いると信頼性の高い
半導体集積回路装置を実現することができる。問題は選
択比の取れるエッチングであるが、最近、（ＣＦ4 ＋Ｃ
4 Ｆ8 ＋ＣＯ）等のガスを用いると大きい選択比がとれ
ることがわかってきた。また、やはり半導体製造工程で
はよく使われる物質であるという点も利点である。
【００４３】なお、従来、Ａｌ2 Ｏ3 の比誘電率が９．
３４〜１１．５４で、シリコン窒化物の比誘電率が７〜
８であって、この層間絶縁膜の順序を逆転すると、配線
容量を増加するため避けられてきた。しかし、ＳＲＡＭ
の一部等のように、故意に配線容量を増すことが望まれ
る場合も出てきた。これは、微細化と共に記憶ノードの
電気容量が減って、ソフトエラー等に弱いメモリーにな
ってしまうからである。
３４〜１１．５４で、シリコン窒化物の比誘電率が７〜
８であって、この層間絶縁膜の順序を逆転すると、配線
容量を増加するため避けられてきた。しかし、ＳＲＡＭ
の一部等のように、故意に配線容量を増すことが望まれ
る場合も出てきた。これは、微細化と共に記憶ノードの
電気容量が減って、ソフトエラー等に弱いメモリーにな
ってしまうからである。
【００４４】したがって、特に、ＳＲＡＭないしＳＲＡ
Ｍ搭載の素子においては、わざと容量を増大する目的
で、前述した層間絶縁膜の順序を逆転することも、場合
によっては望まれるようになった。すなわち、ロジック
部とセル部のどちらを優先するか、あるいは、シリコン
窒化膜やＡｌ2 Ｏ3 を限定した場所に使うことができる
かどうか、を考慮して決定されることになる。
Ｍ搭載の素子においては、わざと容量を増大する目的
で、前述した層間絶縁膜の順序を逆転することも、場合
によっては望まれるようになった。すなわち、ロジック
部とセル部のどちらを優先するか、あるいは、シリコン
窒化膜やＡｌ2 Ｏ3 を限定した場所に使うことができる
かどうか、を考慮して決定されることになる。
【００４５】一方、２重サイドウォールにテーパーを付
ける方法であるが、等方性エッチングにより傾斜を緩和
しておいて、その形状を保存しながら異方性エッチング
でサイドウォールを形成する方法と、不純物ドープした
シリコンガラスを熱で若干溶かすことで傾斜を緩和し、
その形状を保存しながら異方性エッチングでサイドウォ
ールを形成する方法とが考えられる（請求項６、請求項
７）。
ける方法であるが、等方性エッチングにより傾斜を緩和
しておいて、その形状を保存しながら異方性エッチング
でサイドウォールを形成する方法と、不純物ドープした
シリコンガラスを熱で若干溶かすことで傾斜を緩和し、
その形状を保存しながら異方性エッチングでサイドウォ
ールを形成する方法とが考えられる（請求項６、請求項
７）。
【００４６】前者は工程数が少ないのが利点であり、後
者はプラズマによる損傷が少ないことが利点となる。プ
ラズマによる損傷を低減することができれば、前者の方
がより望ましことはいうまでもない。
者はプラズマによる損傷が少ないことが利点となる。プ
ラズマによる損傷を低減することができれば、前者の方
がより望ましことはいうまでもない。
【００４７】
【実施例】以下、本発明の実施例を説明する。 （第１実施例）図１は、第１実施例の半導体集積回路装
置の構成説明図である。この図において、１はｐ型シリ
コン基板、２はＬＯＣＯＳ酸化膜、３はゲート酸化膜、
４はゲート電極、５はゲート電極被覆膜、６S ，６D は
ＬＤＤ、７は内側サイドウォール、８S はソース領域、
８D はドレイン領域、９は外側サイドウォール、１０は
エッチングストップ層、１１は第１絶縁膜、１２は第２
絶縁膜、１３S ，１３D はコンタクトホール、１４S は
ソース配線、１４D はドレイン配線である。
置の構成説明図である。この図において、１はｐ型シリ
コン基板、２はＬＯＣＯＳ酸化膜、３はゲート酸化膜、
４はゲート電極、５はゲート電極被覆膜、６S ，６D は
ＬＤＤ、７は内側サイドウォール、８S はソース領域、
８D はドレイン領域、９は外側サイドウォール、１０は
エッチングストップ層、１１は第１絶縁膜、１２は第２
絶縁膜、１３S ，１３D はコンタクトホール、１４S は
ソース配線、１４D はドレイン配線である。
【００４８】この構成説明図によって第１実施例の半導
体集積回路装置を説明する。ｐ型のシリコン基板１の表
面に厚さが３０００ÅのＬＯＣＯＳ酸化膜２が形成さ
れ、素子形成領域の表面に膜厚８０Åのゲート酸化膜３
が形成されている。このゲート酸化膜３の上に膜厚２０
００Åのポリシリコン膜と膜厚１０００ÅのＳｉＯ2 膜
からなり、幅が０．３５μｍのゲート電極４とゲート電
極被覆膜５が形成されている。
体集積回路装置を説明する。ｐ型のシリコン基板１の表
面に厚さが３０００ÅのＬＯＣＯＳ酸化膜２が形成さ
れ、素子形成領域の表面に膜厚８０Åのゲート酸化膜３
が形成されている。このゲート酸化膜３の上に膜厚２０
００Åのポリシリコン膜と膜厚１０００ÅのＳｉＯ2 膜
からなり、幅が０．３５μｍのゲート電極４とゲート電
極被覆膜５が形成されている。
【００４９】ゲート電極被覆膜５とゲート電極４の両脇
にはｎ型のＬＤＤ６S ，６D とソース領域８S とドレイ
ン領域８D が形成されている。また、ゲート電極被覆膜
５とゲート電極４の側壁にはＳｉＯ2 からなる内側サイ
ドウォール７が形成されており、その外側には、ＳｉＮ
からなる外側サイドウォール９が形成されている。
にはｎ型のＬＤＤ６S ，６D とソース領域８S とドレイ
ン領域８D が形成されている。また、ゲート電極被覆膜
５とゲート電極４の側壁にはＳｉＯ2 からなる内側サイ
ドウォール７が形成されており、その外側には、ＳｉＮ
からなる外側サイドウォール９が形成されている。
【００５０】また、ゲート電極被覆膜５と外側サイドウ
ォール９とソース領域８S とドレイン領域８D の上に
は、膜厚１０００ÅのＳｉＮからなるエッチングストッ
プ層１０が形成されている。このエッチングストップ層
１０の上には、膜厚３０００ÅのＳｉＯＮからなる第１
絶縁膜１１が形成され、その上に平坦部の平均膜厚が１
０００ÅのＳＯＧからなる第２絶縁膜１２が形成されて
いる。
ォール９とソース領域８S とドレイン領域８D の上に
は、膜厚１０００ÅのＳｉＮからなるエッチングストッ
プ層１０が形成されている。このエッチングストップ層
１０の上には、膜厚３０００ÅのＳｉＯＮからなる第１
絶縁膜１１が形成され、その上に平坦部の平均膜厚が１
０００ÅのＳＯＧからなる第２絶縁膜１２が形成されて
いる。
【００５１】また、ＳＯＧからなる第２絶縁膜１２とＳ
ｉＯＮからなる第１絶縁膜１１に、ソース領域８S とド
レイン領域８D に達するコンタクトホール１３S ，１３
D が形成されているが、このエッチングによって、Ｓｉ
Ｎからなる外側サイドウォール９はエッチングされて、
ソース領域８S の表面の接触面積が大きくなるが、Ｓｉ
Ｏ2 からなる内側サイドウォール３はエッチングされな
いため、ゲート電極４の絶縁性が劣化しない。
ｉＯＮからなる第１絶縁膜１１に、ソース領域８S とド
レイン領域８D に達するコンタクトホール１３S ，１３
D が形成されているが、このエッチングによって、Ｓｉ
Ｎからなる外側サイドウォール９はエッチングされて、
ソース領域８S の表面の接触面積が大きくなるが、Ｓｉ
Ｏ2 からなる内側サイドウォール３はエッチングされな
いため、ゲート電極４の絶縁性が劣化しない。
【００５２】このコンタクトホール１３S ，１３D の底
面を含む全面にＷ層を形成し、このＷ層をパターニング
することによって、ソース配線１４S とドレイン配線１
４Dが形成されている。また、コンタクトホール１
３S ，１３D を形成するエッチングによって内側サイド
ウォール３が損傷を受けないため、ソース配線１４S と
ゲート電極４が短絡する恐れがない。
面を含む全面にＷ層を形成し、このＷ層をパターニング
することによって、ソース配線１４S とドレイン配線１
４Dが形成されている。また、コンタクトホール１
３S ，１３D を形成するエッチングによって内側サイド
ウォール３が損傷を受けないため、ソース配線１４S と
ゲート電極４が短絡する恐れがない。
【００５３】（第２実施例）図２、図３、図４は、第２
実施例の半導体集積回路装置の製造工程説明図であり、
（Ａ）〜（Ｊ）は各工程を示している。この図におい
て、１はｐ型シリコン基板、２はＬＯＣＯＳ酸化膜、３
はゲート酸化膜、４はゲート電極、５はゲート電極被覆
膜、６S ，６D はＬＤＤ、７は内側サイドウォール、８
S はソース領域、８D はドレイン領域、９は外側サイド
ウォール、１０はエッチングストップ層、１１は第１絶
縁膜、１２は第２絶縁膜、１３S ，１３D はコンタクト
ホール、１４S はソース配線、１４D はドレイン配線で
ある。この製造工程説明図によって第２実施例の半導体
集積回路装置の製造方法を説明する。
実施例の半導体集積回路装置の製造工程説明図であり、
（Ａ）〜（Ｊ）は各工程を示している。この図におい
て、１はｐ型シリコン基板、２はＬＯＣＯＳ酸化膜、３
はゲート酸化膜、４はゲート電極、５はゲート電極被覆
膜、６S ，６D はＬＤＤ、７は内側サイドウォール、８
S はソース領域、８D はドレイン領域、９は外側サイド
ウォール、１０はエッチングストップ層、１１は第１絶
縁膜、１２は第２絶縁膜、１３S ，１３D はコンタクト
ホール、１４S はソース配線、１４D はドレイン配線で
ある。この製造工程説明図によって第２実施例の半導体
集積回路装置の製造方法を説明する。
【００５４】第１工程 ゲート電極の形成（図２（Ａ）
参照） ｐ型のシリコン基板１の表面に、膜厚１０００ÅのＳｉ
Ｎ膜を形成し、このＳｉＮ膜の素子形成領域をりん酸処
理によって選択的にエッチング除去し、シリコン基板１
の表面を熱酸化することによって、閉ループ状の厚さが
３０００ÅのＬＯＣＯＳ酸化膜２を形成して素子形成領
域を画定する。
参照） ｐ型のシリコン基板１の表面に、膜厚１０００ÅのＳｉ
Ｎ膜を形成し、このＳｉＮ膜の素子形成領域をりん酸処
理によって選択的にエッチング除去し、シリコン基板１
の表面を熱酸化することによって、閉ループ状の厚さが
３０００ÅのＬＯＣＯＳ酸化膜２を形成して素子形成領
域を画定する。
【００５５】素子形成領域の表面を熱酸化して膜厚８０
Åのゲート酸化膜３を形成する。その上に膜厚２０００
Åのポリシリコン膜を形成し、その上にさらに膜厚１０
００ÅのＳｉＯ2 膜を形成し、このポリシリコン膜とＳ
ｉＯ2 膜をパターニングすることによって、幅が０．３
５μｍのゲート電極４とゲート電極被覆膜５を形成す
る。ゲート電極被覆膜５とゲート電極４をマスクにして
ｎ型不純物をイオン注入してＬＤＤ６S ，６D を形成す
る。
Åのゲート酸化膜３を形成する。その上に膜厚２０００
Åのポリシリコン膜を形成し、その上にさらに膜厚１０
００ÅのＳｉＯ2 膜を形成し、このポリシリコン膜とＳ
ｉＯ2 膜をパターニングすることによって、幅が０．３
５μｍのゲート電極４とゲート電極被覆膜５を形成す
る。ゲート電極被覆膜５とゲート電極４をマスクにして
ｎ型不純物をイオン注入してＬＤＤ６S ，６D を形成す
る。
【００５６】第２工程 内側サイドウォールの形成（図
２（Ｂ）参照） ゲート電極被覆膜５とＬＤＤ６S ，６D の上に、ＣＶＤ
によってＳｉＯ2 膜を形成し、このＳｉＯ2 膜を異方性
エッチングすることによって、ゲート電極被覆膜５とゲ
ート電極４の側壁に内側サイドウォール７を形成する。
２（Ｂ）参照） ゲート電極被覆膜５とＬＤＤ６S ，６D の上に、ＣＶＤ
によってＳｉＯ2 膜を形成し、このＳｉＯ2 膜を異方性
エッチングすることによって、ゲート電極被覆膜５とゲ
ート電極４の側壁に内側サイドウォール７を形成する。
【００５７】第３工程 ソース領域とドレイン領域の形
成（図２（Ｃ）参照） ゲート電極被覆膜５とゲート電極４と内側サイドウォー
ル７をマスクにし、ＬＤＤ６S ，６D にｎ型不純物を高
濃度にイオン注入してソース領域８S とドレイン領域８
D を形成する。
成（図２（Ｃ）参照） ゲート電極被覆膜５とゲート電極４と内側サイドウォー
ル７をマスクにし、ＬＤＤ６S ，６D にｎ型不純物を高
濃度にイオン注入してソース領域８S とドレイン領域８
D を形成する。
【００５８】第４工程 外側サイドウォールの形成（図
２（Ｄ）参照） ゲート電極被覆膜５と内側サイドウォール７とソース領
域８S とドレイン領域８D の上に、ＣＶＤによって膜厚
２０００ÅのＳｉＮ膜を形成し、このＳｉＮ膜を異方性
エッチングすることによって内側サイドウォール７の外
側に外側サイドウォール９を形成する。
２（Ｄ）参照） ゲート電極被覆膜５と内側サイドウォール７とソース領
域８S とドレイン領域８D の上に、ＣＶＤによって膜厚
２０００ÅのＳｉＮ膜を形成し、このＳｉＮ膜を異方性
エッチングすることによって内側サイドウォール７の外
側に外側サイドウォール９を形成する。
【００５９】第５工程 エッチングストップ層の形成
（図３（Ｅ）参照） ゲート電極被覆膜５と外側サイドウォール９とソース領
域８S とドレイン領域８D の上に、膜厚１０００ÅのＳ
ｉＮからなるエッチングストップ層１０を形成する。
（図３（Ｅ）参照） ゲート電極被覆膜５と外側サイドウォール９とソース領
域８S とドレイン領域８D の上に、膜厚１０００ÅのＳ
ｉＮからなるエッチングストップ層１０を形成する。
【００６０】第６工程 第１の層間絶縁膜の形成（図３
（Ｆ）参照） エッチングストップ層１０の上に膜厚３０００ÅのＳｉ
ＯＮからなる第１絶縁膜１１を形成し、その上に平坦部
の平均膜厚が１０００ÅのＳＯＧからなる第２絶縁膜１
２を形成する。ＳＯＧからなる第２絶縁膜１２の表面を
再溶融して平坦化する。
（Ｆ）参照） エッチングストップ層１０の上に膜厚３０００ÅのＳｉ
ＯＮからなる第１絶縁膜１１を形成し、その上に平坦部
の平均膜厚が１０００ÅのＳＯＧからなる第２絶縁膜１
２を形成する。ＳＯＧからなる第２絶縁膜１２の表面を
再溶融して平坦化する。
【００６１】第７工程 コンタクトホールの形成（図３
（Ｇ）参照） ＳＯＧからなる第２絶縁膜１２とＳｉＯＮからなる第１
絶縁膜１１にフォトリソグラフィー技術を適用して、ソ
ース領域８S とドレイン領域８D の直上にコンタクトホ
ール１３S ，１３D を形成するが、このエッチングはＳ
ｉＮからなるエッチングストップ層１０の表面で停止す
る。この際、ソース領域８S 側だけにセルフアラインコ
ンタクトを形成し、ドレイン領域８D 側には位置ずれマ
ージンをとっている。すなわち、ゲート電極とドレイン
領域に対するコンタクトホールの平均間隔を、ゲート電
極とソース領域に対するコンタクトホールの平均間隔よ
り広くしてリーク電流が問題になるドレイン領域の絶縁
性を確保している。
（Ｇ）参照） ＳＯＧからなる第２絶縁膜１２とＳｉＯＮからなる第１
絶縁膜１１にフォトリソグラフィー技術を適用して、ソ
ース領域８S とドレイン領域８D の直上にコンタクトホ
ール１３S ，１３D を形成するが、このエッチングはＳ
ｉＮからなるエッチングストップ層１０の表面で停止す
る。この際、ソース領域８S 側だけにセルフアラインコ
ンタクトを形成し、ドレイン領域８D 側には位置ずれマ
ージンをとっている。すなわち、ゲート電極とドレイン
領域に対するコンタクトホールの平均間隔を、ゲート電
極とソース領域に対するコンタクトホールの平均間隔よ
り広くしてリーク電流が問題になるドレイン領域の絶縁
性を確保している。
【００６２】第８工程 エッチングストップ層の除去
（図４（Ｈ）参照） ＳｉＮからなるエッチングストップ層１０をエッチング
によって除去する。このエッチングによって、ＳｉＮか
らなる外側サイドウォール９はエッチングされて、ソー
ス領域８S の表面の接触面積を大きくすることができる
が、ＳｉＯ 2 からなる内側サイドウォール３はエッチン
グされないため、コンタクトホール１３S を形成する工
程におけるエッチングによってゲート電極４の絶縁性が
劣化することがない。
（図４（Ｈ）参照） ＳｉＮからなるエッチングストップ層１０をエッチング
によって除去する。このエッチングによって、ＳｉＮか
らなる外側サイドウォール９はエッチングされて、ソー
ス領域８S の表面の接触面積を大きくすることができる
が、ＳｉＯ 2 からなる内側サイドウォール３はエッチン
グされないため、コンタクトホール１３S を形成する工
程におけるエッチングによってゲート電極４の絶縁性が
劣化することがない。
【００６３】第９工程 ソース配線とドレイン配線の形
成（図４（Ｉ）参照） コンタクトホール１３S ，１３D の底面を含む全面にＷ
層をＣＶＤによって形成し、このＷ層をパターニングす
ることによって、ソース配線１４S とドレイン配線１４
D を形成する。コンタクトホール１３S ，１３D を形成
する工程におけるエッチングによって内側サイドウォー
ル３が損傷を受けないため、ソース配線１４S とゲート
電極４が短絡する恐れがない。
成（図４（Ｉ）参照） コンタクトホール１３S ，１３D の底面を含む全面にＷ
層をＣＶＤによって形成し、このＷ層をパターニングす
ることによって、ソース配線１４S とドレイン配線１４
D を形成する。コンタクトホール１３S ，１３D を形成
する工程におけるエッチングによって内側サイドウォー
ル３が損傷を受けないため、ソース配線１４S とゲート
電極４が短絡する恐れがない。
【００６４】この場合、ＭＯＳＦＥＴと第１配線層との
間の第１層間絶縁膜の最下層の絶縁膜およびゲート電極
のサイドウォールを構成する最外側の絶縁膜をアルミナ
とし、第１層間絶縁膜の最下層の絶縁膜より上層でかつ
第１層間絶縁膜を構成する１ないし複数の絶縁膜と、サ
イドウォールを構成する最外側の絶縁膜より内側の絶縁
膜をシリコン酸化物とすることができ、または、前者を
シリコン窒化物、後者をシリコン酸化物、または、前者
をシリコン酸化物、後者をアルミナ、または、前者をシ
リコン酸化物とし、後者をシリコン窒化物とすることが
できる。
間の第１層間絶縁膜の最下層の絶縁膜およびゲート電極
のサイドウォールを構成する最外側の絶縁膜をアルミナ
とし、第１層間絶縁膜の最下層の絶縁膜より上層でかつ
第１層間絶縁膜を構成する１ないし複数の絶縁膜と、サ
イドウォールを構成する最外側の絶縁膜より内側の絶縁
膜をシリコン酸化物とすることができ、または、前者を
シリコン窒化物、後者をシリコン酸化物、または、前者
をシリコン酸化物、後者をアルミナ、または、前者をシ
リコン酸化物とし、後者をシリコン窒化物とすることが
できる。
【００６５】また、この場合、ゲート電極の外側サイド
ウォールを形成する際、絶縁膜を形成した後に、等方性
エッチングないしＣＶＤ中に行う等方性プラズマ処理に
よって平坦化した後、異方性エッチングすることによっ
て、または、不純物をドープしたシリコンガラスを少な
くとも半導体基板の主面の全体に被着させ、熱処理を加
えることによって平坦化した後、異方性エッチングする
ことによってサイドウォールの傾斜をさらに平坦化する
ことができる。
ウォールを形成する際、絶縁膜を形成した後に、等方性
エッチングないしＣＶＤ中に行う等方性プラズマ処理に
よって平坦化した後、異方性エッチングすることによっ
て、または、不純物をドープしたシリコンガラスを少な
くとも半導体基板の主面の全体に被着させ、熱処理を加
えることによって平坦化した後、異方性エッチングする
ことによってサイドウォールの傾斜をさらに平坦化する
ことができる。
【００６６】前記の実施例においては、ＭＯＳＦＥＴを
含む半導体集積回路装置において、ゲートに近接してソ
ース領域とドレイン領域に達するコンタクトホールを形
成する場合を説明したが、本説明は、電極または配線を
含む集積回路装置において、この電極または配線に近接
してコンタクトホールを形成する場合にも適用すること
ができる。
含む半導体集積回路装置において、ゲートに近接してソ
ース領域とドレイン領域に達するコンタクトホールを形
成する場合を説明したが、本説明は、電極または配線を
含む集積回路装置において、この電極または配線に近接
してコンタクトホールを形成する場合にも適用すること
ができる。
【００６７】
【発明の効果】以上説明したように、本発明の半導体集
積回路装置とその製造方法によると、工程数や基板面積
を増大することなく、セルフアラインコンタクトを用
い、２重サイドウォールによってゲート段差を緩和して
層間絶縁膜の表面を平坦化することができるため、半導
体集積回路装置の信頼性の向上、および、半導体集積回
路装置の製造コストの低減に寄与するところが大きい。
積回路装置とその製造方法によると、工程数や基板面積
を増大することなく、セルフアラインコンタクトを用
い、２重サイドウォールによってゲート段差を緩和して
層間絶縁膜の表面を平坦化することができるため、半導
体集積回路装置の信頼性の向上、および、半導体集積回
路装置の製造コストの低減に寄与するところが大きい。
【図１】第１実施例の半導体集積回路装置の構成説明図
である。
である。
【図２】第２実施例の半導体集積回路装置の製造工程説
明図（１）であり、（Ａ）〜（Ｄ）は各工程を示してい
る。
明図（１）であり、（Ａ）〜（Ｄ）は各工程を示してい
る。
【図３】第２実施例の半導体集積回路装置の製造工程説
明図（２）であり、（Ｅ）〜（Ｇ）は各工程を示してい
る。
明図（２）であり、（Ｅ）〜（Ｇ）は各工程を示してい
る。
【図４】第２実施例の半導体集積回路装置の製造工程説
明図（３）であり、（Ｈ），（Ｉ）は各工程を示してい
る。
明図（３）であり、（Ｈ），（Ｉ）は各工程を示してい
る。
【図５】従来のゲート電極の上の層間絶縁膜の表面の段
差を緩和する構成の説明図であり、（Ａ）〜（Ｄ）は各
構成を示している。
差を緩和する構成の説明図であり、（Ａ）〜（Ｄ）は各
構成を示している。
１ ｐ型シリコン基板 ２ ＬＯＣＯＳ酸化膜 ３ ゲート酸化膜 ４ ゲート電極 ５ ゲート電極被覆膜 ６S ，６D ＬＤＤ ７ 内側サイドウォール ８S ソース領域 ８D ドレイン領域 ９ 外側サイドウォール １０ エッチングストップ層 １１ 第１絶縁膜 １２ 第２絶縁膜 １３S ，１３D コンタクトホール １４S ソース配線 １４D ドレイン配線
Claims (7)
- 【請求項１】 電極または配線を含む集積回路装置にお
いて、該電極または配線とその上に形成される第１配線
層の間の第１層間絶縁膜が少なくとも２種類の絶縁膜か
ら構成され、該第１層間絶縁膜の最下層の絶縁膜と、そ
れより上層でかつ第１層間絶縁膜を構成する１ないし複
数の絶縁膜の間でエッチングレートが異なり、該配線の
サイドウォールが２種以上の絶縁膜によって構成され、
該サイドウォールを構成する最外側の絶縁膜と該最外側
の絶縁膜より内側の絶縁膜の少なくとも１つとは互いに
エッチングレートが異なり、該サイドウォールの最外側
の絶縁膜のエッチングレートが該第１層間絶縁膜の最下
層の絶縁膜のエッチングレートと実質的に同じかそれよ
りも大きいか、あるいは、同じ絶縁材料によって構成さ
れていることを特徴とする集積回路装置。 - 【請求項２】 ＭＯＳＦＥＴを含む半導体集積回路装置
において、該ＭＯＳＦＥＴと第１配線層の間の第１層間
絶縁膜が少なくとも２種類の絶縁膜から構成され、該第
１層間絶縁膜の最下層の絶縁膜と、それより上層でかつ
第１層間絶縁膜を構成する１ないし複数の絶縁膜の間で
エッチングレートが異なり、該ゲート電極のサイドウォ
ールが２種以上の絶縁膜によって構成され、該サイドウ
ォールを構成する最外側の絶縁膜と該最外側の絶縁膜よ
り内側の絶縁膜の少なくとも１つとは互いにエッチング
レートが異なり、該サイドウォールの最外側の絶縁膜の
エッチングレートが該第１層間絶縁膜の最下層の絶縁膜
のエッチングレートと実質的に同じかそれよりも大きい
か、あるいは、同じ絶縁材料によって構成されているこ
とを特徴とする半導体集積回路装置。 - 【請求項３】 ＭＯＳＦＥＴを含む半導体集積回路装置
において、該ＭＯＳＦＥＴのゲート電極のサイドウォー
ルが２種以上の絶縁膜によって構成され、該サイドウォ
ールを構成する最外側の絶縁膜と該最外側の絶縁膜より
内側の絶縁膜の少なくとも１つとは互いにエッチングレ
ートが異なり、該ゲート電極の直上の少なくとも一部に
該サイドウォールの該最外側の絶縁膜より内側の絶縁膜
と同じ絶縁膜が存在し、ＭＯＳＦＥＴと第１配線層との
間の第１層間絶縁膜が該サイドウォールを構成する最外
側の絶縁膜と同じ絶縁材料によって構成されていること
を特徴とする半導体集積回路装置。 - 【請求項４】 ゲート電極と、ドレイン領域に対するコ
ンタクトホールの平均間隔が、ゲート電極と、ソース領
域に対するコンタクトホールの平均間隔より広くなって
いることを特徴とする請求項２または請求項３に記載さ
れた半導体集積回路装置。 - 【請求項５】 半導体基板上にゲート絶縁膜を介してゲ
ート電極を形成する工程と、少なくとも半導体基板の主
面の全体に第１の絶縁膜を被着させる工程と、該第１の
絶縁膜を異方性エッチングすることにより該ゲート電極
の側壁に第１のサイドウォールを形成する工程と、該ゲ
ート電極と第１のサイドウォールをマスクにしてソース
領域とドレイン領域を形成する工程と、少なくとも半導
体基板の主面に第２の絶縁膜を被着させる工程と、該第
２の絶縁膜を異方性エッチングすることによってゲート
電極に第２のサイドウォール形成する工程と、少なくと
も半導体基板の主面の全体に第２の絶縁膜と実質的に同
じエッチングレートを有する第３の絶縁膜を被着させる
工程と、少なくとも半導体基板の主面の全体に第４の絶
縁膜を被着させる工程と、コンタクトホールを該第４の
絶縁膜まで開ける工程と、該コンタクトホールの底部に
残る第３の絶縁膜と第２の絶縁膜の一部を除去する工程
を含むことを特徴とする半導体集積回路装置の製造方
法。 - 【請求項６】 第２の絶縁膜を、等方性エッチングない
しＣＶＤ中に行う等方性プラズマ処理によって平坦化し
た後、異方性エッチングすることによってゲート電極に
第２のサイドウォール形成することを特徴とする請求項
５に記載された半導体集積回路装置の製造方法。 - 【請求項７】 第２の絶縁膜を、不純物をドープしたシ
リコンガラスを少なくとも半導体基板の主面の全体に被
着させ、熱処理を加えることによって平坦化した後、異
方性エッチングすることによってゲート電極に第２のサ
イドウォール形成することを特徴とする請求項５に記載
された半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06133395A JP3348264B2 (ja) | 1995-03-20 | 1995-03-20 | 半導体集積回路装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06133395A JP3348264B2 (ja) | 1995-03-20 | 1995-03-20 | 半導体集積回路装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08264770A JPH08264770A (ja) | 1996-10-11 |
| JP3348264B2 true JP3348264B2 (ja) | 2002-11-20 |
Family
ID=13168114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06133395A Expired - Lifetime JP3348264B2 (ja) | 1995-03-20 | 1995-03-20 | 半導体集積回路装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3348264B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6184073B1 (en) | 1997-12-23 | 2001-02-06 | Motorola, Inc. | Process for forming a semiconductor device having an interconnect or conductive film electrically insulated from a conductive member or region |
| JP2000077520A (ja) | 1998-08-28 | 2000-03-14 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1995
- 1995-03-20 JP JP06133395A patent/JP3348264B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08264770A (ja) | 1996-10-11 |
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