JP2000077520A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2000077520A JP2000077520A JP10243950A JP24395098A JP2000077520A JP 2000077520 A JP2000077520 A JP 2000077520A JP 10243950 A JP10243950 A JP 10243950A JP 24395098 A JP24395098 A JP 24395098A JP 2000077520 A JP2000077520 A JP 2000077520A
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- Japan
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- insulating film
- film
- forming
- semiconductor device
- etching
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
Abstract
(57)【要約】
【課題】 信頼性を低下させることなく微細化すること
ができる半導体装置の製造方法を提供する。 【解決手段】 下地基板１０上に、上面及び側面に第１
の絶縁膜が形成された複数の配線２０を形成する工程
と、下地基板１０上及び配線２０上に、下地基板に対し
てほぼ垂直方向に堆積し、複数の配線２０間を埋めるよ
うに第２の絶縁膜２８を形成する工程と、第２の絶縁膜
２８上に、エッチング特性が第２の絶縁膜と異なる第３
の絶縁膜３０を形成する工程と、第２の絶縁膜２８をス
トッパとして第３の絶縁膜３０をエッチングする工程
と、第２の絶縁膜２８をエッチングして下地基板１０に
達するコンタクトホール３２を形成する工程とを有して
いる。
ができる半導体装置の製造方法を提供する。 【解決手段】 下地基板１０上に、上面及び側面に第１
の絶縁膜が形成された複数の配線２０を形成する工程
と、下地基板１０上及び配線２０上に、下地基板に対し
てほぼ垂直方向に堆積し、複数の配線２０間を埋めるよ
うに第２の絶縁膜２８を形成する工程と、第２の絶縁膜
２８上に、エッチング特性が第２の絶縁膜と異なる第３
の絶縁膜３０を形成する工程と、第２の絶縁膜２８をス
トッパとして第３の絶縁膜３０をエッチングする工程
と、第２の絶縁膜２８をエッチングして下地基板１０に
達するコンタクトホール３２を形成する工程とを有して
いる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に係り、特に微細な配線をする半導体装置の製造方
法に関する。
方法に係り、特に微細な配線をする半導体装置の製造方
法に関する。
【０００２】
【従来の技術】ＬＳＩの大規模化に伴い、素子の微細化
が追求されている。より微細な寸法のゲート電極、配
線、コンタクトホールを有する半導体集積回路を実現す
るために、従来より、フォトリソグラフィにおける露光
波長を短波長化して解像力を向上することが行われてい
る。
が追求されている。より微細な寸法のゲート電極、配
線、コンタクトホールを有する半導体集積回路を実現す
るために、従来より、フォトリソグラフィにおける露光
波長を短波長化して解像力を向上することが行われてい
る。
【０００３】このようにして最小現像寸法を縮小する一
方で、リソグラフィ工程間の位置合わせマージンを確保
するためのデバイス構造が種々検討されており、形成す
るパターンの寸法を縮小せずにデバイスの寸法を小さく
することが試みられている。形成するパターンの寸法を
縮小せずにデバイスの寸法を小さくすることができる技
術として、セルフアラインコンタクト（Self-aligned C
ontact、以下、ＳＡＣと呼ぶ）が注目されている。
方で、リソグラフィ工程間の位置合わせマージンを確保
するためのデバイス構造が種々検討されており、形成す
るパターンの寸法を縮小せずにデバイスの寸法を小さく
することが試みられている。形成するパターンの寸法を
縮小せずにデバイスの寸法を小さくすることができる技
術として、セルフアラインコンタクト（Self-aligned C
ontact、以下、ＳＡＣと呼ぶ）が注目されている。
【０００４】ＳＡＣを用いた半導体装置の製造方法で
は、図７（ａ）に示すように、層間絶縁膜１３０をエッ
チングする際にストッパ膜１２８がエッチングストッパ
として機能し、絶縁膜１１８を過剰のエッチングから保
護することができるので、ゲート電極１２０が露出して
しまうのを防止することができ、リソグラフィ工程にお
いて位置ずれが生じた場合にも、所定の位置にコンタク
トホール１３２を形成することができる。
は、図７（ａ）に示すように、層間絶縁膜１３０をエッ
チングする際にストッパ膜１２８がエッチングストッパ
として機能し、絶縁膜１１８を過剰のエッチングから保
護することができるので、ゲート電極１２０が露出して
しまうのを防止することができ、リソグラフィ工程にお
いて位置ずれが生じた場合にも、所定の位置にコンタク
トホール１３２を形成することができる。
【０００５】
【発明が解決しようとする課題】しかしながら、上記の
ような半導体装置の製造方法では、半導体装置の微細化
に伴いゲート電極１２０の間隔が狭くなると、図７
（ｂ）に示すように、ストッパ膜１２８の間に狭い間隙
１２９が生じてしまい、ストッパ膜１２８をエッチング
ストッパとして層間絶縁膜１３０をエッチングする際
に、間隙１２９内の層間絶縁膜１３０を除去しきれない
ことがあった。
ような半導体装置の製造方法では、半導体装置の微細化
に伴いゲート電極１２０の間隔が狭くなると、図７
（ｂ）に示すように、ストッパ膜１２８の間に狭い間隙
１２９が生じてしまい、ストッパ膜１２８をエッチング
ストッパとして層間絶縁膜１３０をエッチングする際
に、間隙１２９内の層間絶縁膜１３０を除去しきれない
ことがあった。
【０００６】このような場合、間隙１２９内の層間絶縁
膜１３０を完全に除去するためには、オーバーエッチン
グを行わなければならない。しかし、オーバーエッチン
グを行うと、層間絶縁膜１３０のみならず、ストッパ膜
１２８や絶縁膜１１８をもエッチングしてしまうことが
あり、ひいてはゲート電極１２０が露出してしまった
り、シリコン基板１１０までもがエッチングされてしま
うことがあり、半導体装置の信頼性が低下してしまうこ
とがあった。
膜１３０を完全に除去するためには、オーバーエッチン
グを行わなければならない。しかし、オーバーエッチン
グを行うと、層間絶縁膜１３０のみならず、ストッパ膜
１２８や絶縁膜１１８をもエッチングしてしまうことが
あり、ひいてはゲート電極１２０が露出してしまった
り、シリコン基板１１０までもがエッチングされてしま
うことがあり、半導体装置の信頼性が低下してしまうこ
とがあった。
【０００７】本発明の目的は、信頼性を低下させること
なく微細化することができる半導体装置の製造方法を提
供することにある。
なく微細化することができる半導体装置の製造方法を提
供することにある。
【０００８】
【課題を解決するための手段】上記目的は、下地基板上
に、上面及び側面に第１の絶縁膜が形成された複数の配
線を形成する工程と、前記下地基板上及び前記配線上
に、前記下地基板に対してほぼ垂直方向に堆積し、前記
複数の配線間を埋めるように第２の絶縁膜を形成する工
程と、前記第２の絶縁膜上に、エッチング特性が前記第
２の絶縁膜と異なる第３の絶縁膜を形成する工程と、前
記第２の絶縁膜をストッパとして前記第３の絶縁膜をエ
ッチングする工程と、前記第２の絶縁膜をエッチングし
て前記下地基板に達するコンタクトホールを形成する工
程とを有することを特徴とする半導体装置の製造方法に
より達成される。これにより、下地基板に対してほぼ垂
直方向に堆積して第２の絶縁膜を形成するので、第２の
絶縁膜の表面に狭い間隙が生じることはなく、所望のコ
ンタクトホールを形成することができる。従って、信頼
性を低下させることなく微細な半導体装置を製造するこ
とができる。
に、上面及び側面に第１の絶縁膜が形成された複数の配
線を形成する工程と、前記下地基板上及び前記配線上
に、前記下地基板に対してほぼ垂直方向に堆積し、前記
複数の配線間を埋めるように第２の絶縁膜を形成する工
程と、前記第２の絶縁膜上に、エッチング特性が前記第
２の絶縁膜と異なる第３の絶縁膜を形成する工程と、前
記第２の絶縁膜をストッパとして前記第３の絶縁膜をエ
ッチングする工程と、前記第２の絶縁膜をエッチングし
て前記下地基板に達するコンタクトホールを形成する工
程とを有することを特徴とする半導体装置の製造方法に
より達成される。これにより、下地基板に対してほぼ垂
直方向に堆積して第２の絶縁膜を形成するので、第２の
絶縁膜の表面に狭い間隙が生じることはなく、所望のコ
ンタクトホールを形成することができる。従って、信頼
性を低下させることなく微細な半導体装置を製造するこ
とができる。
【０００９】また、上記の半導体装置の製造方法におい
て、前記第２の絶縁膜を形成する工程では、前記下地基
板にバイアスをかけてプラズマＣＶＤ法により前記第２
の絶縁膜を形成することが望ましい。これにより、下地
基板にバイアスをかけたプラズマＣＶＤ法を用いて第２
の絶縁膜を形成するので、第２の絶縁膜表面に狭い間隙
が生じることはなく、所望のコンタクトホールを形成す
ることができる。
て、前記第２の絶縁膜を形成する工程では、前記下地基
板にバイアスをかけてプラズマＣＶＤ法により前記第２
の絶縁膜を形成することが望ましい。これにより、下地
基板にバイアスをかけたプラズマＣＶＤ法を用いて第２
の絶縁膜を形成するので、第２の絶縁膜表面に狭い間隙
が生じることはなく、所望のコンタクトホールを形成す
ることができる。
【００１０】また、上記の半導体装置の製造方法におい
て、前記第２の絶縁膜を形成する工程では、スパッタ法
により前記第２の絶縁膜を形成することが望ましい。こ
れにより、スパッタ法を用いて第２の絶縁膜を形成する
ので、第２の絶縁膜表面に狭い間隙が生じることはな
く、所望のコンタクトホールを形成することができる。
また、上記目的は、下地基板上に、上面及び側面に第１
の絶縁膜が形成された複数の配線を形成する工程と、前
記下地基板上及び前記配線上に、前記複数の配線間を埋
めるように第２の絶縁膜を形成する工程と、前記第２の
絶縁膜上に、エッチング特性が前記第２の絶縁膜と異な
る第３の絶縁膜を形成する工程と、前記第２の絶縁膜を
ストッパとして前記第３の絶縁膜をエッチングし、更に
前記第２の絶縁膜をエッチングして前記下地基板に達す
るコンタクトホールを形成する工程と、前記コンタクト
ホール内に第４の絶縁膜を形成する工程とを有すること
を特徴とする半導体装置の製造方法により達成される。
これにより、第２の絶縁膜に大きなアンダーカットが生
じた場合であっても、コンタクトホール内に第４の絶縁
膜を形成するので、隣接するコンタクトホール間の絶縁
耐圧を高くすることができる。従って、信頼性を低下さ
せることなく微細な半導体装置を製造することができ
る。
て、前記第２の絶縁膜を形成する工程では、スパッタ法
により前記第２の絶縁膜を形成することが望ましい。こ
れにより、スパッタ法を用いて第２の絶縁膜を形成する
ので、第２の絶縁膜表面に狭い間隙が生じることはな
く、所望のコンタクトホールを形成することができる。
また、上記目的は、下地基板上に、上面及び側面に第１
の絶縁膜が形成された複数の配線を形成する工程と、前
記下地基板上及び前記配線上に、前記複数の配線間を埋
めるように第２の絶縁膜を形成する工程と、前記第２の
絶縁膜上に、エッチング特性が前記第２の絶縁膜と異な
る第３の絶縁膜を形成する工程と、前記第２の絶縁膜を
ストッパとして前記第３の絶縁膜をエッチングし、更に
前記第２の絶縁膜をエッチングして前記下地基板に達す
るコンタクトホールを形成する工程と、前記コンタクト
ホール内に第４の絶縁膜を形成する工程とを有すること
を特徴とする半導体装置の製造方法により達成される。
これにより、第２の絶縁膜に大きなアンダーカットが生
じた場合であっても、コンタクトホール内に第４の絶縁
膜を形成するので、隣接するコンタクトホール間の絶縁
耐圧を高くすることができる。従って、信頼性を低下さ
せることなく微細な半導体装置を製造することができ
る。
【００１１】また、上記の半導体装置の製造方法におい
て、前記第４の絶縁膜を形成する工程の後に、前記下地
基板上の前記第４の絶縁膜をエッチングする工程を更に
有することが望ましい。これにより、下地基板に達する
コンタクトホールを形成することができる。また、上記
の半導体装置の製造方法において、前記複数の配線を形
成する工程の後、前記第２の絶縁膜を形成する工程の前
に、全面に第５の絶縁膜を形成する工程と、前記コンタ
クトホールを形成する工程の後、前記第４の絶縁膜を形
成する工程の前に、前記下地基板上の前記第５の絶縁膜
をエッチングする工程とを更に有することが望ましい。
て、前記第４の絶縁膜を形成する工程の後に、前記下地
基板上の前記第４の絶縁膜をエッチングする工程を更に
有することが望ましい。これにより、下地基板に達する
コンタクトホールを形成することができる。また、上記
の半導体装置の製造方法において、前記複数の配線を形
成する工程の後、前記第２の絶縁膜を形成する工程の前
に、全面に第５の絶縁膜を形成する工程と、前記コンタ
クトホールを形成する工程の後、前記第４の絶縁膜を形
成する工程の前に、前記下地基板上の前記第５の絶縁膜
をエッチングする工程とを更に有することが望ましい。
【００１２】また、上記の半導体装置の製造方法におい
て、前記複数の配線を形成する工程の後、前記第２の絶
縁膜を形成する工程の前に、全面に第５の絶縁膜を形成
する工程を更に有し、前記第４の絶縁膜をエッチングす
る工程では、前記下地基板上の前記第４の絶縁膜及び前
記第５の絶縁膜をエッチングすることが望ましい。これ
により、簡略な工程で第５の絶縁膜をエッチングするこ
とができる。
て、前記複数の配線を形成する工程の後、前記第２の絶
縁膜を形成する工程の前に、全面に第５の絶縁膜を形成
する工程を更に有し、前記第４の絶縁膜をエッチングす
る工程では、前記下地基板上の前記第４の絶縁膜及び前
記第５の絶縁膜をエッチングすることが望ましい。これ
により、簡略な工程で第５の絶縁膜をエッチングするこ
とができる。
【００１３】また、上記の半導体装置の製造方法におい
て、前記第２の絶縁膜は、ＳｉＮ膜又はＳｉＯＮ膜であ
ることが望ましい。
て、前記第２の絶縁膜は、ＳｉＮ膜又はＳｉＯＮ膜であ
ることが望ましい。
【００１４】
【発明の実施の形態】［第１実施形態］本発明の第１実
施形態による半導体装置の製造方法を図１乃至図３を用
いて説明する。図１乃至図３は、本実施形態による半導
体装置の製造方法を示す工程断面図である。本実施形態
による半導体装置の製造方法は、ＤＲＡＭに適用したも
のであって、図１乃至図３において、紙面左側はＤＲＡ
Ｍのワード線の延在方向に対して垂直方向の断面図であ
り、紙面右側はＤＲＡＭのワード線に沿った断面図、即
ち紙面左側の図の紙面垂直方向のＡ−Ａ′線断面図であ
る。
施形態による半導体装置の製造方法を図１乃至図３を用
いて説明する。図１乃至図３は、本実施形態による半導
体装置の製造方法を示す工程断面図である。本実施形態
による半導体装置の製造方法は、ＤＲＡＭに適用したも
のであって、図１乃至図３において、紙面左側はＤＲＡ
Ｍのワード線の延在方向に対して垂直方向の断面図であ
り、紙面右側はＤＲＡＭのワード線に沿った断面図、即
ち紙面左側の図の紙面垂直方向のＡ−Ａ′線断面図であ
る。
【００１５】まず、ＬＯＣＯＳ法により、シリコン基板
１０表面に素子分離膜１２を形成する。次に、全面に、
ゲート絶縁膜（図示せず）を形成する。次に、ゲート絶
縁膜上に、ＣＶＤ法により、膜厚５０ｎｍのポリシリコ
ン膜１４を形成する。
１０表面に素子分離膜１２を形成する。次に、全面に、
ゲート絶縁膜（図示せず）を形成する。次に、ゲート絶
縁膜上に、ＣＶＤ法により、膜厚５０ｎｍのポリシリコ
ン膜１４を形成する。
【００１６】次に、ポリシリコン膜１４上に、膜厚１２
０ｎｍのＷＳｉ膜１６を形成する。次に、ＷＳｉ膜１６
上に、ＣＶＤ法により、膜厚３０ｎｍのＳｉＯＮ膜、膜
厚５０ｎｍのシリコン酸化膜を形成することにより、Ｓ
ｉＯＮ膜及びシリコン酸化膜より成る絶縁膜１８を形成
する（図１（ａ）参照）。次に、フォトリソグラフィ技
術により、絶縁膜１８、ＷＳｉ膜１６、ポリシリコン膜
１４をパターニングし、ポリシリコン膜１４とＷＳｉ膜
１６とより成るゲート電極２０を形成する（図１（ｂ）
参照）。
０ｎｍのＷＳｉ膜１６を形成する。次に、ＷＳｉ膜１６
上に、ＣＶＤ法により、膜厚３０ｎｍのＳｉＯＮ膜、膜
厚５０ｎｍのシリコン酸化膜を形成することにより、Ｓ
ｉＯＮ膜及びシリコン酸化膜より成る絶縁膜１８を形成
する（図１（ａ）参照）。次に、フォトリソグラフィ技
術により、絶縁膜１８、ＷＳｉ膜１６、ポリシリコン膜
１４をパターニングし、ポリシリコン膜１４とＷＳｉ膜
１６とより成るゲート電極２０を形成する（図１（ｂ）
参照）。
【００１７】次に、ゲート電極２０に自己整合で不純物
を導入し、低濃度拡散層２２ａを形成する（図１（ｃ）
参照）。次に、全面に、ＣＶＤ法により、膜厚７０ｎｍ
のシリコン酸化膜を形成する。この後、シリコン酸化膜
を異方性エッチングすることにより、ゲート電極の側面
にシリコン酸化膜より成るサイドウォール絶縁膜２４を
形成する。
を導入し、低濃度拡散層２２ａを形成する（図１（ｃ）
参照）。次に、全面に、ＣＶＤ法により、膜厚７０ｎｍ
のシリコン酸化膜を形成する。この後、シリコン酸化膜
を異方性エッチングすることにより、ゲート電極の側面
にシリコン酸化膜より成るサイドウォール絶縁膜２４を
形成する。
【００１８】次に、サイドウォール絶縁膜２４が形成さ
れたゲート電極２０に自己整合で不純物を高濃度に導入
し、高濃度拡散層２２ｂを形成する。これにより、低濃
度拡散層２２ａと高濃度拡散層２２ｂとよりソース／ド
レイン拡散層２２が構成されることとなる（図２（ａ）
参照）。次に、全面に、膜厚２０ｎｍのシリコン酸化膜
２６を形成する。シリコン酸化膜２６は後工程で形成す
るストッパ膜２８をエッチングをする際のエッチングス
トッパとして機能するものである。
れたゲート電極２０に自己整合で不純物を高濃度に導入
し、高濃度拡散層２２ｂを形成する。これにより、低濃
度拡散層２２ａと高濃度拡散層２２ｂとよりソース／ド
レイン拡散層２２が構成されることとなる（図２（ａ）
参照）。次に、全面に、膜厚２０ｎｍのシリコン酸化膜
２６を形成する。シリコン酸化膜２６は後工程で形成す
るストッパ膜２８をエッチングをする際のエッチングス
トッパとして機能するものである。
【００１９】次に、シリコン基板１０に負のバイアスを
かけ、プラズマＣＶＤ法により、全面に、膜厚１００ｎ
ｍのストッパ膜２８を形成する。シリコン基板１０に負
のバイアスをかけたプラズマＣＶＤ法を用いるので、シ
リコン基板１０に対してほぼ垂直方向に堆積してストッ
パ膜２８が形成される。また、ストッパ膜２８の膜厚が
１００ｎｍと厚いため、ゲート電極２０間のストッパ膜
２８表面に狭い間隙が生じてしまうことはない。なお、
ストッパ膜２８の膜厚は、ゲート電極２０間においてス
トッパ膜２８表面に狭い間隙が生じることがないよう適
宜設定すればよく、例えば１００ｎｍ乃至２００ｎｍと
することができる（図２（ｂ）参照）。
かけ、プラズマＣＶＤ法により、全面に、膜厚１００ｎ
ｍのストッパ膜２８を形成する。シリコン基板１０に負
のバイアスをかけたプラズマＣＶＤ法を用いるので、シ
リコン基板１０に対してほぼ垂直方向に堆積してストッ
パ膜２８が形成される。また、ストッパ膜２８の膜厚が
１００ｎｍと厚いため、ゲート電極２０間のストッパ膜
２８表面に狭い間隙が生じてしまうことはない。なお、
ストッパ膜２８の膜厚は、ゲート電極２０間においてス
トッパ膜２８表面に狭い間隙が生じることがないよう適
宜設定すればよく、例えば１００ｎｍ乃至２００ｎｍと
することができる（図２（ｂ）参照）。
【００２０】次に、全面に、膜厚１μｍのＰＳＧ膜より
成る層間絶縁膜３０を形成する。次に、ストッパ膜２８
をエッチングストッパとして層間絶縁膜３０をエッチン
グし、ストッパ膜２８表面までコンタクトホール３２を
形成する。なお、エッチングには異方性エッチングを用
い、エッチングガスは、例えばＣ4Ｆ8／Ａｒ／Ｏ 2／Ｃ
Ｏガスを用いる。ゲート電極２０間のストッパ膜２８の
表面に狭い間隙が生じていないので、ストッパ膜２８上
に層間絶縁膜３０の残渣が生じることはなく、コンタク
トホール３２をストッパ膜２８表面まで形成することが
できる（図２（ｃ）参照）。
成る層間絶縁膜３０を形成する。次に、ストッパ膜２８
をエッチングストッパとして層間絶縁膜３０をエッチン
グし、ストッパ膜２８表面までコンタクトホール３２を
形成する。なお、エッチングには異方性エッチングを用
い、エッチングガスは、例えばＣ4Ｆ8／Ａｒ／Ｏ 2／Ｃ
Ｏガスを用いる。ゲート電極２０間のストッパ膜２８の
表面に狭い間隙が生じていないので、ストッパ膜２８上
に層間絶縁膜３０の残渣が生じることはなく、コンタク
トホール３２をストッパ膜２８表面まで形成することが
できる（図２（ｃ）参照）。
【００２１】次に、シリコン酸化膜２６をエッチングス
トッパとして、準異方性エッチングによりストッパ膜２
８をエッチングする。ここで、準異方性エッチングと
は、一方向に対してのみ特に高いエッチングレートでエ
ッチングが進む異方性でありながら、同時に、かかる方
向に対して垂直の方向に対しても若干量エッチングが進
むようなエッチングのことをいう。準異方性エッチング
を用いるのは、異方性エッチングではシリコン酸化膜２
６に対して高選択比でストッパ膜２８をエッチングする
ことが困難であるためである。準異方性エッチングを用
いれば、シリコン酸化膜２６に対して高選択比でストッ
パ膜２８をエッチングすることができる。エッチングガ
スとしては、例えば、ＳＦ6／ＨＢｒ／Ｎ2ガスやＳＦ6
／Ｏ2／Ｎ2ガス等を用いることができる。こうして、ス
トッパ膜２８は、大きなアンダーカットを生じることな
くエッチングされることとなる（図３（ａ）参照）。
トッパとして、準異方性エッチングによりストッパ膜２
８をエッチングする。ここで、準異方性エッチングと
は、一方向に対してのみ特に高いエッチングレートでエ
ッチングが進む異方性でありながら、同時に、かかる方
向に対して垂直の方向に対しても若干量エッチングが進
むようなエッチングのことをいう。準異方性エッチング
を用いるのは、異方性エッチングではシリコン酸化膜２
６に対して高選択比でストッパ膜２８をエッチングする
ことが困難であるためである。準異方性エッチングを用
いれば、シリコン酸化膜２６に対して高選択比でストッ
パ膜２８をエッチングすることができる。エッチングガ
スとしては、例えば、ＳＦ6／ＨＢｒ／Ｎ2ガスやＳＦ6
／Ｏ2／Ｎ2ガス等を用いることができる。こうして、ス
トッパ膜２８は、大きなアンダーカットを生じることな
くエッチングされることとなる（図３（ａ）参照）。
【００２２】次に、異方性エッチングにより、シリコン
酸化膜２６をエッチングする。これにより、ソース／ド
レイン拡散層２２に達するコンタクトホール３２が形成
されることとなる。次に、ＣＶＤ法により、全面にポリ
シリコン膜を形成する。この後、ＣＭＰ（Chemical Mec
hanical Polishing、化学的機械的研磨）法により層間
絶縁膜３０表面が露出するまでポリシリコン膜を研磨
し、これによりコンタクトホール内にポリシリコン膜よ
り成る導体プラグ３４を形成する（図３（ｂ）参照）。
酸化膜２６をエッチングする。これにより、ソース／ド
レイン拡散層２２に達するコンタクトホール３２が形成
されることとなる。次に、ＣＶＤ法により、全面にポリ
シリコン膜を形成する。この後、ＣＭＰ（Chemical Mec
hanical Polishing、化学的機械的研磨）法により層間
絶縁膜３０表面が露出するまでポリシリコン膜を研磨
し、これによりコンタクトホール内にポリシリコン膜よ
り成る導体プラグ３４を形成する（図３（ｂ）参照）。
【００２３】このように、本実施形態によれば、シリコ
ン基板に負のバイアスをかけたプラズマＣＶＤ法を用い
てストッパ膜を厚く形成するので、ストッパ膜表面に狭
い間隙が生じることはなく、ソース／ドレイン拡散層に
達する所望のコンタクトホールを形成することができ
る。これにより、信頼性を低下させることなく微細な半
導体装置を製造することができる。
ン基板に負のバイアスをかけたプラズマＣＶＤ法を用い
てストッパ膜を厚く形成するので、ストッパ膜表面に狭
い間隙が生じることはなく、ソース／ドレイン拡散層に
達する所望のコンタクトホールを形成することができ
る。これにより、信頼性を低下させることなく微細な半
導体装置を製造することができる。
【００２４】［第２実施形態］本発明の第２実施形態に
よる半導体装置の製造方法を図４乃至図６を用いて説明
する。図４乃至図６は、本実施形態による半導体装置の
製造方法を示す工程断面図である。図１乃至図３に示す
第１実施形態による半導体装置の製造方法と同一の構成
要素には、同一の符号を付して説明を省略または簡潔に
する。
よる半導体装置の製造方法を図４乃至図６を用いて説明
する。図４乃至図６は、本実施形態による半導体装置の
製造方法を示す工程断面図である。図１乃至図３に示す
第１実施形態による半導体装置の製造方法と同一の構成
要素には、同一の符号を付して説明を省略または簡潔に
する。
【００２５】本実施形態による半導体装置の製造方法
は、ストッパ膜を熱ＣＶＤ法により形成し、コンタクト
ホール内に絶縁膜を形成することにより導体プラグ間の
絶縁耐圧を確保することに主な特徴がある。まず、図４
（ａ）乃至図５（ａ）に示す本実施形態による半導体装
置の製造方法は、図１（ａ）乃至図２（ａ）に示す第１
実施形態による半導体装置の製造方法と同様であるの
で、説明を省略する。
は、ストッパ膜を熱ＣＶＤ法により形成し、コンタクト
ホール内に絶縁膜を形成することにより導体プラグ間の
絶縁耐圧を確保することに主な特徴がある。まず、図４
（ａ）乃至図５（ａ）に示す本実施形態による半導体装
置の製造方法は、図１（ａ）乃至図２（ａ）に示す第１
実施形態による半導体装置の製造方法と同様であるの
で、説明を省略する。
【００２６】次に、第１実施形態と同様に、膜厚２０ｎ
ｍのシリコン酸化膜２６を形成する。次に、全面に熱Ｃ
ＶＤ法（Thermal Chemical Vapor Deposition）によ
り、ストッパ膜２８ａを形成する。ストッパ膜２８ａの
膜厚は、ゲート電極２０間においてストッパ膜２８ａに
よる間隙２９を広くすることができるよう、適宜設定す
ることが望ましく、例えば１００ｎｍ乃至２００ｎｍと
することができる。ストッパ膜２８ａを熱ＣＶＤ法によ
り形成するため、ストッパ膜２８ａはシリコン酸化膜２
６上にほぼ均等に成膜が進行して形成され、最終的には
ゲート電極２０間においてストッパ膜２８ａ表面が接触
して接触面３１が生じることとなる（図５（ｂ）参
照）。
ｍのシリコン酸化膜２６を形成する。次に、全面に熱Ｃ
ＶＤ法（Thermal Chemical Vapor Deposition）によ
り、ストッパ膜２８ａを形成する。ストッパ膜２８ａの
膜厚は、ゲート電極２０間においてストッパ膜２８ａに
よる間隙２９を広くすることができるよう、適宜設定す
ることが望ましく、例えば１００ｎｍ乃至２００ｎｍと
することができる。ストッパ膜２８ａを熱ＣＶＤ法によ
り形成するため、ストッパ膜２８ａはシリコン酸化膜２
６上にほぼ均等に成膜が進行して形成され、最終的には
ゲート電極２０間においてストッパ膜２８ａ表面が接触
して接触面３１が生じることとなる（図５（ｂ）参
照）。
【００２７】次に、全面に、膜厚１μｍのＰＳＧ膜より
成る層間絶縁膜３０を形成する。次に、ストッパ膜２８
ａをエッチングストッパとして異方性エッチングを行
い、ストッパ膜２８ａ上面までコンタクトホール３２を
形成する。エッチングガスは、例えばＣ4Ｆ8／Ａｒ／Ｏ
2／ＣＯガスを用いることができる（図５（ｃ）参
照）。
成る層間絶縁膜３０を形成する。次に、ストッパ膜２８
ａをエッチングストッパとして異方性エッチングを行
い、ストッパ膜２８ａ上面までコンタクトホール３２を
形成する。エッチングガスは、例えばＣ4Ｆ8／Ａｒ／Ｏ
2／ＣＯガスを用いることができる（図５（ｃ）参
照）。
【００２８】次に、シリコン酸化膜２６をエッチングス
トッパとして、準異方性エッチングによりストッパ膜２
８ａをエッチングする。エッチングガスとしては、例え
ば、ＳＦ6／ＨＢｒ／Ｎ2ガスやＳＦ6／Ｏ2／Ｎ2ガス等
を用いることができる。熱ＣＶＤ法により形成されたス
トッパ膜２８ａには接触面３１が生じているため、接触
面３１に沿ってエッチングが速く進行し、図６（ａ）の
右側の図に示すように大きなアンダーカットが生じるこ
ととなる（図６（ａ）参照）。
トッパとして、準異方性エッチングによりストッパ膜２
８ａをエッチングする。エッチングガスとしては、例え
ば、ＳＦ6／ＨＢｒ／Ｎ2ガスやＳＦ6／Ｏ2／Ｎ2ガス等
を用いることができる。熱ＣＶＤ法により形成されたス
トッパ膜２８ａには接触面３１が生じているため、接触
面３１に沿ってエッチングが速く進行し、図６（ａ）の
右側の図に示すように大きなアンダーカットが生じるこ
ととなる（図６（ａ）参照）。
【００２９】次に、ＣＶＤ法により、膜厚５０ｎｍのシ
リコン窒化膜より成る絶縁膜３６を形成する（図６
（ｂ）参照）。本実施形態ではストッパ膜２８ａが大き
くアンダーカットされてしまうが、コンタクトホール３
２内に絶縁膜３６を形成することにより、導体プラグ３
４間の絶縁耐圧を高くすることができる。なお、絶縁膜
３６としては、例えばシリコン酸化膜やシリコン窒化膜
（ＳｉＮ4膜）等を用いることができるが、後工程で導
体プラグを形成する際にＨＦ系の前処理を行うことを考
慮すると、シリコン窒化膜を用いる方が望ましい。
リコン窒化膜より成る絶縁膜３６を形成する（図６
（ｂ）参照）。本実施形態ではストッパ膜２８ａが大き
くアンダーカットされてしまうが、コンタクトホール３
２内に絶縁膜３６を形成することにより、導体プラグ３
４間の絶縁耐圧を高くすることができる。なお、絶縁膜
３６としては、例えばシリコン酸化膜やシリコン窒化膜
（ＳｉＮ4膜）等を用いることができるが、後工程で導
体プラグを形成する際にＨＦ系の前処理を行うことを考
慮すると、シリコン窒化膜を用いる方が望ましい。
【００３０】次に、異方性エッチングにより、ソース／
ドレイン拡散層２２上のシリコン酸化膜２６及びストッ
パ膜２８ａをエッチングし、ソース／ドレイン拡散層２
２に達するコンタクトホール３２を形成する。エッチン
グガスとしては、例えば、ＣＨＦ3／Ｏ2ガスを用いるこ
とができる。このようなエッチングガスを用いれば、シ
リコン酸化膜２６に対する絶縁膜３６の選択比は約２と
なる。
ドレイン拡散層２２上のシリコン酸化膜２６及びストッ
パ膜２８ａをエッチングし、ソース／ドレイン拡散層２
２に達するコンタクトホール３２を形成する。エッチン
グガスとしては、例えば、ＣＨＦ3／Ｏ2ガスを用いるこ
とができる。このようなエッチングガスを用いれば、シ
リコン酸化膜２６に対する絶縁膜３６の選択比は約２と
なる。
【００３１】次に、ＣＶＤ法により全面にポリシリコン
膜を形成する。この後、ＣＭＰ法により層間絶縁膜３０
表面が露出するまでポリシリコン膜を研磨し、これによ
りコンタクトホール３２内にポリシリコン膜より成る導
体プラグ３４を形成する（図６（ｃ）参照）。このよう
に、本実施形態によれば、熱ＣＶＤ法を用いてストッパ
膜を形成するため、ゲート電極間においてストッパ膜表
面に接触面が生じてしまい、接触面に沿ってエッチング
が速く進行してストッパ膜が大きくアンダーカットされ
てしまうが、コンタクトホール内に絶縁膜を形成するの
で隣接する導体プラグの絶縁耐圧を高くすることができ
る。これにより、信頼性を低下させることなく微細な半
導体装置を製造することができる。
膜を形成する。この後、ＣＭＰ法により層間絶縁膜３０
表面が露出するまでポリシリコン膜を研磨し、これによ
りコンタクトホール３２内にポリシリコン膜より成る導
体プラグ３４を形成する（図６（ｃ）参照）。このよう
に、本実施形態によれば、熱ＣＶＤ法を用いてストッパ
膜を形成するため、ゲート電極間においてストッパ膜表
面に接触面が生じてしまい、接触面に沿ってエッチング
が速く進行してストッパ膜が大きくアンダーカットされ
てしまうが、コンタクトホール内に絶縁膜を形成するの
で隣接する導体プラグの絶縁耐圧を高くすることができ
る。これにより、信頼性を低下させることなく微細な半
導体装置を製造することができる。
【００３２】［変形実施形態］本発明は上記実施形態に
限らず種々の変形が可能である。例えば、第１又は第２
実施形態では、ＤＲＡＭに適用した場合を説明したが、
適用する対象はＤＲＡＭに限定されるものではなく、Ｓ
ＡＣを用いて製造する半導体装置であればあらゆる半導
体装置に適用することができる。
限らず種々の変形が可能である。例えば、第１又は第２
実施形態では、ＤＲＡＭに適用した場合を説明したが、
適用する対象はＤＲＡＭに限定されるものではなく、Ｓ
ＡＣを用いて製造する半導体装置であればあらゆる半導
体装置に適用することができる。
【００３３】また、第１及び第２実施形態では、ストッ
パ膜としてシリコン窒化膜を用いたが、ストッパ膜はシ
リコン窒化膜に限定されるものではなく、例えばＳｉＯ
Ｎ膜を用いてもよい。また、第２実施形態では、絶縁膜
３６を形成した後、絶縁膜３６及びシリコン酸化膜２６
をエッチングしてソース／ドレイン拡散層２２に達する
コンタクトホール３２を形成したが、シリコン酸化膜２
６をエッチングした後に絶縁膜３６を形成し、その後、
絶縁膜３６をエッチングすることによりソース／ドレイ
ン拡散層２２に達するコンタクトホール３２を形成して
もよい。この場合、シリコン酸化膜２６をエッチングす
るエッチングガスとしては、例えば、ＣＨＦ3／ＣＦ4／
Ａｒガス又はＣＨＦ3／Ｏ2ガスを用いることができる。
パ膜としてシリコン窒化膜を用いたが、ストッパ膜はシ
リコン窒化膜に限定されるものではなく、例えばＳｉＯ
Ｎ膜を用いてもよい。また、第２実施形態では、絶縁膜
３６を形成した後、絶縁膜３６及びシリコン酸化膜２６
をエッチングしてソース／ドレイン拡散層２２に達する
コンタクトホール３２を形成したが、シリコン酸化膜２
６をエッチングした後に絶縁膜３６を形成し、その後、
絶縁膜３６をエッチングすることによりソース／ドレイ
ン拡散層２２に達するコンタクトホール３２を形成して
もよい。この場合、シリコン酸化膜２６をエッチングす
るエッチングガスとしては、例えば、ＣＨＦ3／ＣＦ4／
Ａｒガス又はＣＨＦ3／Ｏ2ガスを用いることができる。
【００３４】
【発明の効果】以上の通り、本発明によれば、シリコン
基板に負のバイアスをかけたプラズマＣＶＤ法を用いて
ストッパ膜を厚く形成するので、ストッパ膜表面に狭い
間隙が生じることはなく、ソース／ドレイン拡散層に達
する所望のコンタクトホールを形成することができる。
これにより、信頼性を低下させることなく微細な半導体
装置を製造することができる。
基板に負のバイアスをかけたプラズマＣＶＤ法を用いて
ストッパ膜を厚く形成するので、ストッパ膜表面に狭い
間隙が生じることはなく、ソース／ドレイン拡散層に達
する所望のコンタクトホールを形成することができる。
これにより、信頼性を低下させることなく微細な半導体
装置を製造することができる。
【００３５】また、本発明によれば、熱ＣＶＤ法を用い
てストッパ膜を形成すると、ゲート電極間においてスト
ッパ膜表面に接触面が生じてしまい、接触面に沿ってエ
ッチングが速く進行してストッパ膜が大きくアンダーカ
ットされてしまうが、コンタクトホール内に絶縁膜を形
成するので隣接する導体プラグの絶縁耐圧を高くするこ
とができる。これにより、信頼性を低下させることなく
微細な半導体装置を製造することができる。
てストッパ膜を形成すると、ゲート電極間においてスト
ッパ膜表面に接触面が生じてしまい、接触面に沿ってエ
ッチングが速く進行してストッパ膜が大きくアンダーカ
ットされてしまうが、コンタクトホール内に絶縁膜を形
成するので隣接する導体プラグの絶縁耐圧を高くするこ
とができる。これにより、信頼性を低下させることなく
微細な半導体装置を製造することができる。
【図１】本発明の第１実施形態による半導体装置の製造
方法を示す工程断面図（その１）である。
方法を示す工程断面図（その１）である。
【図２】本発明の第１実施形態による半導体装置の製造
方法を示す工程断面図（その２）である。
方法を示す工程断面図（その２）である。
【図３】本発明の第１実施形態による半導体装置の製造
方法を示す工程断面図（その３）である。
方法を示す工程断面図（その３）である。
【図４】本発明の第２実施形態による半導体装置の製造
方法を示す工程断面図（その１）である。
方法を示す工程断面図（その１）である。
【図５】本発明の第２実施形態による半導体装置の製造
方法を示す工程断面図（その２）である。
方法を示す工程断面図（その２）である。
【図６】本発明の第２実施形態による半導体装置の製造
方法を示す工程断面図（その３）である。
方法を示す工程断面図（その３）である。
【図７】従来の半導体装置を示す断面図である。
１０…シリコン基板 １２…素子分離膜 １４…ポリシリコン膜 １６…ＷＳｉ膜 １８…絶縁膜 ２０…ゲート電極 ２２…ソース／ドレイン拡散層 ２２ａ…低濃度拡散層 ２２ｂ…高濃度拡散層 ２４…サイドウォール絶縁膜 ２６…シリコン酸化膜 ２８…ストッパ膜 ２８ａ…ストッパ膜 ２９…間隙 ３０…層間絶縁膜 ３２…コンタクトホール ３４…導体プラグ ３６…絶縁膜 １１０…シリコン基板 １１８…絶縁膜 １２０…ゲート電極 １２８…ストッパ膜 １２９…間隙 １３０…層間絶縁膜 １３２…コンタクトホール
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 AA01 BB01 CC05 DD04 DD08 DD16 DD19 DD26 DD43 EE09 EE14 EE15 FF13 FF14 GG09 GG16 HH14 5F033 AA02 AA13 AA15 AA17 AA19 AA23 AA25 AA28 AA29 AA54 AA64 BA02 BA15 BA24 BA37 CA04 DA07 DA14 EA02 EA03 EA04 EA22 EA25 EA27 EA28
Claims (8)
- 【請求項１】 下地基板上に、上面及び側面に第１の絶
縁膜が形成された複数の配線を形成する工程と、 前記下地基板上及び前記配線上に、前記下地基板に対し
てほぼ垂直方向に堆積し、前記複数の配線間を埋めるよ
うに第２の絶縁膜を形成する工程と、 前記第２の絶縁膜上に、エッチング特性が前記第２の絶
縁膜と異なる第３の絶縁膜を形成する工程と、 前記第２の絶縁膜をストッパとして前記第３の絶縁膜を
エッチングする工程と、 前記第２の絶縁膜をエッチングして前記下地基板に達す
るコンタクトホールを形成する工程とを有することを特
徴とする半導体装置の製造方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて、 前記第２の絶縁膜を形成する工程では、前記下地基板に
バイアスをかけてプラズマＣＶＤ法により前記第２の絶
縁膜を形成することを特徴とする半導体装置の製造方
法。 - 【請求項３】 請求項１記載の半導体装置の製造方法に
おいて、 前記第２の絶縁膜を形成する工程では、スパッタ法によ
り前記第２の絶縁膜を形成することを特徴とする半導体
装置の製造方法。 - 【請求項４】 下地基板上に、上面及び側面に第１の絶
縁膜が形成された複数の配線を形成する工程と、 前記下地基板上及び前記配線上に、前記複数の配線間を
埋めるように第２の絶縁膜を形成する工程と、 前記第２の絶縁膜上に、エッチング特性が前記第２の絶
縁膜と異なる第３の絶縁膜を形成する工程と、 前記第２の絶縁膜をストッパとして前記第３の絶縁膜を
エッチングし、更に前記第２の絶縁膜をエッチングして
前記下地基板に達するコンタクトホールを形成する工程
と、 前記コンタクトホール内に第４の絶縁膜を形成する工程
とを有することを特徴とする半導体装置の製造方法。 - 【請求項５】 請求項４記載の半導体装置の製造方法に
おいて、 前記第４の絶縁膜を形成する工程の後に、前記下地基板
上の前記第４の絶縁膜をエッチングする工程を更に有す
ることを特徴とする半導体装置の製造方法。 - 【請求項６】 請求項５記載の半導体装置の製造方法に
おいて、 前記複数の配線を形成する工程の後、前記第２の絶縁膜
を形成する工程の前に、全面に第５の絶縁膜を形成する
工程と、 前記コンタクトホールを形成する工程の後、前記第４の
絶縁膜を形成する工程の前に、前記下地基板上の前記第
５の絶縁膜をエッチングする工程とを更に有することを
特徴とする半導体装置の製造方法。 - 【請求項７】 請求項５記載の半導体装置の製造方法に
おいて、 前記複数の配線を形成する工程の後、前記第２の絶縁膜
を形成する工程の前に、全面に第５の絶縁膜を形成する
工程を更に有し、 前記第４の絶縁膜をエッチングする工程では、前記下地
基板上の前記第４の絶縁膜及び前記第５の絶縁膜をエッ
チングすることを特徴とする半導体装置の製造方法。 - 【請求項８】 請求項４乃至７のいずれか１項に記載の
半導体装置の製造方法において、 前記第２の絶縁膜は、ＳｉＮ膜又はＳｉＯＮ膜であるこ
とを特徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10243950A JP2000077520A (ja) | 1998-08-28 | 1998-08-28 | 半導体装置の製造方法 |
| US09/321,617 US6277734B1 (en) | 1998-08-28 | 1999-05-28 | Semiconductor device fabrication method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10243950A JP2000077520A (ja) | 1998-08-28 | 1998-08-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000077520A true JP2000077520A (ja) | 2000-03-14 |
Family
ID=17111457
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10243950A Withdrawn JP2000077520A (ja) | 1998-08-28 | 1998-08-28 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6277734B1 (ja) |
| JP (1) | JP2000077520A (ja) |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0429327A (ja) | 1990-05-25 | 1992-01-31 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPH04359521A (ja) | 1991-06-06 | 1992-12-11 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JP2905314B2 (ja) | 1991-07-08 | 1999-06-14 | シャープ株式会社 | 半導体装置の製造方法 |
| US5246883A (en) * | 1992-02-06 | 1993-09-21 | Sgs-Thomson Microelectronics, Inc. | Semiconductor contact via structure and method |
| JP2901423B2 (ja) | 1992-08-04 | 1999-06-07 | 三菱電機株式会社 | 電界効果トランジスタの製造方法 |
| JPH06196498A (ja) | 1992-12-25 | 1994-07-15 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP3065829B2 (ja) | 1992-12-25 | 2000-07-17 | 新日本製鐵株式会社 | 半導体装置 |
| JPH06260497A (ja) | 1993-03-05 | 1994-09-16 | Nippon Steel Corp | 半導体装置及びその製造方法 |
| JP3384896B2 (ja) | 1994-12-08 | 2003-03-10 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JP3348264B2 (ja) | 1995-03-20 | 2002-11-20 | 富士通株式会社 | 半導体集積回路装置とその製造方法 |
| US5807779A (en) * | 1997-07-30 | 1998-09-15 | Taiwan Semiconductor Manufacturing Company Ltd. | Method of making tungsten local interconnect using a silicon nitride capped self-aligned contact process |
| US5847463A (en) * | 1997-08-22 | 1998-12-08 | Micron Technology, Inc. | Local interconnect comprising titanium nitride barrier layer |
| US6037223A (en) * | 1998-10-23 | 2000-03-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Stack gate flash memory cell featuring symmetric self aligned contact structures |
-
1998
- 1998-08-28 JP JP10243950A patent/JP2000077520A/ja not_active Withdrawn
-
1999
- 1999-05-28 US US09/321,617 patent/US6277734B1/en not_active Expired - Fee Related
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|---|---|
| US6277734B1 (en) | 2001-08-21 |
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