JPS6340322A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6340322A JPS6340322A JP18374186A JP18374186A JPS6340322A JP S6340322 A JPS6340322 A JP S6340322A JP 18374186 A JP18374186 A JP 18374186A JP 18374186 A JP18374186 A JP 18374186A JP S6340322 A JPS6340322 A JP S6340322A
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- etching
- poly
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- polycrystalline silicon
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Links
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Landscapes
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
M O’S型素子のゲート構造体のような突起部が形成
された半導体基板表面を窒化Si膜で被覆し、その上に
ポリ3i層を堆積して反応性イオンエツチング(以下、
RI E)を施す。突起部側面に残留したポリSiを熱
酸化してSiowとすることによって、MOS)ランジ
スタのLDD構造や自己整合型コンタクト電極の形成に
適した構造を実現する。
された半導体基板表面を窒化Si膜で被覆し、その上に
ポリ3i層を堆積して反応性イオンエツチング(以下、
RI E)を施す。突起部側面に残留したポリSiを熱
酸化してSiowとすることによって、MOS)ランジ
スタのLDD構造や自己整合型コンタクト電極の形成に
適した構造を実現する。
RIB処理では窒化Si膜がエツチングストッパとして
機能し、更に、以後の工程に進むため窒化5i膜を除去
する処理でも、RIEやその他のエツチングの速度比を
十分太き(とることが出来るので、ゲート電極上部のS
iO□層や5i基板が無用に侵食されることがない。
機能し、更に、以後の工程に進むため窒化5i膜を除去
する処理でも、RIEやその他のエツチングの速度比を
十分太き(とることが出来るので、ゲート電極上部のS
iO□層や5i基板が無用に侵食されることがない。
本発明は集積回路の製造に於いて、半導体基板表面の突
出部側面に選択的に絶縁材料を被着させる方法に関わる
ものである。
出部側面に選択的に絶縁材料を被着させる方法に関わる
ものである。
集積回路の製造に於いて、多層配線等のステ・7プカバ
レソジ改善のため、基板表面に突出した部分の側面に絶
縁材料を付着させて緩斜面を形成することは通常行われ
ている。。現在では、一定方向にエツチングが進行する
RIE技術が普及した結果、このような緩斜面の形成に
は、被覆性の良い方法で絶縁材料を全面に堆積し、RI
Bを施して厚く堆積した部分だけを残す方法が一般的で
ある。
レソジ改善のため、基板表面に突出した部分の側面に絶
縁材料を付着させて緩斜面を形成することは通常行われ
ている。。現在では、一定方向にエツチングが進行する
RIE技術が普及した結果、このような緩斜面の形成に
は、被覆性の良い方法で絶縁材料を全面に堆積し、RI
Bを施して厚く堆積した部分だけを残す方法が一般的で
ある。
近年MO5集積回路の高集積化、素子の小型化に伴って
、自己整合型コンタクト電極の形成やLDD型S /
D gJi域の形成に利用するため、ゲート電極構造体
の側部にも8102等の絶縁材料を付着させることが行
われるようになっている。
、自己整合型コンタクト電極の形成やLDD型S /
D gJi域の形成に利用するため、ゲート電極構造体
の側部にも8102等の絶縁材料を付着させることが行
われるようになっている。
この、ゲート電極側部に付着させた絶縁材にはサイドウ
オール、側壁スペーサ等の呼称があるが、以下の本明細
書では側壁スペーサと称する。
オール、側壁スペーサ等の呼称があるが、以下の本明細
書では側壁スペーサと称する。
従来この種の構造体は、第2図+al〜(C1に工程の
模式断面図が示されているような方法で形成されていた
。
模式断面図が示されているような方法で形成されていた
。
先ず、Si基板20の表面にゲート酸化膜21を形成し
た後ポリSf六を堆積し、その上面を酸化しく:てSi
基板20とし、パターニングしてゲート電極構造を得る
。この状態が第2図(alに示されている。
た後ポリSf六を堆積し、その上面を酸化しく:てSi
基板20とし、パターニングしてゲート電極構造を得る
。この状態が第2図(alに示されている。
S/DをLDD構造とする場合はこの状態で浅いイオン
注入が行われるが煩雑になるのを避けるため図には描か
れていない。後出の実施例の図面でも同様であ為。
注入が行われるが煩雑になるのを避けるため図には描か
れていない。後出の実施例の図面でも同様であ為。
次いで同図(blのようにCVD法で全面にS i O
zN25を堆積し、RTEを施す、RIBは基板と垂直
な方向にのみエツチングが進行し、水平方向には進行し
ないので、垂直方向の厚みが大きい部分を残して5i0
2層は除去される。
zN25を堆積し、RTEを施す、RIBは基板と垂直
な方向にのみエツチングが進行し、水平方向には進行し
ないので、垂直方向の厚みが大きい部分を残して5i0
2層は除去される。
同図(C)はこの状態を示すもので、25′が残留Si
O□である。 ′ 〔発明が解決しようとする問題点〕 上記の従来技術ではゲートを極の上部のS t Ot2
3もRIEでエツチングされるため、RIEが過剰に行
われると、第2図(C1に示されるように、この上部に
残すべき5ioz23の厚みが減少することになる。
O□である。 ′ 〔発明が解決しようとする問題点〕 上記の従来技術ではゲートを極の上部のS t Ot2
3もRIEでエツチングされるため、RIEが過剰に行
われると、第2図(C1に示されるように、この上部に
残すべき5ioz23の厚みが減少することになる。
これを避けるにはゲート電極上のSiO□と堆積した絶
縁材の被エツチング速度の比、即ち選択比、を大きくし
なければならない。
縁材の被エツチング速度の比、即ち選択比、を大きくし
なければならない。
また、ゲート電極側部の絶縁材がCV D S i O
tであると十分な耐圧が得られないことがあり、厚く堆
積することが容易な材料でしかも耐圧の良好な材料を選
択して使用することも該技術の課題となっている。
tであると十分な耐圧が得られないことがあり、厚く堆
積することが容易な材料でしかも耐圧の良好な材料を選
択して使用することも該技術の課題となっている。
SiO□に対する選択比が大きい材料で耐圧の良好な側
壁スペーサを形成するため、本発明では基板表面を窒化
S1膜で被覆した上にポリSi層を堆積してRIEを施
し、突出部側面に残ったポリSiを熱酸化することによ
って側壁スペーサ等の突出部側面構造を形成する。
壁スペーサを形成するため、本発明では基板表面を窒化
S1膜で被覆した上にポリSi層を堆積してRIEを施
し、突出部側面に残ったポリSiを熱酸化することによ
って側壁スペーサ等の突出部側面構造を形成する。
ポリSiをエツチングし且つ窒化Siを殆どエツチング
しない条件でRIEを施すことは公知技術によって可能
である。このような条件の下では、ポリSiNに対する
RIE工程で窒化膜はエッチングストンパとして働き、
ゲート電極上の5i02やSi基板が無用に侵食される
ことがない。
しない条件でRIEを施すことは公知技術によって可能
である。このような条件の下では、ポリSiNに対する
RIE工程で窒化膜はエッチングストンパとして働き、
ゲート電極上の5i02やSi基板が無用に侵食される
ことがない。
また、ポリSiを熱酸化して形成したSiO□は絶縁性
が良好で、十分な耐圧を実現することが出来る。
が良好で、十分な耐圧を実現することが出来る。
更に、以後の工程に進むため窒化Siの被覆を除去する
場合も、窒化膜をエツチングし、SiO□やSi基板は
エツチングしない条件を選択すれば、ゲート電極上のS
iO□やSi基板を無用に侵食することなく、窒化膜を
除去することが出来る。
場合も、窒化膜をエツチングし、SiO□やSi基板は
エツチングしない条件を選択すれば、ゲート電極上のS
iO□やSi基板を無用に侵食することなく、窒化膜を
除去することが出来る。
第1図fat〜telに実施例の工程を模式的に示す。
同図[alにはSi基板10上に、ゲート絶縁膜11、
ポリSiデー目2、ゲート電極頂部の酸化膜であるSi
O□13から成るゲート構造体が形成され、その上を5
iNx14で被覆した状態が示されている。
ポリSiデー目2、ゲート電極頂部の酸化膜であるSi
O□13から成るゲート構造体が形成され、その上を5
iNx14で被覆した状態が示されている。
ゲート構造体やS i N X膜の形成は公知の技術に
依り、S i N X膜の厚さは数百人程度である。
依り、S i N X膜の厚さは数百人程度である。
LDD構造のS/Dを形成するにはこの状態で 。
浅いイオン注入が行われるが、既述したように煩雑さを
避けるため閃では省略されている。
避けるため閃では省略されている。
次にCVD法によって、同図(blに示すように、ポリ
5i15をゲート構造体の高さとはソ°同じ厚さに堆積
する。突起部の側面にも等方向に堆積するので、これに
RIEを施すと垂直方向の厚さが大である部分が残る。
5i15をゲート構造体の高さとはソ°同じ厚さに堆積
する。突起部の側面にも等方向に堆積するので、これに
RIEを施すと垂直方向の厚さが大である部分が残る。
ポリSiが除去され、SiNx膜14が露出すると、そ
の部分ではエツチングは進行しなくなる。
の部分ではエツチングは進行しなくなる。
この処理の結果、同図tc+に示されるように、ゲート
構造体の側部にボ’JSi15’が残される。
構造体の側部にボ’JSi15’が残される。
これを酸化性雰囲気で900℃程度に加熱すると、Si
基板やゲート電極は窒化Si被覆の中にあるので酸化さ
れることはないが、ゲート側部に残されたポリSiは酸
化されて側壁スペーサである5iOd6となる。この状
態が同図+d)に示されている。
基板やゲート電極は窒化Si被覆の中にあるので酸化さ
れることはないが、ゲート側部に残されたポリSiは酸
化されて側壁スペーサである5iOd6となる。この状
態が同図+d)に示されている。
Si基板面やゲート電極頂部のS i Ozを被覆して
いる窒化Si膜は、同図(e)に示すように、RIEで
除去される。この場合も窒化Siに対しSiやS i
Otの選択比を大きくとることが出来るので、窒化Si
が除去されたところでエツチングは止まり、無用の侵食
が避けられる。このエツチングはRIBに限定されるこ
とは無く、他のドライエツチング或いはウェットエツチ
ングでも同様の処理が可能である。
いる窒化Si膜は、同図(e)に示すように、RIEで
除去される。この場合も窒化Siに対しSiやS i
Otの選択比を大きくとることが出来るので、窒化Si
が除去されたところでエツチングは止まり、無用の侵食
が避けられる。このエツチングはRIBに限定されるこ
とは無く、他のドライエツチング或いはウェットエツチ
ングでも同様の処理が可能である。
以下の工程は公知の従来技術と同様である。
Si基板全面を窒化膜で被覆した後ポリSi層を堆積し
てRIEを施すので、ポリSiが除去された部分ではエ
ツチングの進行が停止し、無用のエツチングが行われる
ことがない。
てRIEを施すので、ポリSiが除去された部分ではエ
ツチングの進行が停止し、無用のエツチングが行われる
ことがない。
また、側壁スペーサはポリSiを熱酸化したSingで
形成されるので、CVD酸化膜の側壁スペーサに比べて
耐圧が向上し、素子の小型化に有利である。
形成されるので、CVD酸化膜の側壁スペーサに比べて
耐圧が向上し、素子の小型化に有利である。
第1図は本発明の実施例の工程を示す模式断面図、
第2図は従来技術の工程を示す模式断面図であって、
図に於いて
10.20はSi基板
11.21はゲート酸化膜
12.22はポリSiゲート
13、16.23はSiO2
14はS i N x
15.15’はポリSi
Claims (1)
- 【特許請求の範囲】 表面の高さが一様でない半導体基板(10)表面を窒化
シリコン膜(14)で被覆する工程、 該被覆された半導体基板表面に多結晶シリコン層(15
)を堆積する工程、 該堆積された多結晶シリコン層(15)に異方性エッチ
ングを施す工程、 前記半導体基板表面の突出部側面に残留した多結晶シリ
コン(15′)を酸化する工程、 該多結晶シリコンが酸化された半導体基板の、露出した
窒化シリコン膜(14)をエッチング除去する工程 を包含することを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18374186A JPS6340322A (ja) | 1986-08-05 | 1986-08-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18374186A JPS6340322A (ja) | 1986-08-05 | 1986-08-05 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6340322A true JPS6340322A (ja) | 1988-02-20 |
Family
ID=16141163
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18374186A Pending JPS6340322A (ja) | 1986-08-05 | 1986-08-05 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6340322A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2019517742A (ja) * | 2016-05-29 | 2019-06-24 | 東京エレクトロン株式会社 | 選択的窒化シリコンエッチングの方法 |
-
1986
- 1986-08-05 JP JP18374186A patent/JPS6340322A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2019517742A (ja) * | 2016-05-29 | 2019-06-24 | 東京エレクトロン株式会社 | 選択的窒化シリコンエッチングの方法 |
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