JPS59117114A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS59117114A JPS59117114A JP23252482A JP23252482A JPS59117114A JP S59117114 A JPS59117114 A JP S59117114A JP 23252482 A JP23252482 A JP 23252482A JP 23252482 A JP23252482 A JP 23252482A JP S59117114 A JPS59117114 A JP S59117114A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は絶縁ダート電界効果半導体装置の製造方法に関
し、特にケ゛−ト電極等のＭＩＳ電極を形成する方法の
改良に係る。。
し、特にケ゛−ト電極等のＭＩＳ電極を形成する方法の
改良に係る。。
〔発明の技術的背景およびその問題点〕絶縁ダート電界
効果半導体装置には、第１図（５）に示すように半導体
基板１上に絶縁膜２を介して形成された電極３（以下こ
れをＭＩＳ電極という）を有する素子、例えば絶縁ケ゛
−ト電界効果トランソスタあるいは不揮発性メモリー素
子等が多数含まれている。以下、代表的な絶縁ダート電
界効果半導体装置であるＭＯ８型半導体装置を例に説明
する。
効果半導体装置には、第１図（５）に示すように半導体
基板１上に絶縁膜２を介して形成された電極３（以下こ
れをＭＩＳ電極という）を有する素子、例えば絶縁ケ゛
−ト電界効果トランソスタあるいは不揮発性メモリー素
子等が多数含まれている。以下、代表的な絶縁ダート電
界効果半導体装置であるＭＯ８型半導体装置を例に説明
する。
ＭＯ８型半導体装置の製造方法として、デート電極等の
ＭＩＳ電極を多結晶シリコン層で形成するシリコンダー
トプロセスが開発され、微細加工技術の主要な柱となっ
ている。この場合、ダート電極等のＭＩＳ電極は、全表
面が酸化膜で覆われた半導体基板上に多結晶シリコン層
を堆積し、これをパターンニングして形成されている。
ＭＩＳ電極を多結晶シリコン層で形成するシリコンダー
トプロセスが開発され、微細加工技術の主要な柱となっ
ている。この場合、ダート電極等のＭＩＳ電極は、全表
面が酸化膜で覆われた半導体基板上に多結晶シリコン層
を堆積し、これをパターンニングして形成されている。
第２図（支）はこの状態を示しておシ、シリコン基板１
ノ上にダート酸化膜１２を介して堆積されｆｃ 多結晶
シリコン層１３を、レジストノ１°ターン１４をマスク
とする選択エツチングによりケゞ−ト電極が形成されて
いるところである。その際のエツチング法として、最近
はサンドエツチングを生じずに高精度のパターンニング
が可能なことから反応性イオンエツチング（ＲＩＥ）が
用いられるようになった。とこ、ろが、ＲＩＥは荷電粒
子の作用によるため、第２図囚に示すように多結晶シリ
コン層１３がチャージアップされて基板１１との間に高
電圧が誘起されることになる。
ノ上にダート酸化膜１２を介して堆積されｆｃ 多結晶
シリコン層１３を、レジストノ１°ターン１４をマスク
とする選択エツチングによりケゞ−ト電極が形成されて
いるところである。その際のエツチング法として、最近
はサンドエツチングを生じずに高精度のパターンニング
が可能なことから反応性イオンエツチング（ＲＩＥ）が
用いられるようになった。とこ、ろが、ＲＩＥは荷電粒
子の作用によるため、第２図囚に示すように多結晶シリ
コン層１３がチャージアップされて基板１１との間に高
電圧が誘起されることになる。
このためダート酸化膜１２に静電破壊を生じ、素子の製
造歩留シが低下するという問題があった。
造歩留シが低下するという問題があった。
また、多結晶シリコン層１３のシート抵抗を下げるため
、これをパターンニングする前に不純物をイオン注入す
ることがよく行なわれるが、第２図ＦＢ）に示すように
こめ場合にも同様の問題を生じる。
、これをパターンニングする前に不純物をイオン注入す
ることがよく行なわれるが、第２図ＦＢ）に示すように
こめ場合にも同様の問題を生じる。
上記のような問題を生じるのは、多結晶シリコン層１３
とシリコン基板１１との間が総て酸化膜（ｆ−）酸化膜
１２および図示しないフィールド酸化膜）で分離されて
いるからである。
とシリコン基板１１との間が総て酸化膜（ｆ−）酸化膜
１２および図示しないフィールド酸化膜）で分離されて
いるからである。
本発明は上記事情に鑑みてなされたもので、絶縁ダート
電界効果半導体装置を製造する際に、ＭＩＳ電極と半導
体基板との間の絶縁膜破壊を防止しつつＭＩＳ電極を形
成できる半導体装置の製造方法を提供するものである。
電界効果半導体装置を製造する際に、ＭＩＳ電極と半導
体基板との間の絶縁膜破壊を防止しつつＭＩＳ電極を形
成できる半導体装置の製造方法を提供するものである。
本発明による半導体装置の製造方法は、半導体基板表面
に選択的にフィールド絶縁膜を形成することによシ、基
板表面が露出されたダイシングラインおよび該ダイシン
グラインで囲まれたチップ領域内で基板表面が露出され
ている素子領域を形成する工程と、前記ダイシングライ
ンおよび素子領域表面を覆う薄い絶縁膜を形成した後、
ダイシングライン上の薄い絶縁膜のみを選択的に除去す
る工程と、全面にＭ工ｓｉ５極用の電極材料層を被着し
、これを・ぐターンニングしてＭＩＳ電極を形成する工
程とを具備したことを特徴とするものである。
に選択的にフィールド絶縁膜を形成することによシ、基
板表面が露出されたダイシングラインおよび該ダイシン
グラインで囲まれたチップ領域内で基板表面が露出され
ている素子領域を形成する工程と、前記ダイシングライ
ンおよび素子領域表面を覆う薄い絶縁膜を形成した後、
ダイシングライン上の薄い絶縁膜のみを選択的に除去す
る工程と、全面にＭ工ｓｉ５極用の電極材料層を被着し
、これを・ぐターンニングしてＭＩＳ電極を形成する工
程とを具備したことを特徴とするものである。
本発明の製造方法によれば、全面に被着されたＭＩＳ電
極用の電極材料層がダイシングラインの部分で半導体基
板と接触することになる。このため、゛？ｌｆ、極材料
層全材料層電極に加工する際に静電荷が負荷されたとし
ても、この電荷は半導体基板に逃げるから電極材料層が
チャージアップされることはない。従って、ＭＩＳ電極
と基板・と、の間の薄い絶縁膜の絶縁破壊を防止でき、
製造歩留シの向上を図ることができる。
極用の電極材料層がダイシングラインの部分で半導体基
板と接触することになる。このため、゛？ｌｆ、極材料
層全材料層電極に加工する際に静電荷が負荷されたとし
ても、この電荷は半導体基板に逃げるから電極材料層が
チャージアップされることはない。従って、ＭＩＳ電極
と基板・と、の間の薄い絶縁膜の絶縁破壊を防止でき、
製造歩留シの向上を図ることができる。
以下、第３図および第４図（支）〜（Ｅ）を参照して本
発明の一実施例を説明する。
発明の一実施例を説明する。
（Ｉ） まず、シリコンウェー・−リの表面を選択的
に酸化し、ダイソングライン２２・・・および該ダイシ
ングライン２１・・・で囲まれたチップ領域内の素子領
域を除いて、シリコ／ウニ’／Ｓ −、？ ｌの表面に
厚いフィールド酸化膜２３を形成する（第３図および第
４図（５）図示）。
に酸化し、ダイソングライン２２・・・および該ダイシ
ングライン２１・・・で囲まれたチップ領域内の素子領
域を除いて、シリコ／ウニ’／Ｓ −、？ ｌの表面に
厚いフィールド酸化膜２３を形成する（第３図および第
４図（５）図示）。
ここで、第３図はシリコンウエノ１−リの全体を示す平
面図であシ、第４図（ト）、はその一部を拡大して示す
断面図である。なお、第３図において各チップ領域内の
素子領域は省略しである。
面図であシ、第４図（ト）、はその一部を拡大して示す
断面図である。なお、第３図において各チップ領域内の
素子領域は省略しである。
（１１） 次に、ウェー・−２１の全表面を熱酸化す
ることによシ、素子領域の表面にダート酸化膜となる薄
いシリコン酸化膜２４を形成する（第４図ｆＢ）図示）
。
ることによシ、素子領域の表面にダート酸化膜となる薄
いシリコン酸化膜２４を形成する（第４図ｆＢ）図示）
。
このとき、図示のようにダイシングライン２２の表面に
もシリコン酸化膜２４が形成される。
もシリコン酸化膜２４が形成される。
（ｉｉＤ 次に、チップ領域全面を覆うレゾストパタ
ーン２５を形成した後、該レゾストパターン２５をマス
クとして沸酸によるエツチングを行な−い、ダイシング
ライン２２上のシリコン酸化膜２４を除去する（第４図
（Ｑ図示）。
ーン２５を形成した後、該レゾストパターン２５をマス
クとして沸酸によるエツチングを行な−い、ダイシング
ライン２２上のシリコン酸化膜２４を除去する（第４図
（Ｑ図示）。
この工程が本発明における特徴的な工程であ夛、従来は
ダイシングライン２２がシリコン酸化膜２４で覆われた
ままの状態で後の工程が行なわれていた。
ダイシングライン２２がシリコン酸化膜２４で覆われた
ままの状態で後の工程が行なわれていた。
ｑソ 次に、ＣＶＤ法によｐｃ−ト電極用の多結晶シ
リコン層２６をウエノ・−υの全面に堆積する。この多
結晶シリコン層２６はグイシングライン２２の領域でシ
リコン基板２１と接続して−る（第４図（９）図示）。
リコン層２６をウエノ・−υの全面に堆積する。この多
結晶シリコン層２６はグイシングライン２２の領域でシ
リコン基板２１と接続して−る（第４図（９）図示）。
このため、本発明においては多結晶シリコン層２６とシ
リコン基板とは同電位となる。従って、この状態で必要
に応じて多結晶シリコン層２６に不純物のイオン注入を
行なっても、多結晶シリコン基板２６がチャーシアツブ
されることはない。
リコン基板とは同電位となる。従って、この状態で必要
に応じて多結晶シリコン層２６に不純物のイオン注入を
行なっても、多結晶シリコン基板２６がチャーシアツブ
されることはない。
（功 次に、ダート電極等のＭＩＳ電極形成予定部上を
覆うレノスト・ぐターン２７を形成する（第４図■）図
示）。
覆うレノスト・ぐターン２７を形成する（第４図■）図
示）。
続いて、該レゾストパターン２７をマスクとして多結晶
シリコン層２６を選択的にエツチングし、デート電極お
よびその他のＭＩＳ電極を形成する。このときＲＩＥの
ような荷電粒子によるエツチング法を用いた場合にも、
多結晶シリコン層２６に負荷された静電荷はダイシング
ライン２２０部分からシリコン基板２ノに逃げるから、
多結晶シリコン層２６のチャージアップは回避される。
シリコン層２６を選択的にエツチングし、デート電極お
よびその他のＭＩＳ電極を形成する。このときＲＩＥの
ような荷電粒子によるエツチング法を用いた場合にも、
多結晶シリコン層２６に負荷された静電荷はダイシング
ライン２２０部分からシリコン基板２ノに逃げるから、
多結晶シリコン層２６のチャージアップは回避される。
（Ｖ） その後、シリコンダートプロセスの常法ニ従
ってソース、ドレイン等の不純物領域の形成、層間絶縁
膜の形成、コンタクトホールの開孔、アルミニウムの蒸
着およびパターンニングを行なってＭＯ８型半導体装置
を得る。
ってソース、ドレイン等の不純物領域の形成、層間絶縁
膜の形成、コンタクトホールの開孔、アルミニウムの蒸
着およびパターンニングを行なってＭＯ８型半導体装置
を得る。
上記実施例の製造方法によれば、多結晶シリコン層２６
のチャーシアツブを生じることなくこれを加工し、ＭＩ
Ｓ電極を形成できる。従って、ＭＩＳ電極とシリコン基
板２１との間の薄い絶縁膜２４に絶縁破壊が生じるのを
防止でき、製造歩留りを顕著に向上することができる。
のチャーシアツブを生じることなくこれを加工し、ＭＩ
Ｓ電極を形成できる。従って、ＭＩＳ電極とシリコン基
板２１との間の薄い絶縁膜２４に絶縁破壊が生じるのを
防止でき、製造歩留りを顕著に向上することができる。
以上詳述したように、本発明によればＭＩＳ電極を形成
する際に該ＭＩＳ電極と半導体基板との間に介在する絶
縁膜の絶縁破壊を防止し、もって製造歩留シを顕著に向
上できる半導体装置の製造方法を提供できるものである
。
する際に該ＭＩＳ電極と半導体基板との間に介在する絶
縁膜の絶縁破壊を防止し、もって製造歩留シを顕著に向
上できる半導体装置の製造方法を提供できるものである
。
第１図はＭＩＳ電極を説明するだめの断面図、纂２図（
支）および（Ｂ）は従来の製造方法における問題点を説
明するだめの断面図、第３図および第４図囚〜任）は夫
々本発明の一実施例になる半導体装置の製造方法を説明
するための平面図および断面図である。 ２１・・・シリコンウェハー（シリコン基板）、２２・
・・ダイシングライン、２３・・・フィールド酸化膜、
２４、・・・シリコン酸化膜、２５．２７・・・レゾス
トパターン、２６・・・多結晶シリコン層。 出願人代理人 弁理士 鈴 江 武 彦−（
支）および（Ｂ）は従来の製造方法における問題点を説
明するだめの断面図、第３図および第４図囚〜任）は夫
々本発明の一実施例になる半導体装置の製造方法を説明
するための平面図および断面図である。 ２１・・・シリコンウェハー（シリコン基板）、２２・
・・ダイシングライン、２３・・・フィールド酸化膜、
２４、・・・シリコン酸化膜、２５．２７・・・レゾス
トパターン、２６・・・多結晶シリコン層。 出願人代理人 弁理士 鈴 江 武 彦−（
Claims (1)
- 半導体基板表面に選択的にフィールド絶縁膜を形成する
ことによシ、基板表面が露出されたダイシングラインお
よび該ダイシングラインで囲まれたチップ領域内で基板
表面が露出されて因る素子領域を形成する工程と、前記
ダイシングラインおよび素子領域表面を覆う薄い絶縁膜
を形成した後、ダイシングライン上の薄い絶縁膜のみを
選択的に除去する工程と、全面にＭＩＳ電極用の電極材
料層を被着し、これをパターンニングしてＭＩＳ電極を
形成する工程とを具備したことを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23252482A JPS59117114A (ja) | 1982-12-23 | 1982-12-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23252482A JPS59117114A (ja) | 1982-12-23 | 1982-12-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59117114A true JPS59117114A (ja) | 1984-07-06 |
Family
ID=16940677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23252482A Pending JPS59117114A (ja) | 1982-12-23 | 1982-12-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59117114A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008047563A (ja) * | 2006-08-10 | 2008-02-28 | Sumitomo Electric Ind Ltd | 超電導コイルおよび該超電導コイルを備えた超電導機器 |
-
1982
- 1982-12-23 JP JP23252482A patent/JPS59117114A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008047563A (ja) * | 2006-08-10 | 2008-02-28 | Sumitomo Electric Ind Ltd | 超電導コイルおよび該超電導コイルを備えた超電導機器 |
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