JPS6336575A

JPS6336575A - 半導体装置の製造方法

Info

Publication number: JPS6336575A
Application number: JP17910986A
Authority: JP
Inventors: Yoshihisa Mizutani; 水谷　嘉久
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1986-07-30
Filing date: 1986-07-30
Publication date: 1988-02-17

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は半導体装置の製造方法に関するもので特に７
０−テインググートとコントロールゲートとを備えたＥ
　Ｐ　ＲＯＭ　（Ｅｒａｓａｂｌｅ　ＰｒｏｇｒａＩｌ
−ＩＩｌａｂｌｅ　Ｒｅａｄ　０ｎｌｙ　ＭｅｌＩｏｒ
ｙ）及びＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ　Ｅ
ｒａｓａｂｌｅ　ＰｒｏｇｒａｌＩｌｌａｂｌｅ　Ｒｅ
ａｄＯｎｌｙ　Ｍｅｎｏｒｙ）のメモリセルに係わる。

（従来の技術）従来、ＥＰＲＯＭに使用されるメモリセルとしては、例
えば第５図に示すような構成のものが知られている。図
中の１はＰ型シリコン基板、２はフィールド絶縁膜、３
，４は前記基板１の表面領域に互いに分離して設けられ
る第１及び第２のｒ）＋型拡散領域、５はゲート絶縁膜
、６，７は前記ゲート絶縁膜５上に設けられたコントロ
ールグー１−及びフローティングゲートである。前記コ
ントロールゲート６とフローティングゲート７は、それ
ぞれ互いに絶縁膜８により分離されており、コントロー
ルゲート６は前記第１及び第２のｎ＋型拡散領域間のチ
ャンネル領域上に第２のｎ中型拡散領域４の近傍に偏在
して配置され、フローティングゲート７は前記チャンネ
ル領域上に第１のｄ型拡散領域３の近傍に偏在して配置
されている。

このような構成のメモリセルにおいて、情報の書込みを
行う場合には第１のｎ中型拡散領域３をドレイン領域、
第２のｎ中型拡散領域４をソース領域として使用し、ド
レイン領域３及びコントロールゲート６の両方に高電圧
を印加する。この時、チャンネル領域における電位はソ
ース領域つまりｎ中型拡散領域４の電位と等しいか、も
しくは極めて近い値の電位となるため、ソース、ドレイ
ン間の電界は集中的にドレイン領域つまりｎ″′型拡散
領域３近傍のチャンネル領域で強くなり、この部分でイ
ンパクトアイオニゼーションによるホットキャリア（エ
レクトロン・ホール対）の発生及びフローティングゲー
ト７へのエレクトロンの注入が起こる。その結果、情報
の田込みが行なわれる。

一方、情報の読み出しを行なう場合には、情報書込み時
とは逆に第１のｎ中型拡散領域３をソース領域、第２の
ｎ中型拡散領域４をドレイン領域として使用し、ソース
、トレイン間に適当な電位差（たとえば５Ｖ）を印加し
た上でコントロールゲート６に適当な電圧（例えば＋５
Ｖ）を印加して情報の書込まれたヒルと他のセルの特性
の変化、例えば閾値電圧■１Ｈを調べることにより情報
が読み出される。

ところで、前記第５図に示したような構成のメモリセル
は、従来第６図（ａ）〜（Ｐ）に示ず様な製造工程で製
作されている。第６図において、（ａ）図、（Ｃ）図、
（ｅ）図、（ｇ）図、（１）図、および（ｋ）図はそれ
ぞれパターン平面図、（ｂ）図、（ｄ）図、（ｆ）図、
（ｈ）図、（ｊ）図、および（」）図はそれぞれ上記各
パターン平面図のＡ−Ａ　”線に沿った断面構成図であ
る。

まず、ｐ型シリコン基板１１を選択酸化してこの基板１
１の表面を分離するためのフィールド酸化膜１２を形成
した後、酸化雰囲気中で熱酸化して基板１１の表面に厚
さ２５０人程ｌ０酸化膜１３を形成する。（（ａ）図、
（ｂ）図）。

つづいて、全面にＬＰＣＶＤ法によりｎ型又はｐ型不耗
物をドープした多結晶シリコン膜１４を堆積形成しく（
Ｃ）図、（ｄ）図）、これをパターニングして多結晶シ
リ、コンからなるコントロールゲート１５を形成する（
（ｅ）図、（ｆ）図）。

次いで、酸化雰囲気中で熱酸化を行ない、前記多結晶シ
リコンからなるコントロールゲート１５の周囲に厚さ５
００Ａ程度の酸化膜１６を成長させた後、再び全面にＬ
ＰＣＶＤ法によりｎ型又はｐ型不耗物をドープした多結
晶シリコン膜１７を堆積形成する。（（ｇ）図、（ｈ）
図）。

つづいて、異方性エツチング法、例えばリアクティブイ
オンエツチング法（ＲＩＥ法）を用いて前記多結晶シリ
コン膜１７をその膜厚分だけエツチング除去する。この
時、コントロールゲート１５の周囲は実効的に高さ方向
の膜厚が厚いため、その周囲に多結晶シリコン膜１７ａ
が残存する（（ｉ）図、（ｊ）図）。

ひきつづき、写真蝕刻法により形成したフォトレジスト
パターン１８をマスクとして残存されている多結晶シリ
コン１７ａを選択的にエツチング除去し、コントロール
ゲート１５の片側で、かつ素子部周辺にのみ位置するフ
ローティングゲート１９を形成する（（ｋ）図、　（ｊ
）図〉。

次いで、酸化雰囲気中で熱酸化を行ない、フローティン
グゲート１９の周囲に酸化膜２０を成長させた後、フィ
ールド酸化膜１２．コントロールゲート１５及びフロー
ティングゲート１９をマスクとしてｎ型不純物、例えば
砒素をイオン注入する。〈（１）図、（ｎ）図）。

つづいて、熱処理を施してイオン注入した砒素を活性化
してｎ＋型不純物拡散層２１．２２を形成する。その後
、全面にＣＶＤ法により５ｉｎ２膜２３を」（１槓形成
し、コンタクトホール２４゜２４を開孔した後、Ａ１膜
の蒸者、パターニングを行ってＡＩ電極２５．２６を形
成し、ＥＰＲＯＭのメモリセルを製造する（（０）図。

（ｐ）図）。

この様にして、前記第５図に示したメモリセルに対応し
た半導体装置を製作することが出来る。

しかしこの製造工程には次の球な問題点が存在する゛。

すなわち、この製造工程では（ｋ）図、（ｊ）図に示し
た工程に於、いて、フォトレジストパターン１８をマス
クとして、残存された多結晶シリコン１７ａを選択的に
エツチング除去してフローティングゲート１９を形成し
ている。この場合、残存多結晶シリコン１７ａをエツチ
ングで除去するための手段として、通常０２＋ＣＦ４系
のＣＤＥ（ケミカル　ドライ　エツチング）法もしくは
弗酸系のウエットエフチング法を用いている。しかし、
これらのエツチング法は共に等方向なエツチング特性を
示す。このためこれらのエツチング法を用いて残存多結
晶シリコン１７ａをエツチングし、フローティングゲー
トを形成しようとすると、フォトレジストパターン１８
で覆われた残存多結晶シリコンの部分についても、フォ
トレジストパターン１８の開口部（（ｋ）図Ｘ　ＦＡ　
）から内側に向かってエツチングが進行し、いわゆるア
ンダーカットを生じる。この様子を第７図（ａ）に示す
。アンダーカットはフォトレジストパターン１８の開孔
部から第７図（ａ）の矢印方向に進み、その結果残存多
結晶シリコン１７ａのパターンの幅が矢印方向に減少す
る。極端な場合には、第７図（ｂ）に示す如く、フロー
ティングゲート１９が基板１１の表面に形成された素子
領域の内側にのみ形成される。この場合にはＥＰＲＯＭ
のメモリセルとしての性能が著しく悪化する。従って、
この球な事態を避けるためには、フォトレジストパター
ン１８の大きさを上記アンダーカットの進行する長さ分
だけ予め大きく設定しておく必要があり、集積度を低下
させる原因となっている。

上述したようなアンダーカットの問題を回避する一つの
方法として前記（ｋ）図、（１）図に示した工程で異方
性エツチング法、例えばＲＩＥ法を用いることが考えら
れる。しかしながら例えばＣＣ，ＩＩ４系のＲｆＥ法に
よるＳｉ（多結晶シリコン）と８１０２とのエツチング
レートの比が最良の条件のときに於いても通常１０：１
よりも大ぎくならない。このため（ｋＪ図、（１）図の
工程でＲＩＥ方法を用いると、残存されている多結晶シ
リ゛コン１７ａが完全にエツチング除去される前に、基
板１１の表面に形成されている酸化膜１３がエツチング
され、次、で、基板の表面領域がエツチングされてしま
うといった不都合が生じる。

〈発明が解決しようとする問題点ン上述したように、従来のＥＰＲＯＭの製造方法では、コ
ントロールゲートの側面に残存している多結晶シリコン
をエツチングしてフローティングゲートを形成する際に
、アンダーカットを生じてパターンの幅が減少する欠点
がある。このような欠点を除去するためには、置方・注
エツチングを用いれば良いが、異方性エツチングを用い
るとシリコン基板の表面がエツチングされるという新た
な問題を生じる。

この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、シリコン基板の表面をエツチ
ングすることなくアンダーカン１−を防止できる半導体
装置の製造方法を提供することがある。

［発明の構成］（問題点を解決するための手段と作用）この発明におい
ては、上記の目的を達成するために、第１導電型の半導
体基体の表面領域に互いに分離して設けられた第２導電
型の第１．第２拡散領域と、これら第１．第２拡散領域
間のチャンネル領域上に第１の絶縁膜を介して形成され
るコントロールゲートと、前記コン１−ロールゲートの
片側にこのコントロールゲートと第２の絶縁膜を介して
隣接するように形成されるフローティングゲートとを具
備し、前記コン１〜ロールゲートが前記第１拡散領域の
近傍に偏在し、かつ前記フローティングゲートが前記第
２拡散領域の近傍に偏在する半導体装置に於いて、コン
トロールゲートの片側に、コントロールゲートに治って
、かつ素子部周辺にのみ位置するフローティングゲート
を形成するために、フローティングゲートの幅を規定し
、かつフィールド酸化膜に被覆されていない素子部分の
基板表面部分を完全に被覆する第１のマスクパターンと
、フローティングゲートが形成されるべきコントロール
ゲートの片側を規定し、かつ予定されるフローティング
ゲート形成領域を完全に被覆する第２のマスクパターン
とを用いることにより、フロ、−ティングゲートの形成
工程において基板表面領域に影響を与えることなく、か
つ集積密度の高いＥＰＲＯＭのメモリセルを形成してい
る。

（実施例）以下、この発明の一実施例について図面を参照して説明
する。第１図（ａ）〜（ｈ）は、この発明をｎチャネル
型Ｅ’ＦＲＯＭのメモリセルに適用する際の製造工程を
示している。（ａ）図、（Ｃ）図。

（ｅ）図、および（（１）図はそれぞれパターン平面図
で、ｆｂ）図、（ｄ）図、（ｆ）図、および（ｈ）図は
それぞれ前記各パターン平面図のＢ−８−線に沿った断
面構成図である。第１図において、前記第６図と同一構
成部には同じ符号を付しており、第１図ｆａ）、　（ｂ
）は第６図（ｉ）、　（ｊ）に対応している。

まず、前記第６図（ａ）〜（ｈ）に示した工程と同じ工
程で、ｐ型シリコン基板１１上にフィールド酸化膜１２
、酸化膜１３、コントロールゲート１５、酸化ｇ２１６
、および残存多結晶シリコン膜１７ａを順次形成する。

この後、フォトレジストパターン２７をマスクとして異
方性エツチング法、例えばＲＩＥ法を用いて残存多結晶
シリコン１７ａを選択的にエツチング除去する（（ｃ）
、（ｄ）図）。この時、フォトレジストパターン２７は
フローティングゲートの幅を決定すると同時に基板の表
面を保護するために用いられる。従って、フォトレジス
トパターン２７はｆｃ）図、（ｄ）図の工程に於いてフ
ィールド１１ヒ膜１２及びコントロールゲート１５で被
覆されていない基板１１の表面部分を完全に覆うように
形成されている。

次いで、前記フォトレジストパターン２７を除去し、新
たに形成したフォトレジストパターン２８をマスクとし
て再び残存多結晶シリコン１７ａを選択的にエツチング
除去する。（（ｅ）図。

ｆｆ）図）。この様にしてコントロールゲート１５ａ片
側でかつ素子部周辺にのみ位置するフローティングゲー
ト２９が形成される（（ｇ）図。

（ｈ）図）。

このような製造方法によれば、（Ｃ）図、（ｄ）図に示
した工程に於いてフローティングゲートの幅を決定する
ために残存多結晶シリコン１７ａをエツチングする際に
フォトレジストパターン２７により基板１１の表面が保
護されるため、異方性エツチング法例えばＲＩＥ法を用
いることが出来る。

このため前述したアンダーカットの別家が起らず、フォ
トレジストパターン２７の幅は所望のフローティングゲ
ート幅と同一にすることが出来る。また（ｅ）図、（ｆ
）図に示した工程に於いて、フローティングゲートの形
成のために必要な部分を残し、不要な残存多結晶シリコ
ン１７ａの部分をエツチング除去する際には、フローテ
イングゲ−１・形成のために最終的に残存すべき多結晶
シリコン１７ａ部分はフォトレジストパターン２８によ
り完全に被覆され、開口部が存在しない。従って、この
場合にはＳｉ（多結晶シリコン）と５ｉ０２とのエツチ
ングレートを大きく取れるＣＤＥ法、もしくは弗酸系ウ
ェットエツチング法を用いることができ、前述したよう
に基板の表面領域がエツチングされるといった不都合を
避けることができる。

なお、前記実施例に於いては、残存多結晶シリコン１７
ａをコントロールゲート１５の周囲に残存させた後（（
ａ）図、（ｂ）図、）、フォトレジストパターン２７お
よびフォトレジストパターン２８を順次用いてフローテ
ィングゲート２９を形成しているが、上記フォ１−レジ
ストパターン２７゜２８の使用１偵はこれに限定されな
い。すなわち、フォトレジストパターン２８を用いてエ
ツチングを行なってからフォトレジストパターン２７を
用いてエツチングを行なっても良い。以下、これについ
て第２図を参照しつつ説明する。第２図（ａ）は前記実
施例第１図ｆａ）と同じ状態を示すパターン平面図であ
り、記号もそれに対応している。この後、７７Ｆ１−レ
ジストパターン２８（図示せず）を用いて残存多結晶シ
リコン１７ａを選択的にエツチング除去する（第２図（
ｂ））。この場合には、前述したごと＜Ｓｉ（多結晶シ
リコン）とＳｉＯ２とのエツチングレートの大きいＣＤ
Ｅ法もしくは弗酸系ウェットエツチング法を用いること
により、基板表面領域に影響を与えることなく多結晶シ
リコン１７ａをエツチングすることができる。つづいて
フォトレジストパターン２７（図示せず）を用いて再度
残存多結晶シリコン１７ａを選択的にエツチング除去し
、フローティングゲート２９を形成する（第２図（Ｃ）
）。この場合にもフォトレジストパターン２７により基
板１１の表面が保護されているために、異方性エツチン
グ法例えばＲＩＥ法を用いてフローティングゲートの幅
を正確に形成することが出来る。

更に第３の実施例を第３図に示す。ｆａ）図。

（Ｃ）図、および（ｅ）図はパターン平面図、ｆｉｌ）
図。

［ｄ）図、および（ｎ図は各パターン平面図に対応する
Ｃ−Ｃ−線に沿った断面構成図である。（ａ）図、（ｂ
）図は従来の製造方法を用いて前記第６図＋（＋）　、
　（ｈ）の工程まで形成した後、フォトレジストパター
ン２７（図示せず）を用いて多結晶シリコン膜１７を選
択的にエツチング除去した時の工程図を示している。こ
こで残存した多結晶シリコン膜１７は７４１へレジスト
パターン２７の形状に基づいて基板１１の表面を完全に
被覆している。

これにつづいて異方性エツチング法、例えばＲＩＥ法を
用いて多結晶シリコン膜１７をその膜厚分エツチング除
去する。この時、コントロールゲート１５の周囲は実効
的に高さ方向の膜厚が厚いため、コントロールゲート１
５の側壁に沿って多結晶シリコン膜１７ａが残存する（
（Ｃ）図、（ｄ）図）。ひきつづき、フォトレジストパ
ターン２８（図示せず）をマスクとして残存多結晶シリ
コン１７ａを選択的にエツチング除去し、コントロール
ゲート１５の片側で、かつ素子部周辺にのみ位置するフ
ローティングゲート２９を形成する（（０）図、（ｆ）
図）。この場合にもフローティングゲート形成のために
最終的に残存すべき多結晶シリコン１７ａの部分はフォ
トレジストパターン２８により完全に被覆され、間口部
が存在しない。

従ってＣＤＥ法もしくは弗酸系ウェットエツチング法を
用いることができ、基板表面領域がエツチングされると
いった不都合を避けることができる。

以上詳述した如く、コントロールゲートの片側に、コン
トロールゲートに沿って、かつ素子部周辺にのみ位置す
るフローティングゲートを形成するために、フローティ
ングゲートの幅を規定し、かつフィールド酸化膜に被覆
されていない素子部分の基板表面部分を完全に被覆する
第１のマスクパターンと、フローティングゲートが形成
されるべきコントロールゲートの片側を規定し、かつ予
定されるフローティングゲート形成領域を完全に被覆す
る第２のマスクパターンとを用いることにより、フロー
ティングゲートの形成工程において基板表面領域に影響
を与えることなく、かつ集積密度の高いＥＰＲＯＭメモ
リセルを製造することができる。

ところで、前述した３つの実施例に於いて、第１図（ｃ
）、　（ｄ）の工程、第２図（Ｃ）の工程、第３図（Ｃ
）、　（ｄ）の工程で異方姓エツチング法を用いる際に
、コントロールゲート１５の上面の一部分または全部分
が、何ものにもマスクされず、異方性工ッチング雰囲気
に晒されることになる。従って、コントロールゲート１
５のその部分では、異方性エツチング法により多結晶シ
リコン１７もしくは１７ａの所有部分が完全にエツチン
グ除去される前に、コントロールゲート１５の上面に形
成されている酸化膜１６がエツチングされ、次いでコン
トロールゲート１５がエツチングされてしまう可能性が
ある。

この問題はコントロールゲートの形成時に第４図（ａ）
〜（Ｃ）に示す様な工程を用いることにより避けること
ができる。

すなわち、フィールド酸化膜１２により分離された基板
１１の表面に酸化膜１３を形成し、全面にｐ型又はｐ型
不純物をドープした多結晶シリコン１４を」「積形成し
た状態（従来例第６図（ａ）。

（ｂ）に対応）の後、多結晶シリコン１４の表面全面に
将来フローティングゲ−１・を形成するためのエツチン
グ工程の際エツチングに対しマスク効果の大きい物質よ
り成るマスク層３０を形成する（第４図（ａ））。この
マスク層３０は、多結晶シリコン１４の表面を直接酸化
あるいは窒化等することにより形成してもよく、またＣ
ＶＤ法、スパッタ法等により多結晶シリコン膜１４の表
面に堆積形成しても良い。、つづいて、マスク層３０．
多結晶シリコンｒｆｉ１４を順次パターニングして多結
晶シリコンからなるコントロールゲート１５を形成する
（第４図（ｂ））。次いで酸化雰囲気中で熱酸化し、多
結晶シリコンからなるコントロールゲート１５の側面に
酸化膜１６を成長させる。（第４図（Ｃ））。

この様な工程をとることにより、第４図（Ｃ）に示す様
に、この半導体装置はコントロールゲート１５の上面に
マスク層３０を備える。従って、この後フローティング
ゲート形成の際、多結晶シリコンＷｉ１７もしくは１７
ａをエツチング除去するために用いられる異方性エツチ
ングに対し非常に強い耐性を持っており、エツチング時
にコントロールゲートが侵される恐れをなくすことがで
きる。

なお、上記マスク層３０としては、シリコン酸化膜、シ
リコン窒化躾、アルミナ等の絶縁体の他、Ｎｏ、１４．
Ｐｔ、Ｐｄ、Ｔｉ等の金属もしくはそれらのシリサイド
を用いることが出来る。またこれらの二層以上の組合せ
よる複合層を用いてもよい。マスク層３０として上記の
ごとき金属もしくはシリサイドより成る良導体を用いる
場合には次の様な利点がある。すなわち、これら金属お
よびそれらのシリサイドはｐ型又はｐ型をドープした多
結晶シリコンに較べ、抵抗値が１〜２桁小さい。従って
これらより成るマスク層３０の存在はコントロールゲー
ト１５の抵抗を低下させ、その結果、素子のスイッチン
グスピードを速くすることができる。この場合、良導体
であるマスク層とフローティングゲートとのショートが
問題になるが、マスク層３０として金属シリ丈イド、例
えばＨｏＳ＋２等を用いた場合には、第４図（Ｃ）の工
程に於いて熱酸化によりコン１〜ロールゲート１５の側
面に酸化膜１６を形成する際に、ＨｏＳ　ｉ。の表面に
も同様に５ｉＯ７が成長するために、その心配はない。

また、マスク層として熱酸化により表面に絶縁物を形成
しないｐｔ笠の金属を用いた場合には、第４図ｆｃ）の
工程に続きフローティングゲートを形成′するために全
面に多結晶シリコン膜を」「積形成し、異方性エツチン
グによりその膜厚弁エツチング除去してコントロールゲ
ート周辺に沿った残存多結晶シリコン膜１７ａを形成し
た後、更にエツチングを進行させ残存多結晶シリコン膜
１７ａの膜厚を減少させ、多結晶シリコンよりなるコン
トロールゲート１５の膜厚よりも薄くする。これによっ
て、マスク層３０とフローティングゲート２９とが接触
しないようにでき、ショートを回すすることが出来る。

更に、第４図に示した工程を用いる場合には、コントロ
ールゲート１５の側面に形成する酸化膜１６の厚みをコ
ントロールゲート１５の上面に設置するマスク層３０の
材質、膜厚に関係なく自由に設定することが出来る。こ
のため、例えば酸化膜１６の膜厚を１００人程ｌ８する
ことにより、コントロールゲート１５とフローティング
ゲート２９の間を酸化膜１６を通過するトンネル電流に
より電子またはホールを行き来させる様にすることがで
きる。この様にすることによりこのメモリセルはＥＰＲ
ＯＭセルとして用いることができる。

［発明の効果］以上説明したようにこの発明によれば、シリコン基板の
表面をエツチングすることなくアンダーカットを防止で
きる半導体装置の製造方法が得られる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係わる半導体装置の製造
方法について説明するための図、第２図ないし第４図は
それぞれこの発明の他の実施例について説明するための
図、第５図ないし第７図はそれぞれ従来の半導体装置の
製造方法について説明するための図である。１１・・・ｐ型シリコン基板、１２・・・フィールド酸
化膜、１３・・・ゲート酸化膜、１４・・・多結晶シリ
コン膜、１５・・・コントロールゲート、１６・・・酸
化膜、１７・・・多結晶シリコン膜、１７ａ・・・残存
多結晶シリコン膜、１８・・・フォトレジスト、２ｏ・
・・酸化膜、２１．２２・・・ｎ＋型型数散層２３・・
・酸化膜、２４・・・コンタクトホールミ２５，２６・
・・Ａｊ主電極２′７・・・フォトレジストパターン、
２８・・・フォトレジストパターン、２９・・・フロー
ティングゲート、３０・・・マスク層。。出願人代理人　弁理士　鈴江武彦（ｅ）（ｆ）１１１図（ｈ）第１図（ｂ）第２図（ｅ）（ｆ）　　　　　　　１１第　３　図（ａ）ｒ　　　　　　　　−−’ ］　　　　　　　　　　　　　　１Ｉ（Ｃ）第６図（ｅ）］］（ｆ）（ｈ）（ｉ）（ｋ）第＋１（ｊ）６図（ｍ）し−一一（ｏ）１】（ｎ）］１（ｐ）第　７　図

Claims

【特許請求の範囲】

（１）第１導電型の半導体基体の表面領域に互いに分離
して設けられた第２導電型の第１、第２拡散領域と、こ
れら第１、第２拡散領域間のチャンネル領域上に第１の
絶縁膜を介して形成されるコントロールゲートと、前記
コントロールゲートの片側にこのコントロールゲートと
第２の絶縁膜を介して隣接するように形成されるフロー
ティングゲートとを具備し、前記コントロールゲートが
前記第１拡散領域の近傍に偏在し、かつ前記フローティ
ングゲートが前記第２拡散領域の近傍に偏在する半導体
装置に於いて、前記半導体基体の表面の一部に絶縁膜を
介して形成されたコントロールゲートの片側に、このコ
ントロールゲートに沿つて、かつ素子部周辺にのみ位置
するフローティングゲートを形成する際に、前記フロー
ティングゲートの幅を規定すると共にフィールド領域で
囲まれた基板表面部分を完全に被覆する第１のマスクパ
ターンと、前記フローティングゲートが形成されるべき
コントロールゲートの片側を規定すると共に前記フロー
ティングゲートの形成予定領域を完全に被覆する第２の
マスクパターンを交互に用いることによりフローティン
グゲートを形成することを特徴とする半導体装置の製造
方法。
（２）前記特許請求の範囲第１項記載の半導体装置の製
造方法において、前記コントロールゲートの上面を予め
フローティングゲートを形成する物質よりも大きいエッ
チング耐性を有するマスク層で被覆しておくことを特徴
とする半導体装置の製造方法。
（３）前記特許請求の範囲第２項記載の半導体装置の製
造方法において、前記マスク層は金属層もしくはそのシ
リサイドから形成されることを特徴とする半導体装置の
製造方法。