JP2000216274A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
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- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
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-
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Abstract
(57)【要約】
【課題】 コントロールゲートとフローティングゲート
との間の絶縁膜に十分な膜厚差を持たせた半導体装置及
びその製造方法を提供する。 【解決手段】 本発明に係る半導体装置は、側壁の上部
が略垂直形状を有し下部がテーパー形状を有するフロー
ティングゲート９と、該フローティングゲート９の側壁
に熱酸化により形成され、該側壁の上部より下部が厚く
形成された第1の絶縁膜２１と、該第1の絶縁膜２１上に
形成された第２の絶縁膜２３と、該第２の絶縁膜２３上
に形成されたコントロールゲート２６と、を具備するも
のである。これにより、コントロールゲート２６とフロ
ーティングゲート９との間の絶縁膜に十分な膜厚差を持
たせることができる。
との間の絶縁膜に十分な膜厚差を持たせた半導体装置及
びその製造方法を提供する。 【解決手段】 本発明に係る半導体装置は、側壁の上部
が略垂直形状を有し下部がテーパー形状を有するフロー
ティングゲート９と、該フローティングゲート９の側壁
に熱酸化により形成され、該側壁の上部より下部が厚く
形成された第1の絶縁膜２１と、該第1の絶縁膜２１上に
形成された第２の絶縁膜２３と、該第２の絶縁膜２３上
に形成されたコントロールゲート２６と、を具備するも
のである。これにより、コントロールゲート２６とフロ
ーティングゲート９との間の絶縁膜に十分な膜厚差を持
たせることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関する。特には、コントロールゲートとフ
ローティングゲートとの間の絶縁膜に十分な膜厚差を持
たせた半導体装置及びその製造方法に関する。
の製造方法に関する。特には、コントロールゲートとフ
ローティングゲートとの間の絶縁膜に十分な膜厚差を持
たせた半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】図６〜図１２は、従来の半導体装置（Sp
lit Gate 型Flashメモリ）の製造方法を示す断面図であ
る。
lit Gate 型Flashメモリ）の製造方法を示す断面図であ
る。
【０００３】まず、図６に示すように、Ｐ型シリコン基
板１の表面を１０００℃の温度でドライ酸化することに
より、該Ｐ型シリコン基板１上にゲート酸化膜２を形成
する。次に、このゲート酸化膜２上に減圧ＣＶＤ（Chem
ical Vapor Deposition）法により多結晶シリコン膜３
を堆積させ、この多結晶シリコン膜３上にＳｉ3Ｎ4から
なる酸化防止膜４を堆積させる。この後、この酸化防止
膜４上にレジスト５を塗布し、このレジスト５を露光、
現像する。これにより、フローティングゲートとなる領
域の上に開口部６を形成する。
板１の表面を１０００℃の温度でドライ酸化することに
より、該Ｐ型シリコン基板１上にゲート酸化膜２を形成
する。次に、このゲート酸化膜２上に減圧ＣＶＤ（Chem
ical Vapor Deposition）法により多結晶シリコン膜３
を堆積させ、この多結晶シリコン膜３上にＳｉ3Ｎ4から
なる酸化防止膜４を堆積させる。この後、この酸化防止
膜４上にレジスト５を塗布し、このレジスト５を露光、
現像する。これにより、フローティングゲートとなる領
域の上に開口部６を形成する。
【０００４】次に、図７に示すように、レジスト膜５を
マスクとして開口部６から露出した酸化防止膜４をドラ
イエッチングすることにより、該酸化防止膜４に開口部
７を形成する。
マスクとして開口部６から露出した酸化防止膜４をドラ
イエッチングすることにより、該酸化防止膜４に開口部
７を形成する。
【０００５】この後、図８に示すように、レジスト膜５
を除去する。次に、酸化防止膜４をマスクとして開口部
７から露出した多結晶シリコン膜３を選択的に酸化する
ことにより、該多結晶シリコン膜３に選択酸化膜８を形
成する。
を除去する。次に、酸化防止膜４をマスクとして開口部
７から露出した多結晶シリコン膜３を選択的に酸化する
ことにより、該多結晶シリコン膜３に選択酸化膜８を形
成する。
【０００６】次に、図９に示すように、酸化防止膜４を
熱リン酸により除去した後、選択酸化膜８をマスクとし
て多結晶シリコン膜３及びゲート酸化膜２を垂直方向に
異方性エッチングすることにより、選択酸化膜８の下に
フローティングゲート９を形成する。
熱リン酸により除去した後、選択酸化膜８をマスクとし
て多結晶シリコン膜３及びゲート酸化膜２を垂直方向に
異方性エッチングすることにより、選択酸化膜８の下に
フローティングゲート９を形成する。
【０００７】この後、図１０に示すように、熱酸化法又
は高温の減圧ＣＶＤ法により、フローティングゲート９
及び選択酸化膜８を含む全面上にトンネル絶縁膜（Ｓｉ
Ｏ2膜）１２を形成する。次に、トンネル絶縁膜１２上
にＳｉ3Ｎ4膜からなる絶縁膜１０を堆積する。
は高温の減圧ＣＶＤ法により、フローティングゲート９
及び選択酸化膜８を含む全面上にトンネル絶縁膜（Ｓｉ
Ｏ2膜）１２を形成する。次に、トンネル絶縁膜１２上
にＳｉ3Ｎ4膜からなる絶縁膜１０を堆積する。
【０００８】次に、図１１に示すように、この絶縁膜１
０を垂直方向に異方性エッチングすることにより、フロ
ーティングゲート９の側壁下部に側部絶縁膜１１を形成
する。この後、上記異方性エッチングによるトンネル絶
縁膜（ＳｉＯ2膜）１２表面のダメージ層（図示せず）
を除去するために、例えばＮＨ4ＯＨ＋Ｈ2Ｏ2系の洗浄
液により該表面を洗浄する。
０を垂直方向に異方性エッチングすることにより、フロ
ーティングゲート９の側壁下部に側部絶縁膜１１を形成
する。この後、上記異方性エッチングによるトンネル絶
縁膜（ＳｉＯ2膜）１２表面のダメージ層（図示せず）
を除去するために、例えばＮＨ4ＯＨ＋Ｈ2Ｏ2系の洗浄
液により該表面を洗浄する。
【０００９】この後、図１２に示すように、このトンネ
ル絶縁膜１２の上にホスフィン（ＰＨ3）雰囲気下で減
圧ＣＶＤ法によりＮ型化した多結晶シリコン膜１３を堆
積させる。その後、多結晶シリコン膜１３及びトンネル
絶縁膜１２をパターニングする。これにより、多結晶シ
リコン膜１３及び絶縁膜１２を選択酸化膜８の上からフ
ローティングゲート９の一側部とＰ型シリコン基板１上
にかけて残存させる。この残存した多結晶シリコン膜が
コントロールゲート１３となる。
ル絶縁膜１２の上にホスフィン（ＰＨ3）雰囲気下で減
圧ＣＶＤ法によりＮ型化した多結晶シリコン膜１３を堆
積させる。その後、多結晶シリコン膜１３及びトンネル
絶縁膜１２をパターニングする。これにより、多結晶シ
リコン膜１３及び絶縁膜１２を選択酸化膜８の上からフ
ローティングゲート９の一側部とＰ型シリコン基板１上
にかけて残存させる。この残存した多結晶シリコン膜が
コントロールゲート１３となる。
【００１０】次に、コントロールゲート１３とフローテ
ィングゲート９との両側のＰ型シリコン基板１にヒ素、
リン等のＮ型不純物を導入することにより、該Ｐ型シリ
コン基板１にソース、ドレイン領域の拡散層１４，１５
を形成する。
ィングゲート９との両側のＰ型シリコン基板１にヒ素、
リン等のＮ型不純物を導入することにより、該Ｐ型シリ
コン基板１にソース、ドレイン領域の拡散層１４，１５
を形成する。
【００１１】ところで、図１２のSplit Gate 型Flashメ
モリは、コントロールゲート１３に高電圧（〜１２Ｖ）
を印加して、矢印３１のようにフローティングゲート９
から電子を抜き取ることにより消去（Erase）動作を行
う。また、書き込み（Write）動作は矢印３３のように
基板１より電子を注入することにより行う。
モリは、コントロールゲート１３に高電圧（〜１２Ｖ）
を印加して、矢印３１のようにフローティングゲート９
から電子を抜き取ることにより消去（Erase）動作を行
う。また、書き込み（Write）動作は矢印３３のように
基板１より電子を注入することにより行う。
【００１２】消去動作時の電子のパス（pass）は矢印３
１のもののみである。このため、コントロールゲート１
３とフローティングゲート９との間のトンネル絶縁膜
（ＳｉＯ2膜）１２において、矢印３１の部分ではある
一定の耐圧を有し、矢印３２の部分では動作中にかかる
電圧以上の耐圧を必要とする。具体的には、矢印３１の
部分では例えば７Ｖ程度の耐圧を有し、矢印３２の部分
では１６Ｖ程度の耐圧を必要とする。従って、トンネル
絶縁膜１２においては、フローティングゲート９の側壁
上部で低い耐圧を有し、フローティングゲート９の側壁
下部で高い耐圧を有する必要がある。
１のもののみである。このため、コントロールゲート１
３とフローティングゲート９との間のトンネル絶縁膜
（ＳｉＯ2膜）１２において、矢印３１の部分ではある
一定の耐圧を有し、矢印３２の部分では動作中にかかる
電圧以上の耐圧を必要とする。具体的には、矢印３１の
部分では例えば７Ｖ程度の耐圧を有し、矢印３２の部分
では１６Ｖ程度の耐圧を必要とする。従って、トンネル
絶縁膜１２においては、フローティングゲート９の側壁
上部で低い耐圧を有し、フローティングゲート９の側壁
下部で高い耐圧を有する必要がある。
【００１３】このような事情から、上記従来のSplit Ga
te 型Flashメモリでは、フローティングゲート９の側壁
下部に側部絶縁膜１１を形成してトンネル絶縁膜の膜厚
を増やすことにより、コントロールゲート１３とフロー
ティングゲート９との間の矢印３２の部分の耐圧を確保
している。
te 型Flashメモリでは、フローティングゲート９の側壁
下部に側部絶縁膜１１を形成してトンネル絶縁膜の膜厚
を増やすことにより、コントロールゲート１３とフロー
ティングゲート９との間の矢印３２の部分の耐圧を確保
している。
【００１４】
【発明が解決しようとする課題】上記従来の半導体装置
では、コントロールゲート１３とフローティングゲート
９との間の絶縁膜の膜厚に差を持たせるため、上述した
ように側部絶縁膜１１を形成している。しかし、このよ
うに側部絶縁膜１１を形成しても、トンネル絶縁膜にお
いて矢印３１の部分と矢印３２の部分との間の膜厚差が
不十分であった。
では、コントロールゲート１３とフローティングゲート
９との間の絶縁膜の膜厚に差を持たせるため、上述した
ように側部絶縁膜１１を形成している。しかし、このよ
うに側部絶縁膜１１を形成しても、トンネル絶縁膜にお
いて矢印３１の部分と矢印３２の部分との間の膜厚差が
不十分であった。
【００１５】また、図１１に示す側部絶縁膜１１を形成
する工程では、Ｓｉ3Ｎ4膜からなる絶縁膜１０を垂直方
向に異方性エッチングした際、トンネル絶縁膜１２であ
るＳｉＯ2とのエッチング選択比を充分にとることがで
きず、エッチング選択比が低くなることが多い。この場
合、メモリセル部分及び他の部分のＳｉＯ2膜も予定外
に削られてしまい、デバイス特性が不安定になることが
ある。
する工程では、Ｓｉ3Ｎ4膜からなる絶縁膜１０を垂直方
向に異方性エッチングした際、トンネル絶縁膜１２であ
るＳｉＯ2とのエッチング選択比を充分にとることがで
きず、エッチング選択比が低くなることが多い。この場
合、メモリセル部分及び他の部分のＳｉＯ2膜も予定外
に削られてしまい、デバイス特性が不安定になることが
ある。
【００１６】本発明は上記のような事情を考慮してなさ
れたものであり、その目的は、コントロールゲートとフ
ローティングゲートとの間の絶縁膜に十分な膜厚差を持
たせた半導体装置及びその製造方法を提供することにあ
る。
れたものであり、その目的は、コントロールゲートとフ
ローティングゲートとの間の絶縁膜に十分な膜厚差を持
たせた半導体装置及びその製造方法を提供することにあ
る。
【００１７】
【課題を解決するための手段】上記課題を解決するた
め、本発明に係る半導体装置は、側壁の上部が略垂直形
状を有し下部がテーパー形状を有するフローティングゲ
ートと、該フローティングゲートの側壁に熱酸化により
形成され、該側壁の上部より下部が厚く形成された第1
の絶縁膜と、該第1の絶縁膜上に形成された第２の絶縁
膜と、該第２の絶縁膜上に形成されたコントロールゲー
トと、を具備することを特徴とする。
め、本発明に係る半導体装置は、側壁の上部が略垂直形
状を有し下部がテーパー形状を有するフローティングゲ
ートと、該フローティングゲートの側壁に熱酸化により
形成され、該側壁の上部より下部が厚く形成された第1
の絶縁膜と、該第1の絶縁膜上に形成された第２の絶縁
膜と、該第２の絶縁膜上に形成されたコントロールゲー
トと、を具備することを特徴とする。
【００１８】本発明の半導体装置の製造方法は、第１の
絶縁膜をマスクとして多結晶シリコン膜を異方性エッチ
ングすることにより、該第１の絶縁膜の下部にフローテ
ィングゲートの上部を形成する工程と、該第１の絶縁膜
をマスクとして該多結晶シリコン膜をエッチングするこ
とにより、該第１の絶縁膜の下部に側壁がテーパー形状
からなるフローティングゲートの下部を形成する工程
と、該フローティングゲートの側壁に熱酸化により第２
の絶縁膜を形成する工程と、を具備することを特徴とす
る。
絶縁膜をマスクとして多結晶シリコン膜を異方性エッチ
ングすることにより、該第１の絶縁膜の下部にフローテ
ィングゲートの上部を形成する工程と、該第１の絶縁膜
をマスクとして該多結晶シリコン膜をエッチングするこ
とにより、該第１の絶縁膜の下部に側壁がテーパー形状
からなるフローティングゲートの下部を形成する工程
と、該フローティングゲートの側壁に熱酸化により第２
の絶縁膜を形成する工程と、を具備することを特徴とす
る。
【００１９】上記半導体装置の製造方法では、フローテ
ィングゲートの上部を略垂直に加工しているため、上部
の垂直部分を熱酸化しても絶縁膜は薄くしか形成されな
い。一方、フローティングゲートの下部をテーパー形状
に加工しているため、下部のテーパー部分は酸化される
多結晶シリコンが厚い状態であり、この部分を熱酸化す
ると上部より厚い絶縁膜を形成することができる。これ
により、コントロールゲートとフローティングゲートと
の間の絶縁膜に十分な膜厚差を持たせることができる。
ィングゲートの上部を略垂直に加工しているため、上部
の垂直部分を熱酸化しても絶縁膜は薄くしか形成されな
い。一方、フローティングゲートの下部をテーパー形状
に加工しているため、下部のテーパー部分は酸化される
多結晶シリコンが厚い状態であり、この部分を熱酸化す
ると上部より厚い絶縁膜を形成することができる。これ
により、コントロールゲートとフローティングゲートと
の間の絶縁膜に十分な膜厚差を持たせることができる。
【００２０】また、上記半導体装置の製造方法において
は、上記第２の絶縁膜を形成する工程の後に、該第２の
絶縁膜上に第３の絶縁膜を形成し、該第３の絶縁膜上に
コントロールゲートを形成する工程をさらに含むことが
好ましい。また、上記第１の絶縁膜が、ＬＯＣＯＳ形状
の酸化膜であることが好ましい。
は、上記第２の絶縁膜を形成する工程の後に、該第２の
絶縁膜上に第３の絶縁膜を形成し、該第３の絶縁膜上に
コントロールゲートを形成する工程をさらに含むことが
好ましい。また、上記第１の絶縁膜が、ＬＯＣＯＳ形状
の酸化膜であることが好ましい。
【００２１】また、上記半導体装置の製造方法におい
て、上記フローティングゲートの下部を形成する工程に
おけるエッチングは、高密度プラズマを用いたエッチン
グであって、圧力を１〜１０ｍTorrとし、エッチングガ
スとしてＨＢｒとＯ2を３０：１〜１０：１の比率で流
すことにより行うものであることが好ましい。これによ
り、多結晶シリコン膜がテーパー形状にエッチングさ
れ、フローティングゲートの側壁下部をテーパー形状と
することができる。
て、上記フローティングゲートの下部を形成する工程に
おけるエッチングは、高密度プラズマを用いたエッチン
グであって、圧力を１〜１０ｍTorrとし、エッチングガ
スとしてＨＢｒとＯ2を３０：１〜１０：１の比率で流
すことにより行うものであることが好ましい。これによ
り、多結晶シリコン膜がテーパー形状にエッチングさ
れ、フローティングゲートの側壁下部をテーパー形状と
することができる。
【００２２】また、上記半導体装置の製造方法におい
て、上記フローティングゲートの上部を形成する工程に
おけるエッチングは、高密度プラズマを用いたエッチン
グであって、圧力が１〜１０ｍTorr、エッチングガスと
してＨＢｒとＯ2を８０：１〜４０：１の比率で流すこ
とにより行うものであることが好ましい。これにより、
多結晶シリコン膜が略垂直形状にエッチングされ、フロ
ーティングゲートの側壁上部を略垂直形状とすることが
できる。
て、上記フローティングゲートの上部を形成する工程に
おけるエッチングは、高密度プラズマを用いたエッチン
グであって、圧力が１〜１０ｍTorr、エッチングガスと
してＨＢｒとＯ2を８０：１〜４０：１の比率で流すこ
とにより行うものであることが好ましい。これにより、
多結晶シリコン膜が略垂直形状にエッチングされ、フロ
ーティングゲートの側壁上部を略垂直形状とすることが
できる。
【００２３】
【発明の実施の形態】以下、図面を参照して本発明の一
実施の形態について説明する。
実施の形態について説明する。
【００２４】図１〜図５は、本発明の実施の形態による
半導体装置の製造方法を示す断面図である。本実施の形
態では、半導体装置の一例としてSplit Gate 型Flashメ
モリを用いている。
半導体装置の製造方法を示す断面図である。本実施の形
態では、半導体装置の一例としてSplit Gate 型Flashメ
モリを用いている。
【００２５】本実施の形態による半導体装置の製造工程
において、図１の工程の前の工程については、従来の図
６〜図８までの工程と同様である。すなわち、まず、図
６に示すように、Ｐ型シリコン基板１上にＳｉＯ2から
なるゲート酸化膜２を形成する。次に、このゲート酸化
膜２上に減圧ＣＶＤ法により多結晶シリコン膜３を堆積
させ、この多結晶シリコン膜３上にＳｉ3Ｎ4からなる酸
化防止膜４を堆積させる。この後、この酸化防止膜４に
フローティングゲートとなる領域の上に開口部６を形成
する。
において、図１の工程の前の工程については、従来の図
６〜図８までの工程と同様である。すなわち、まず、図
６に示すように、Ｐ型シリコン基板１上にＳｉＯ2から
なるゲート酸化膜２を形成する。次に、このゲート酸化
膜２上に減圧ＣＶＤ法により多結晶シリコン膜３を堆積
させ、この多結晶シリコン膜３上にＳｉ3Ｎ4からなる酸
化防止膜４を堆積させる。この後、この酸化防止膜４に
フローティングゲートとなる領域の上に開口部６を形成
する。
【００２６】次に、図７に示すように、レジスト膜５を
マスクとして開口部６から露出した酸化防止膜４をドラ
イエッチングすることにより、該酸化防止膜４に開口部
７を形成する。この後、図８に示すように、レジスト膜
５を除去する。次に、酸化防止膜４をマスクとして開口
部７から露出した多結晶シリコン膜３を選択的に酸化す
ることにより、該多結晶シリコン膜３に選択酸化膜（Ｌ
ＯＣＯＳ状のＳｉＯ2膜）８を形成する。
マスクとして開口部６から露出した酸化防止膜４をドラ
イエッチングすることにより、該酸化防止膜４に開口部
７を形成する。この後、図８に示すように、レジスト膜
５を除去する。次に、酸化防止膜４をマスクとして開口
部７から露出した多結晶シリコン膜３を選択的に酸化す
ることにより、該多結晶シリコン膜３に選択酸化膜（Ｌ
ＯＣＯＳ状のＳｉＯ2膜）８を形成する。
【００２７】この後、図１に示すように、酸化防止膜４
を熱リン酸により除去した後、選択酸化膜８をマスクと
して多結晶シリコン膜３を垂直方向に異方性エッチング
する。この際、このエッチングは多結晶シリコン膜３の
途中で止める。このように多結晶シリコン膜３の上部を
異方性エッチングすることにより、選択酸化膜８の下に
フローティングゲート９の上部を形成する。この時のエ
ッチング条件は以下の通りである。
を熱リン酸により除去した後、選択酸化膜８をマスクと
して多結晶シリコン膜３を垂直方向に異方性エッチング
する。この際、このエッチングは多結晶シリコン膜３の
途中で止める。このように多結晶シリコン膜３の上部を
異方性エッチングすることにより、選択酸化膜８の下に
フローティングゲート９の上部を形成する。この時のエ
ッチング条件は以下の通りである。
【００２８】高密度プラズマエッチング装置を用い、装
置内の圧力を５ｍTorrとし、エッチングガスとしてＨＢ
ｒとＯ2を５０：１の比率で流す。このようにして多結
晶シリコン膜３を垂直方向にエッチングする。なお、高
密度プラズマエッチング装置とは、高真空中（数ｍTorr
〜数１０ｍTorr）の中でプラズマが安定して存続でき、
高密度のプラズマ中でエッチングが行えるものをいう。
置内の圧力を５ｍTorrとし、エッチングガスとしてＨＢ
ｒとＯ2を５０：１の比率で流す。このようにして多結
晶シリコン膜３を垂直方向にエッチングする。なお、高
密度プラズマエッチング装置とは、高真空中（数ｍTorr
〜数１０ｍTorr）の中でプラズマが安定して存続でき、
高密度のプラズマ中でエッチングが行えるものをいう。
【００２９】次に上記エッチングに連続して、図２に示
すように、選択酸化膜８をマスクとして多結晶シリコン
膜３をテーパーをつけてエッチングすることにより、選
択酸化膜８の下にフローティングゲート９の下部を形成
する。この時のエッチング条件は以下の通りである。
すように、選択酸化膜８をマスクとして多結晶シリコン
膜３をテーパーをつけてエッチングすることにより、選
択酸化膜８の下にフローティングゲート９の下部を形成
する。この時のエッチング条件は以下の通りである。
【００３０】フローティングゲート９の上部を形成した
装置と同一の高密度プラズマエッチング装置を用い、装
置内の圧力は５ｍTorrの状態のままで、エッチングガス
であるＨＢｒとＯ2の流す比率を３０：１から１０：１
程度に変更する。このようにして多結晶シリコン膜３を
図２に示すテーパー状にエッチングする。
装置と同一の高密度プラズマエッチング装置を用い、装
置内の圧力は５ｍTorrの状態のままで、エッチングガス
であるＨＢｒとＯ2の流す比率を３０：１から１０：１
程度に変更する。このようにして多結晶シリコン膜３を
図２に示すテーパー状にエッチングする。
【００３１】このようにテーパー形状にエッチングでき
るのは、ＨＢｒガスとＯ2ガスの流量比において、Ｏ2を
増やしていくとエッチング時にＳｉＢｒＯという堆積成
分がエッチング面に形成され、Ｓｉのエッチングレート
が遅くなるためである。
るのは、ＨＢｒガスとＯ2ガスの流量比において、Ｏ2を
増やしていくとエッチング時にＳｉＢｒＯという堆積成
分がエッチング面に形成され、Ｓｉのエッチングレート
が遅くなるためである。
【００３２】また、このようなテーパーの角度の大小を
調整することは、ＨＢｒガスとＯ2ガスの比を調整する
ことにより可能である。
調整することは、ＨＢｒガスとＯ2ガスの比を調整する
ことにより可能である。
【００３３】また、テーパー形状のコントロールは、プ
ラズマ中に与えるエネルギーを調整してエッチング中の
プラズマ状態を変えたり、圧力を変えることでも可能で
ある。しかし、本実施の形態のフラッシュメモリセルの
フローティングゲート９のような微細な部分のテーパー
形状をコントロールするには、圧力、投入パワーなどを
調整してエッチング状態を大きく変化させるより、エッ
チングガスの流量比をコントロールする方がテーパー形
状の再現性を良くすることができる。
ラズマ中に与えるエネルギーを調整してエッチング中の
プラズマ状態を変えたり、圧力を変えることでも可能で
ある。しかし、本実施の形態のフラッシュメモリセルの
フローティングゲート９のような微細な部分のテーパー
形状をコントロールするには、圧力、投入パワーなどを
調整してエッチング状態を大きく変化させるより、エッ
チングガスの流量比をコントロールする方がテーパー形
状の再現性を良くすることができる。
【００３４】また、図２のエッチングのエンドポイント
については、多結晶シリコン膜３とゲート酸化膜（Ｓｉ
Ｏ2膜）２との選択比を十分に取った条件であれば、エ
ッチングがＳｉＯ2膜２に達すれば装置がエンドポイン
トを検知して自動的にエッチングを終了させるようにす
ることも可能である。
については、多結晶シリコン膜３とゲート酸化膜（Ｓｉ
Ｏ2膜）２との選択比を十分に取った条件であれば、エ
ッチングがＳｉＯ2膜２に達すれば装置がエンドポイン
トを検知して自動的にエッチングを終了させるようにす
ることも可能である。
【００３５】この後、図３に示すように、熱酸化により
フローティングゲート９の側壁にシリコン酸化膜２１を
形成する。この際、フローティングゲート９の上部側壁
にはシリコン酸化膜２１が薄く形成され、フローティン
グゲート９の下部側壁にはシリコン酸化膜２１が厚く形
成される。この理由については後述する。
フローティングゲート９の側壁にシリコン酸化膜２１を
形成する。この際、フローティングゲート９の上部側壁
にはシリコン酸化膜２１が薄く形成され、フローティン
グゲート９の下部側壁にはシリコン酸化膜２１が厚く形
成される。この理由については後述する。
【００３６】次に、図４に示すように、シリコン酸化膜
２１及び選択酸化膜８を含む全面上にＣＶＤ法により７
５０℃〜８５０℃で酸化膜２３を堆積する。この後、こ
の酸化膜２３上にホスフィン（ＰＨ3）雰囲気下で減圧
ＣＶＤ法によりＮ型化した多結晶シリコン膜２５を堆積
させる。
２１及び選択酸化膜８を含む全面上にＣＶＤ法により７
５０℃〜８５０℃で酸化膜２３を堆積する。この後、こ
の酸化膜２３上にホスフィン（ＰＨ3）雰囲気下で減圧
ＣＶＤ法によりＮ型化した多結晶シリコン膜２５を堆積
させる。
【００３７】次に、図５に示すように、多結晶シリコン
膜２５及び酸化膜２３をパターニングすることにより、
多結晶シリコン膜２５及び酸化膜２３を選択酸化膜８の
上からフローティングゲート９の一側部とＰ型シリコン
基板１上にかけて残存させる。この残存した多結晶シリ
コン膜がコントロールゲート２６となる。
膜２５及び酸化膜２３をパターニングすることにより、
多結晶シリコン膜２５及び酸化膜２３を選択酸化膜８の
上からフローティングゲート９の一側部とＰ型シリコン
基板１上にかけて残存させる。この残存した多結晶シリ
コン膜がコントロールゲート２６となる。
【００３８】この後、コントロールゲート２６とフロー
ティングゲート９との両側のＰ型シリコン基板１にヒ
素、リン等のＮ型不純物を導入することにより、該Ｐ型
シリコン基板１にソース、ドレイン領域の拡散層２８，
３０を形成する。
ティングゲート９との両側のＰ型シリコン基板１にヒ
素、リン等のＮ型不純物を導入することにより、該Ｐ型
シリコン基板１にソース、ドレイン領域の拡散層２８，
３０を形成する。
【００３９】上記実施の形態によれば、フローティング
ゲート９の上部を垂直に加工しているため、上部の垂直
部分は酸化種である多結晶シリコンが薄く垂直に立って
いる状態であり、この部分を熱酸化しても酸化膜はほと
んど形成されない。従って、フローティングゲート９の
上部とコントロールゲート２６との間の絶縁膜の厚さ
は、ほぼ酸化膜２３の厚さのみとなる。一方、フローテ
ィングゲート９の下部をテーパー形状に加工しているた
め、下部のテーパー部分は酸化される多結晶シリコンが
厚い状態であり、この部分を熱酸化すると厚いシリコン
酸化膜２１を形成することができる。従って、フローテ
ィングゲート９の下部とコントロールゲート２６との間
の絶縁膜の厚さは、シリコン酸化膜２１の厚さと酸化膜
２３の厚さの和となる。これにより、コントロールゲー
ト２６とフローティングゲート９との間の絶縁膜に十分
な膜厚差を持たせることができる。よって、フローティ
ングゲート９の側壁上部で低い耐圧を有し、フローティ
ングゲート９の側壁下部で高い耐圧を有する絶縁膜を形
成することができる。
ゲート９の上部を垂直に加工しているため、上部の垂直
部分は酸化種である多結晶シリコンが薄く垂直に立って
いる状態であり、この部分を熱酸化しても酸化膜はほと
んど形成されない。従って、フローティングゲート９の
上部とコントロールゲート２６との間の絶縁膜の厚さ
は、ほぼ酸化膜２３の厚さのみとなる。一方、フローテ
ィングゲート９の下部をテーパー形状に加工しているた
め、下部のテーパー部分は酸化される多結晶シリコンが
厚い状態であり、この部分を熱酸化すると厚いシリコン
酸化膜２１を形成することができる。従って、フローテ
ィングゲート９の下部とコントロールゲート２６との間
の絶縁膜の厚さは、シリコン酸化膜２１の厚さと酸化膜
２３の厚さの和となる。これにより、コントロールゲー
ト２６とフローティングゲート９との間の絶縁膜に十分
な膜厚差を持たせることができる。よって、フローティ
ングゲート９の側壁上部で低い耐圧を有し、フローティ
ングゲート９の側壁下部で高い耐圧を有する絶縁膜を形
成することができる。
【００４０】また、本実施の形態による半導体装置で
は、従来のようにＳｉ3Ｎ4膜からなる側部絶縁膜（Ｓｉ
3Ｎ4スペーサー）を形成する必要がないので、Ｓｉ3Ｎ4
膜からなる絶縁膜を垂直方向に異方性エッチングする工
程も不要となる。従って、この工程において従来問題と
なっていたメモリセル部のトンネル酸化膜及び他の部分
のＳｉＯ2膜（例えば、メモリセル周辺の高耐圧トラン
ジスタを構成するゲート酸化膜等）が削られることがな
く、その結果、デバイス特性が不安定になることもな
い。これと共に、製造プロセスの簡略化を実現すること
ができる。
は、従来のようにＳｉ3Ｎ4膜からなる側部絶縁膜（Ｓｉ
3Ｎ4スペーサー）を形成する必要がないので、Ｓｉ3Ｎ4
膜からなる絶縁膜を垂直方向に異方性エッチングする工
程も不要となる。従って、この工程において従来問題と
なっていたメモリセル部のトンネル酸化膜及び他の部分
のＳｉＯ2膜（例えば、メモリセル周辺の高耐圧トラン
ジスタを構成するゲート酸化膜等）が削られることがな
く、その結果、デバイス特性が不安定になることもな
い。これと共に、製造プロセスの簡略化を実現すること
ができる。
【００４１】また、本発明は上記実施の形態に限定され
ず、種々変更して実施することが可能である。
ず、種々変更して実施することが可能である。
【００４２】
【発明の効果】以上説明したように本発明によれば、フ
ローティングゲートの側壁下部をテーパー形状としてい
る。したがって、コントロールゲートとフローティング
ゲートとの間の絶縁膜に十分な膜厚差を持たせた半導体
装置及びその製造方法を提供することができる。
ローティングゲートの側壁下部をテーパー形状としてい
る。したがって、コントロールゲートとフローティング
ゲートとの間の絶縁膜に十分な膜厚差を持たせた半導体
装置及びその製造方法を提供することができる。
【図１】本発明の実施の形態による半導体装置の製造方
法を示す断面図である。
法を示す断面図である。
【図２】本発明の実施の形態による半導体装置の製造方
法を示すものであり、図1の次の工程を示す断面図であ
る。
法を示すものであり、図1の次の工程を示す断面図であ
る。
【図３】本発明の実施の形態による半導体装置の製造方
法を示すものであり、図２の次の工程を示す断面図であ
る。
法を示すものであり、図２の次の工程を示す断面図であ
る。
【図４】本発明の実施の形態による半導体装置の製造方
法を示すものであり、図３の次の工程を示す断面図であ
る。
法を示すものであり、図３の次の工程を示す断面図であ
る。
【図５】本発明の実施の形態による半導体装置の製造方
法を示すものであり、図４の次の工程を示す断面図であ
る。
法を示すものであり、図４の次の工程を示す断面図であ
る。
【図６】従来の半導体装置の製造方法を示す断面図であ
る。
る。
【図７】従来の半導体装置の製造方法を示すものであ
り、図６の次の工程を示す断面図である。
り、図６の次の工程を示す断面図である。
【図８】従来の半導体装置の製造方法を示すものであ
り、図７の次の工程を示す断面図である。
り、図７の次の工程を示す断面図である。
【図９】従来の半導体装置の製造方法を示すものであ
り、図８の次の工程を示す断面図である。
り、図８の次の工程を示す断面図である。
【図１０】従来の半導体装置の製造方法を示すものであ
り、図９の次の工程を示す断面図である。
り、図９の次の工程を示す断面図である。
【図１１】従来の半導体装置の製造方法を示すものであ
り、図１０の次の工程を示す断面図である。
り、図１０の次の工程を示す断面図である。
【図１２】従来の半導体装置の製造方法を示すものであ
り、図１１の次の工程を示す断面図である。
り、図１１の次の工程を示す断面図である。
１ Ｐ型シリコン基板 ２ ゲート酸
化膜 ３ 多結晶シリコン膜 ４ 酸化防止
膜 ５ レジスト膜 ６，７ 開口
部 ８ 選択酸化膜（ＬＯＣＯＳ酸化膜） ９ フローテ
ィングゲート １０ 絶縁膜 １１ 側部絶
縁膜 １２ トンネル絶縁膜（ＳｉＯ2膜） １３ コントロールゲート（多結晶シリコン膜） １４，１５ ソース、ドレイン領域の拡散層 ２１ シリコン酸化膜 ２３ 酸化膜
（ＨＴＯ） ２５ 多結晶シリコン膜 ２６ コント
ロールゲート ２８，３０ ソース、ドレイン領域の拡散層 ３１，３２，３３ 矢印
化膜 ３ 多結晶シリコン膜 ４ 酸化防止
膜 ５ レジスト膜 ６，７ 開口
部 ８ 選択酸化膜（ＬＯＣＯＳ酸化膜） ９ フローテ
ィングゲート １０ 絶縁膜 １１ 側部絶
縁膜 １２ トンネル絶縁膜（ＳｉＯ2膜） １３ コントロールゲート（多結晶シリコン膜） １４，１５ ソース、ドレイン領域の拡散層 ２１ シリコン酸化膜 ２３ 酸化膜
（ＨＴＯ） ２５ 多結晶シリコン膜 ２６ コント
ロールゲート ２８，３０ ソース、ドレイン領域の拡散層 ３１，３２，３３ 矢印
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F001 AA08 AA09 AA25 AA26 AA63 AB03 AC02 AC06 AC20 AD12 AD41 AE02 AE08 AF06 AF07 AG10 AG21 AG22 5F083 EP02 EP24 EP54 ER02 ER09 ER14 ER17 ER22 GA21 GA28 GA30 PR03 PR07 PR21
Claims (6)
- 【請求項１】 側壁の上部が略垂直形状を有し下部がテ
ーパー形状を有するフローティングゲートと、 該フローティングゲートの側壁に熱酸化により形成さ
れ、該側壁の上部より下部が厚く形成された第1の絶縁
膜と、 該第1の絶縁膜上に形成された第２の絶縁膜と、 該第２の絶縁膜上に形成されたコントロールゲートと、 を具備することを特徴とする半導体装置。 - 【請求項２】 第１の絶縁膜をマスクとして多結晶シリ
コン膜を異方性エッチングすることにより、該第１の絶
縁膜の下部にフローティングゲートの上部を形成する工
程と、 該第１の絶縁膜をマスクとして該多結晶シリコン膜をエ
ッチングすることにより、該第１の絶縁膜の下部に側壁
がテーパー形状からなるフローティングゲートの下部を
形成する工程と、 該フローティングゲートの側壁に熱酸化により第２の絶
縁膜を形成する工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項３】 上記第２の絶縁膜を形成する工程の後
に、該第２の絶縁膜上に第３の絶縁膜を形成し、該第３
の絶縁膜上にコントロールゲートを形成する工程をさら
に含むことを特徴とする請求項２記載の半導体装置の製
造方法。 - 【請求項４】 上記第１の絶縁膜が、ＬＯＣＯＳ形状の
酸化膜であることを特徴とする請求項２又は３記載の半
導体装置の製造方法。 - 【請求項５】 上記フローティングゲートの下部を形成
する工程におけるエッチングは、高密度プラズマを用い
たエッチングであって、圧力が１〜１０ｍTorr、エッチ
ングガスとしてＨＢｒとＯ2を３０：１〜１０：１の比
率で流すことにより行うものであることを特徴とする請
求項２記載の半導体装置の製造方法。 - 【請求項６】 上記フローティングゲートの上部を形成
する工程におけるエッチングは、高密度プラズマを用い
たエッチングであって、圧力が１〜１０ｍTorr、エッチ
ングガスとしてＨＢｒとＯ2を８０：１〜４０：１の比
率で流すことにより行うものであることを特徴とする請
求項２記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11017132A JP2000216274A (ja) | 1999-01-26 | 1999-01-26 | 半導体装置及びその製造方法 |
| US09/490,990 US6368976B1 (en) | 1999-01-26 | 2000-01-26 | Method for manufacturing a semiconductor device having film thickness difference between a control gate and a floating gate |
| US10/016,084 US6646301B2 (en) | 1999-01-26 | 2001-12-12 | Floating gate semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11017132A JP2000216274A (ja) | 1999-01-26 | 1999-01-26 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000216274A true JP2000216274A (ja) | 2000-08-04 |
Family
ID=11935518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11017132A Withdrawn JP2000216274A (ja) | 1999-01-26 | 1999-01-26 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6368976B1 (ja) |
| JP (1) | JP2000216274A (ja) |
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| JP2011135105A (ja) * | 2011-04-01 | 2011-07-07 | Renesas Electronics Corp | 半導体装置 |
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| KR100466187B1 (ko) * | 2002-05-17 | 2005-01-13 | 주식회사 하이닉스반도체 | 플래시 메모리 셀 |
| TW544786B (en) * | 2002-07-29 | 2003-08-01 | Nanya Technology Corp | Floating gate and method therefor |
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| US10700077B2 (en) * | 2018-01-02 | 2020-06-30 | Microchip Technology Incorporated | Memory cell with a flat-topped floating gate structure |
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|---|---|---|---|---|
| KR970000198B1 (en) * | 1993-05-26 | 1997-01-06 | Hyundai Electronics Ind | Process for anisotropically etching semiconductor material |
| JP3054515B2 (ja) | 1993-08-30 | 2000-06-19 | 三洋電機株式会社 | 半導体装置の製造方法 |
| JP2994927B2 (ja) | 1993-11-24 | 1999-12-27 | 三洋電機株式会社 | 不揮発性半導体記憶装置の製造方法 |
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