JPH1167936A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPH1167936A JPH1167936A JP9215339A JP21533997A JPH1167936A JP H1167936 A JPH1167936 A JP H1167936A JP 9215339 A JP9215339 A JP 9215339A JP 21533997 A JP21533997 A JP 21533997A JP H1167936 A JPH1167936 A JP H1167936A
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Abstract
(57)【要約】
【課題】半導体不揮発性記憶装置に関する。トンネル酸
化膜の絶縁耐圧のバラツキを解消し、スプリットゲート
型の半導体記憶装置における、情報の書込、読出、消去
の際の誤動作と、動作範囲のバラツキを抑制すること。 【解決手段】半導体基板上１１上に、カップリング酸化
膜１２、フローティングゲート１３、コントロールゲー
ト１５、ドレイン１６、ソース１７が形成される。この
時、熱酸化によるトンネル酸化膜２０形成を、９００℃
以下の低温、または、２気圧以上の高圧、または、その
組み合わせにより酸化する。これにより、低温、高圧下
での酸化では粘性流動が抑制されるため、平坦部での酸
化膜厚に対して、端部では酸化されにくくなり、特に、
尖鋭部ではほとんど酸化されない。その後、酸化膜ＣＶ
Ｄによるトンネル酸化膜２１を形成する。
化膜の絶縁耐圧のバラツキを解消し、スプリットゲート
型の半導体記憶装置における、情報の書込、読出、消去
の際の誤動作と、動作範囲のバラツキを抑制すること。 【解決手段】半導体基板上１１上に、カップリング酸化
膜１２、フローティングゲート１３、コントロールゲー
ト１５、ドレイン１６、ソース１７が形成される。この
時、熱酸化によるトンネル酸化膜２０形成を、９００℃
以下の低温、または、２気圧以上の高圧、または、その
組み合わせにより酸化する。これにより、低温、高圧下
での酸化では粘性流動が抑制されるため、平坦部での酸
化膜厚に対して、端部では酸化されにくくなり、特に、
尖鋭部ではほとんど酸化されない。その後、酸化膜ＣＶ
Ｄによるトンネル酸化膜２１を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置の
製造方法、特に半導体不揮発性記憶装置に関する。
製造方法、特に半導体不揮発性記憶装置に関する。
【０００２】
【従来の技術】従来の、半導体記憶装置の、トンネル酸
化膜形成技術を以下に述べる。
化膜形成技術を以下に述べる。
【０００３】ここでは、代表的な例として、スプリット
型の構造をもつ半導体記憶装置を用いて説明する。図３
に示すように、半導体基板（１１）上にカップリング酸
化膜（１２）を形成する。カップリング酸化膜（１２）
は、励起された電子が、フローティングゲート（１３）
に注入される程度に、十分に薄い酸化膜である。次に、
図４に示すように、フローティングゲート（１３）を、
例えば、ポリシリコンで形成し、パターニングする。こ
の場合、図５に示すように、選択酸化用ＳｉＮ（１９）
をパターニングしたのちに、セルフアラインでフローテ
ィングゲート（１３）を形成する方法もあるが、用途は
同様である。しかしながら、図５の方法を用いた方が、
フローティングゲートゲート（１３）の先端部が、尖鋭
になるために、局地的に電界集中をおこしやすい為、よ
く用いられている。次に熱酸化または、ＣＶＤ法、また
は、その組み合わせにより、トンネル酸化膜を形成す
る。一般的な手法としては、図６に示すように、熱酸化
を８５０℃から１０００℃の温度範囲で、５０〜１５０
Å程度、ｗｅｔ酸化により熱酸化によるトンネル酸化膜
（２０）形成し、そのあと、酸化膜ＣＶＤで、１００〜
３００Åの酸化膜をデポジションして熱酸化膜ＣＶＤに
よるトンネル酸化膜（２１）を形成する方法が用いられ
る。この時、トンネル酸化膜は、両方の膜の積層構造と
なる。この時の熱酸化の目的は、酸化膜ＣＶＤでは、十
分に良質な酸化膜が得られないため、トンネル酸化膜の
耐圧向上の為に行われる。そのあと、図７に示すよう
に、コントロールゲート（１５）が形成され、パターニ
ングされる。その後、図８に示すようにドレイン（１
６）、ソース（１７）が形成され、当然、必要に応じ
て、配線が施される。また、最近の技術では、図９に示
すように、フローティングゲート（１３）形成後に、Ｓ
ｉＮ等をデポジションし、全面エッチバックする事で、
フローティングゲート（１３）の側壁底部にのみＳｉＮ
（２２）を形成する方法や、図１０に示すように、スピ
ンオングラスを塗布し、必要に応じて全面エッチバック
する事で、フローティングゲート（１３）の側壁底部に
ＳＯＧ（２３）を残す方法や、図１１に示すように、フ
ローティングゲート（１３）形成後、薄いＰｏｌｙ−Ｓ
ｉをデポし、全面エッチバックして、フローティングゲ
ート（１３）の側壁底部にのみＰｏｌｙ−Ｓｉを残し酸
化して、側壁底部にのみ酸化膜（２４）を厚く残す方法
がある。
型の構造をもつ半導体記憶装置を用いて説明する。図３
に示すように、半導体基板（１１）上にカップリング酸
化膜（１２）を形成する。カップリング酸化膜（１２）
は、励起された電子が、フローティングゲート（１３）
に注入される程度に、十分に薄い酸化膜である。次に、
図４に示すように、フローティングゲート（１３）を、
例えば、ポリシリコンで形成し、パターニングする。こ
の場合、図５に示すように、選択酸化用ＳｉＮ（１９）
をパターニングしたのちに、セルフアラインでフローテ
ィングゲート（１３）を形成する方法もあるが、用途は
同様である。しかしながら、図５の方法を用いた方が、
フローティングゲートゲート（１３）の先端部が、尖鋭
になるために、局地的に電界集中をおこしやすい為、よ
く用いられている。次に熱酸化または、ＣＶＤ法、また
は、その組み合わせにより、トンネル酸化膜を形成す
る。一般的な手法としては、図６に示すように、熱酸化
を８５０℃から１０００℃の温度範囲で、５０〜１５０
Å程度、ｗｅｔ酸化により熱酸化によるトンネル酸化膜
（２０）形成し、そのあと、酸化膜ＣＶＤで、１００〜
３００Åの酸化膜をデポジションして熱酸化膜ＣＶＤに
よるトンネル酸化膜（２１）を形成する方法が用いられ
る。この時、トンネル酸化膜は、両方の膜の積層構造と
なる。この時の熱酸化の目的は、酸化膜ＣＶＤでは、十
分に良質な酸化膜が得られないため、トンネル酸化膜の
耐圧向上の為に行われる。そのあと、図７に示すよう
に、コントロールゲート（１５）が形成され、パターニ
ングされる。その後、図８に示すようにドレイン（１
６）、ソース（１７）が形成され、当然、必要に応じ
て、配線が施される。また、最近の技術では、図９に示
すように、フローティングゲート（１３）形成後に、Ｓ
ｉＮ等をデポジションし、全面エッチバックする事で、
フローティングゲート（１３）の側壁底部にのみＳｉＮ
（２２）を形成する方法や、図１０に示すように、スピ
ンオングラスを塗布し、必要に応じて全面エッチバック
する事で、フローティングゲート（１３）の側壁底部に
ＳＯＧ（２３）を残す方法や、図１１に示すように、フ
ローティングゲート（１３）形成後、薄いＰｏｌｙ−Ｓ
ｉをデポし、全面エッチバックして、フローティングゲ
ート（１３）の側壁底部にのみＰｏｌｙ−Ｓｉを残し酸
化して、側壁底部にのみ酸化膜（２４）を厚く残す方法
がある。
【０００４】
【発明が解決しようとする課題】しかしながら、トンネ
ル酸化膜の絶縁耐圧は、最も膜厚の薄いところできまる
ため、その電流経路の特定が難しく、特性の不安定要因
となっていた。すなわち、図８で示した従来技術では、
フローティングゲート（１３）とコントロールゲート
（１５）に挟まれた、フローティングゲート（１３）の
上部、及び側壁部の最も膜厚の薄くなったところが電流
経路となるため、特定できない欠点がある。また、図９
及び、図１０及び、図１１で示した従来技術でも、フロ
ーティングゲート（１３）の側壁部の上部の中の最も膜
厚の薄くなったところが電流経路となる。図９及び、図
１０及び、図１１で示した従来技術で、各々の絶縁膜を
十分に厚くし、フローティングゲート（１３）の側壁部
を覆いつくすようにすると、その先端部の膜厚のバラツ
キにより、より激しい絶縁耐圧のバラツキを生じるた
め、実用的ではない。
ル酸化膜の絶縁耐圧は、最も膜厚の薄いところできまる
ため、その電流経路の特定が難しく、特性の不安定要因
となっていた。すなわち、図８で示した従来技術では、
フローティングゲート（１３）とコントロールゲート
（１５）に挟まれた、フローティングゲート（１３）の
上部、及び側壁部の最も膜厚の薄くなったところが電流
経路となるため、特定できない欠点がある。また、図９
及び、図１０及び、図１１で示した従来技術でも、フロ
ーティングゲート（１３）の側壁部の上部の中の最も膜
厚の薄くなったところが電流経路となる。図９及び、図
１０及び、図１１で示した従来技術で、各々の絶縁膜を
十分に厚くし、フローティングゲート（１３）の側壁部
を覆いつくすようにすると、その先端部の膜厚のバラツ
キにより、より激しい絶縁耐圧のバラツキを生じるた
め、実用的ではない。
【０００５】そこで、本発明では、均一に、かつ、制御
性よく、再現性よく、酸化膜の膜厚を変化させることに
より、絶縁耐圧の絶対値及び、電流経路を特定すること
を課題とする。
性よく、再現性よく、酸化膜の膜厚を変化させることに
より、絶縁耐圧の絶対値及び、電流経路を特定すること
を課題とする。
【０００６】
【課題を解決するための手段】この課題を解決するため
に、本発明の半導体記録装置の製造方法は、半導体基板
上に、カップリング酸化膜を形成し、フローティングゲ
ートを形成し、パターニングする工程と、トンネル酸化
膜を熱酸化と絶縁膜のＣＶＤにより形成する工程と、コ
ントロールゲートを形成しパターニングする工程と、ド
レインとソースを形成する工程を含むことを特徴とす
る。
に、本発明の半導体記録装置の製造方法は、半導体基板
上に、カップリング酸化膜を形成し、フローティングゲ
ートを形成し、パターニングする工程と、トンネル酸化
膜を熱酸化と絶縁膜のＣＶＤにより形成する工程と、コ
ントロールゲートを形成しパターニングする工程と、ド
レインとソースを形成する工程を含むことを特徴とす
る。
【０００７】また、本発明は、半導体基板上に、カップ
リング酸化膜を形成し、フローティングゲートを形成
し、選択酸化用ＳｉＮをパターニングして全面酸化する
事により、フローティングゲート上に、選択酸化膜を形
成し、その選択酸化膜をマスクとしてフローティングゲ
ートをパターニングする工程と、トンネル酸化膜を熱酸
化と絶縁膜のＣＶＤにより形成する工程と、コントロー
ルゲートを形成しパターニングする工程と、ドレインと
ソースを形成する工程を含むことを特徴とする。
リング酸化膜を形成し、フローティングゲートを形成
し、選択酸化用ＳｉＮをパターニングして全面酸化する
事により、フローティングゲート上に、選択酸化膜を形
成し、その選択酸化膜をマスクとしてフローティングゲ
ートをパターニングする工程と、トンネル酸化膜を熱酸
化と絶縁膜のＣＶＤにより形成する工程と、コントロー
ルゲートを形成しパターニングする工程と、ドレインと
ソースを形成する工程を含むことを特徴とする。
【０００８】また、本発明は、フローティングゲート
を、低温酸化する事により、フローティングゲートの端
部及び、尖端部のトンネル酸化膜の厚さを薄くすること
を特徴とする。
を、低温酸化する事により、フローティングゲートの端
部及び、尖端部のトンネル酸化膜の厚さを薄くすること
を特徴とする。
【０００９】また、本発明は、フローティングゲート
を、高圧酸化する事により、フローティングゲートの端
部及び、尖端部のトンネル酸化膜の厚さを薄くすること
を特徴とする。
を、高圧酸化する事により、フローティングゲートの端
部及び、尖端部のトンネル酸化膜の厚さを薄くすること
を特徴とする。
【００１０】また、本発明は、フローティングゲート
を、高圧低温酸化する事により、フローティングゲート
の端部及び、尖端部のトンネル酸化膜の厚さを薄くする
ことを特徴とする。
を、高圧低温酸化する事により、フローティングゲート
の端部及び、尖端部のトンネル酸化膜の厚さを薄くする
ことを特徴とする。
【００１１】また、本発明は、トンネル酸化膜形成方法
を用いて、ＦＮトンネル電流による、読み込み書き込み
を行うことを特徴とする。
を用いて、ＦＮトンネル電流による、読み込み書き込み
を行うことを特徴とする。
【００１２】
【作用】本発明の半導体記憶装置の製造方法によれば、
熱酸化によるトンネル酸化膜形成を、９００℃以下の低
温または、２気圧以上の高圧、または、その組み合わせ
により形成するため、フローティングゲートの平面部で
の酸化膜厚と、尖鋭となる部分での酸化膜厚が、酸化時
の粘性流動により異なっているため、余計な工程を増や
すことなく、トンネル酸化膜の最薄部を決定できるた
め、絶縁耐圧の制御、電流経路の特定が容易に行える。
従って、製造プロセスの増加によるコストや、歩留まり
の低下が起きない。
熱酸化によるトンネル酸化膜形成を、９００℃以下の低
温または、２気圧以上の高圧、または、その組み合わせ
により形成するため、フローティングゲートの平面部で
の酸化膜厚と、尖鋭となる部分での酸化膜厚が、酸化時
の粘性流動により異なっているため、余計な工程を増や
すことなく、トンネル酸化膜の最薄部を決定できるた
め、絶縁耐圧の制御、電流経路の特定が容易に行える。
従って、製造プロセスの増加によるコストや、歩留まり
の低下が起きない。
【００１３】
【発明の実施の形態】本発明の半導体記憶装置の第一の
実施例を図１２〜図２５を用いて説明する。図１２〜図
２５は、本発明の製造方法を示す、工程断面図である。
本実施例では、半導体基板（１１）は、Ｐ型の単結晶Ｓ
ｉを使用しているが、他の半導体基板を用いても良い。
実施例を図１２〜図２５を用いて説明する。図１２〜図
２５は、本発明の製造方法を示す、工程断面図である。
本実施例では、半導体基板（１１）は、Ｐ型の単結晶Ｓ
ｉを使用しているが、他の半導体基板を用いても良い。
【００１４】また、本実施例では、半導体基板（１１）
上に直接記憶装置を形成しているが、Ｐ型もしくはＮ型
の拡散層上に形成しても同じ効果が得られる。まず、図
１２に示すように、半導体基板（１１）上に熱酸化によ
り、カップリング酸化膜（１２）を形成する。カップリ
ング酸化膜は、隣接する、ソース（１７）、ドレイン
（１６）間に電流が流れた時に、加速された電子をフロ
ーティングゲート（１３）に注入し、保持する目的で形
成される。従って、その膜厚は、３０〜１５０Åとな
る。次に、図１３に示すように、フロティングゲート
（１３）をＣＶＤ法によりデポジションする。本実施例
では、Ｐｏｌｙ−Ｓｉを使用している。また、フローテ
ィングゲート（１３）の抵抗値を制御する必要があれ
ば、不純物を含んだものを成膜しても良いし、または、
熱拡散法、イオン注入法により、不純物を注入しても良
い。次に、図１４に示すように、写真製版工程を行っ
て、所望の領域にのみ、フローティングゲート（１３）
を残すように、エッチングを行う。また、第二のフロー
ティングゲート（１３）の製造方法を図１５及び図１６
及び図１７及び図１８及び図１９を用いて説明する。図
１３に示したように、フローティングゲート（１３）を
形成後、図１５に示すように、選択酸化用ＳｉＮ（１
９）をＣＶＤ法により形成する。その後、写真製版工程
により、図１６に示すように、フローティングゲート
（１３）を形成したい領域のみ開孔し、エッチング工程
により、選択酸化用ＳｉＮ（１９）を開孔する。その
後、図１７に示すように、熱酸化により開口部に選択酸
化膜（１８）を形成し、図１８に示すように、選択酸化
用ＳｉＮ（１９）を剥離し、図１９に示すように、選択
酸化膜（１８）をマスクとして、セルフアラインで、フ
ロティングゲート（１３）をパターニングする方法もあ
る。第一のフローティングゲートの製造方法を用いて、
フローティングゲート（１３）形成後の工程を説明す
る。図２０に示すように、熱酸化によるトンネル酸化膜
（２０）形成を、９００℃以下の低温、または、２気圧
以上の高圧、または、その組み合わせにより、酸化す
る。この場合、低温、高圧下での酸化では、粘性流動が
抑制されるため、平坦部での酸化膜厚に対して、端部で
は酸化されにくくなり、特に、尖鋭部ではほとんど酸化
されない。従って、図２１の拡大図に示すような酸化膜
が形成される。その後、図２２に示すように酸化膜ＣＶ
Ｄによるトンネル酸化膜（２１）を形成する。
上に直接記憶装置を形成しているが、Ｐ型もしくはＮ型
の拡散層上に形成しても同じ効果が得られる。まず、図
１２に示すように、半導体基板（１１）上に熱酸化によ
り、カップリング酸化膜（１２）を形成する。カップリ
ング酸化膜は、隣接する、ソース（１７）、ドレイン
（１６）間に電流が流れた時に、加速された電子をフロ
ーティングゲート（１３）に注入し、保持する目的で形
成される。従って、その膜厚は、３０〜１５０Åとな
る。次に、図１３に示すように、フロティングゲート
（１３）をＣＶＤ法によりデポジションする。本実施例
では、Ｐｏｌｙ−Ｓｉを使用している。また、フローテ
ィングゲート（１３）の抵抗値を制御する必要があれ
ば、不純物を含んだものを成膜しても良いし、または、
熱拡散法、イオン注入法により、不純物を注入しても良
い。次に、図１４に示すように、写真製版工程を行っ
て、所望の領域にのみ、フローティングゲート（１３）
を残すように、エッチングを行う。また、第二のフロー
ティングゲート（１３）の製造方法を図１５及び図１６
及び図１７及び図１８及び図１９を用いて説明する。図
１３に示したように、フローティングゲート（１３）を
形成後、図１５に示すように、選択酸化用ＳｉＮ（１
９）をＣＶＤ法により形成する。その後、写真製版工程
により、図１６に示すように、フローティングゲート
（１３）を形成したい領域のみ開孔し、エッチング工程
により、選択酸化用ＳｉＮ（１９）を開孔する。その
後、図１７に示すように、熱酸化により開口部に選択酸
化膜（１８）を形成し、図１８に示すように、選択酸化
用ＳｉＮ（１９）を剥離し、図１９に示すように、選択
酸化膜（１８）をマスクとして、セルフアラインで、フ
ロティングゲート（１３）をパターニングする方法もあ
る。第一のフローティングゲートの製造方法を用いて、
フローティングゲート（１３）形成後の工程を説明す
る。図２０に示すように、熱酸化によるトンネル酸化膜
（２０）形成を、９００℃以下の低温、または、２気圧
以上の高圧、または、その組み合わせにより、酸化す
る。この場合、低温、高圧下での酸化では、粘性流動が
抑制されるため、平坦部での酸化膜厚に対して、端部で
は酸化されにくくなり、特に、尖鋭部ではほとんど酸化
されない。従って、図２１の拡大図に示すような酸化膜
が形成される。その後、図２２に示すように酸化膜ＣＶ
Ｄによるトンネル酸化膜（２１）を形成する。
【００１５】本実施例では、酸化膜ＣＶＤを用いている
が、窒化膜ＣＶＤ、及び酸窒化膜を用いても同様であ
る。また、本実施例では、熱酸化によるトンネル酸化膜
（２０）形成後に、酸化膜ＣＶＤによるトンネル酸化膜
（２１）を形成しているが、工程順を入れ換えたり、繰
り返し行うことによっても同様の効果が得られることは
言うまでもない。次に、図２３に示すようにコントロー
ルゲート（１５）を形成する。本実施例では、コントロ
ールゲート材料として、Ｐｏｌｙ−Ｓｉを用いている
が、ポリサイドや、サリサイド、または、他の半導体材
料を用いても同様の効果が得られる。次に、図２４に示
すように、写真製版工程により、所望の領域に、コント
ロールゲート（１５）をパターニングする。その後、図
２５に示すように、ソース（１７）及びドレイン（１
６）を形成し、必要に応じて、配線を行うことで、半導
体記憶装置を製造する。
が、窒化膜ＣＶＤ、及び酸窒化膜を用いても同様であ
る。また、本実施例では、熱酸化によるトンネル酸化膜
（２０）形成後に、酸化膜ＣＶＤによるトンネル酸化膜
（２１）を形成しているが、工程順を入れ換えたり、繰
り返し行うことによっても同様の効果が得られることは
言うまでもない。次に、図２３に示すようにコントロー
ルゲート（１５）を形成する。本実施例では、コントロ
ールゲート材料として、Ｐｏｌｙ−Ｓｉを用いている
が、ポリサイドや、サリサイド、または、他の半導体材
料を用いても同様の効果が得られる。次に、図２４に示
すように、写真製版工程により、所望の領域に、コント
ロールゲート（１５）をパターニングする。その後、図
２５に示すように、ソース（１７）及びドレイン（１
６）を形成し、必要に応じて、配線を行うことで、半導
体記憶装置を製造する。
【００１６】
【発明の効果】本発明においては、トンネル酸化膜を、
熱酸化によるトンネル酸化膜と、酸化膜ＣＶＤによるト
ンネル酸化膜の積層構造とし、熱酸化によるトンネル酸
化膜形成を、９００℃以下の低温、または、２気圧以上
の高圧、または、その組み合わせで行うことにより、フ
ローティングゲートの尖鋭部の酸化を抑制することがで
き、尖鋭部を、コントロールゲート間の膜厚を、他の側
壁部、平面部より薄くすることができる。また、この形
状を得るために、工程の追加は一切ない。フローティン
グゲートの尖鋭部のトンネル酸化膜を局所的に薄くした
構造を、制御性再現性よく製造することで、トンネル酸
化膜の絶縁耐圧を制御できる。また、尖鋭部のトンネル
酸化膜厚が最も薄くなるために、トンネル電流の電流経
路を、フローティングゲートの尖鋭部とコントロールゲ
ートの間に限定することが可能となる。従って、本発明
により、半導体記憶装置において、情報の書き込み、読
み出し、消去を行う際の、誤動作、バラツキを防ぐこと
が可能となる。
熱酸化によるトンネル酸化膜と、酸化膜ＣＶＤによるト
ンネル酸化膜の積層構造とし、熱酸化によるトンネル酸
化膜形成を、９００℃以下の低温、または、２気圧以上
の高圧、または、その組み合わせで行うことにより、フ
ローティングゲートの尖鋭部の酸化を抑制することがで
き、尖鋭部を、コントロールゲート間の膜厚を、他の側
壁部、平面部より薄くすることができる。また、この形
状を得るために、工程の追加は一切ない。フローティン
グゲートの尖鋭部のトンネル酸化膜を局所的に薄くした
構造を、制御性再現性よく製造することで、トンネル酸
化膜の絶縁耐圧を制御できる。また、尖鋭部のトンネル
酸化膜厚が最も薄くなるために、トンネル電流の電流経
路を、フローティングゲートの尖鋭部とコントロールゲ
ートの間に限定することが可能となる。従って、本発明
により、半導体記憶装置において、情報の書き込み、読
み出し、消去を行う際の、誤動作、バラツキを防ぐこと
が可能となる。
【図１】本発明の請求範囲に関わる構造を示す、断面構
造図。
造図。
【図２】本発明の請求範囲に関わる構造を示し、選択酸
化膜を使用した場合の断面構造図。
化膜を使用した場合の断面構造図。
【図３】従来技術による製造方法を示す、構造断面図。
【図４】従来技術による製造方法を示す、構造断面図。
【図５】従来技術による製造方法を示す、構造断面図。
【図６】従来技術による製造方法を示す、構造断面図。
【図７】従来技術による製造方法を示す、構造断面図。
【図８】従来技術による製造方法を示す、構造断面図。
【図９】従来技術の改善に関する技術の構造を示す、断
面図。
面図。
【図１０】従来技術の改善に関する技術の構造を示す、
断面図。
断面図。
【図１１】従来技術の改善に関する技術の構造を示す、
断面図。
断面図。
【図１２】本発明の製造方法を表す、断面構造図。
【図１３】本発明の製造方法を表す、断面構造図。
【図１４】本発明の製造方法を表す、断面構造図。
【図１５】本発明の製造方法を表す、断面構造図。
【図１６】本発明の製造方法を表す、断面構造図。
【図１７】本発明の製造方法を表す、断面構造図。
【図１８】本発明の製造方法を表す、断面構造図。
【図１９】本発明の製造方法を表す、断面構造図。
【図２０】本発明の製造方法を表す、断面構造図。
【図２１】本発明の製造方法を表す、断面構造図。
【図２２】本発明の製造方法を表す、断面構造図。
【図２３】本発明の製造方法を表す、断面構造図。
【図２４】本発明の製造方法を表す、断面構造図。
【図２５】本発明の製造方法を表す、断面構造図。
１１ 半導体基板 １２ カップリング酸化膜 １３ フローティングゲート １４ トンネル酸化膜 １５ コントロールゲート １６ ドレイン １７ ソース １８ 選択酸化膜 １９ 選択酸化用ＳｉＮ ２０ 熱酸化によるトンネル酸化膜 ２１ 酸化膜ＣＶＤによるトンネル酸化膜 ２２ ＳｉＮ ２３ ＳＯＧ ２４ Ｐｏｌｙ−Ｓｉ酸化膜
Claims (6)
- 【請求項１】半導体基板上に、カップリング酸化膜を形
成し、フローティングゲートを形成し、パターニングす
る工程と、トンネル酸化膜を熱酸化と絶縁膜のＣＶＤに
より形成する工程と、コントロールゲートを形成しパタ
ーニングする工程と、ドレインとソースを形成する工程
を含むことを特徴とする、半導体記憶装置の製造方法。 - 【請求項２】半導体基板上に、カップリング酸化膜を形
成し、フローティングゲートを形成し、選択酸化用Ｓｉ
Ｎをパターニングして全面酸化する事により、フローテ
ィングゲート上に、選択酸化膜を形成し、その選択酸化
膜をマスクとしてフローティングゲートをパターニング
する工程と、トンネル酸化膜を熱酸化と絶縁膜のＣＶＤ
により形成する工程と、コントロールゲートを形成しパ
ターニングする工程と、ドレインとソースを形成する工
程を含むことを特徴とする、半導体記憶装置の製造方
法。 - 【請求項３】フローティングゲートを、低温酸化する事
により、フローティングゲートの端部及び、尖端部のト
ンネル酸化膜の厚さを薄くすることを特徴とする、半導
体記憶装置の製造方法。 - 【請求項４】フローティングゲートを、高圧酸化する事
により、フローティングゲートの端部及び、尖端部のト
ンネル酸化膜の厚さを薄くすることを特徴とする、半導
体記憶装置の製造方法。 - 【請求項５】フローティングゲートを、高圧低温酸化す
る事により、フローティングゲートの端部及び、尖端部
のトンネル酸化膜の厚さを薄くすることを特徴とする、
半導体記憶装置の製造方法。 - 【請求項６】請求項３または、請求項４または、請求項
５記載ののトンネル酸化膜形成方法を用いて、ＦＮトン
ネル電流による、読み込み書き込みを行う、半導体記憶
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9215339A JPH1167936A (ja) | 1997-08-08 | 1997-08-08 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9215339A JPH1167936A (ja) | 1997-08-08 | 1997-08-08 | 半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1167936A true JPH1167936A (ja) | 1999-03-09 |
Family
ID=16670669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9215339A Withdrawn JPH1167936A (ja) | 1997-08-08 | 1997-08-08 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1167936A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100548099B1 (ko) * | 2001-10-18 | 2006-02-02 | 산요덴키가부시키가이샤 | 반도체 메모리 |
| US7118969B2 (en) | 2003-02-28 | 2006-10-10 | Samsung Electronics Co., Ltd. | Method of manufacturing a floating gate and method of manufacturing a non-volatile semiconductor memory device comprising the same |
| KR100836766B1 (ko) | 2007-01-22 | 2008-06-10 | 삼성전자주식회사 | 고전압 반도체 소자의 제조방법 및 이를 이용한 고전압반도체 소자 |
| JP2023504301A (ja) * | 2020-02-04 | 2023-02-02 | シリコン ストーリッジ テクノロージー インコーポレイテッド | 薄膜化されたトンネル酸化物を有するスプリットゲート型メモリセルを形成する方法 |
-
1997
- 1997-08-08 JP JP9215339A patent/JPH1167936A/ja not_active Withdrawn
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100548099B1 (ko) * | 2001-10-18 | 2006-02-02 | 산요덴키가부시키가이샤 | 반도체 메모리 |
| US7118969B2 (en) | 2003-02-28 | 2006-10-10 | Samsung Electronics Co., Ltd. | Method of manufacturing a floating gate and method of manufacturing a non-volatile semiconductor memory device comprising the same |
| KR100836766B1 (ko) | 2007-01-22 | 2008-06-10 | 삼성전자주식회사 | 고전압 반도체 소자의 제조방법 및 이를 이용한 고전압반도체 소자 |
| JP2023504301A (ja) * | 2020-02-04 | 2023-02-02 | シリコン ストーリッジ テクノロージー インコーポレイテッド | 薄膜化されたトンネル酸化物を有するスプリットゲート型メモリセルを形成する方法 |
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|---|---|---|---|
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| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040302 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20040430 |