JPH1154639A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
不揮発性半導体記憶装置及びその製造方法Info
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- JPH1154639A JPH1154639A JP9212124A JP21212497A JPH1154639A JP H1154639 A JPH1154639 A JP H1154639A JP 9212124 A JP9212124 A JP 9212124A JP 21212497 A JP21212497 A JP 21212497A JP H1154639 A JPH1154639 A JP H1154639A
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Abstract
(57)【要約】
【課題】 高速での読出可能で、良好な電荷保持特性及
び良好なディスターブ特性を持つ不揮発性半導体記憶装
置を実現する。 【解決手段】 スプリットゲート型フラッシュメモリに
おいて、選択トランジスタのゲート絶縁膜５を厚くする
ことなく、フローティングゲート６の側面上部の角の酸
化膜を厚くする。
び良好なディスターブ特性を持つ不揮発性半導体記憶装
置を実現する。 【解決手段】 スプリットゲート型フラッシュメモリに
おいて、選択トランジスタのゲート絶縁膜５を厚くする
ことなく、フローティングゲート６の側面上部の角の酸
化膜を厚くする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に電気的書込消去可能な不揮発性
半導体記憶装置及びその製造方法に関する。
の製造方法に関し、特に電気的書込消去可能な不揮発性
半導体記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】従来のフラッシュメモリを図１８と図１
９を用いて説明する。図１８は、従来のスプリットゲー
ト型フラッシュメモリの例を説明する断面図である（特
開平８−９７３０４号）。また、図１９は、従来のスタ
ック型フラッシュメモリの例を説明する図である（特開
平６−２８３７２１号）。スタック型フラッシュメモリ
が、もともと１個のトランジスタで１個のメモリセルを
構成しているのに対し、スプリットゲート型フラッシュ
メモリは、選択トランジスタ部とメモリセルトランジス
タ部との２個のトランジスタで構成されている。１は半
導体基板、２はフラッシュメモリセル部チャネル、４は
トンネル絶縁膜、５は選択ゲート絶縁膜、６はフローテ
ィングゲート、７は第１のポリ間絶縁膜、８は第２のポ
リ間絶縁膜、９はコントロールゲート、１０はドレイ
ン、１２は第３のシリコン酸化膜、１３は第１のシリコ
ン酸化膜、１７は第２のシリコン酸化膜、２０は第７の
シリコン酸化膜である。
９を用いて説明する。図１８は、従来のスプリットゲー
ト型フラッシュメモリの例を説明する断面図である（特
開平８−９７３０４号）。また、図１９は、従来のスタ
ック型フラッシュメモリの例を説明する図である（特開
平６−２８３７２１号）。スタック型フラッシュメモリ
が、もともと１個のトランジスタで１個のメモリセルを
構成しているのに対し、スプリットゲート型フラッシュ
メモリは、選択トランジスタ部とメモリセルトランジス
タ部との２個のトランジスタで構成されている。１は半
導体基板、２はフラッシュメモリセル部チャネル、４は
トンネル絶縁膜、５は選択ゲート絶縁膜、６はフローテ
ィングゲート、７は第１のポリ間絶縁膜、８は第２のポ
リ間絶縁膜、９はコントロールゲート、１０はドレイ
ン、１２は第３のシリコン酸化膜、１３は第１のシリコ
ン酸化膜、１７は第２のシリコン酸化膜、２０は第７の
シリコン酸化膜である。
【０００３】スプリットゲート型フラッシュメモリの利
点は、低レベル側のしきい値が選択トランジスタによっ
て決まっているという点にある。これにより、スプリッ
トゲート型フラッシュメモリは、スタック型フラッシュ
メモリのしきい値ばらつきに比べ、低レベル側のしきい
値ばらつきをかなり小さく抑えることができ、読み出し
電圧を容易に下げることができる。また、スプリットゲ
ート型フラッシュメモリでは、メモリセル部のしきい値
を十分ディプレッションになるように下げられるので、
セルサイズに対してオン電流を稼ぐことができ、高速で
の読出しを実現できる。
点は、低レベル側のしきい値が選択トランジスタによっ
て決まっているという点にある。これにより、スプリッ
トゲート型フラッシュメモリは、スタック型フラッシュ
メモリのしきい値ばらつきに比べ、低レベル側のしきい
値ばらつきをかなり小さく抑えることができ、読み出し
電圧を容易に下げることができる。また、スプリットゲ
ート型フラッシュメモリでは、メモリセル部のしきい値
を十分ディプレッションになるように下げられるので、
セルサイズに対してオン電流を稼ぐことができ、高速で
の読出しを実現できる。
【０００４】スプリットゲート型フラッシュメモリは、
スタック型フラッシュメモリと異なり、フローティング
ゲート６とコントロールゲート９間の絶縁膜が２種類使
用される。スプリットゲート型フラッシュメモリは図１
８に示すように、フローティングゲート６の上面にはＯ
ＮＯ膜（シリコン酸化膜、シリコン窒化膜、シリコン酸
化膜の３層構造）、フローティングゲート６の側面には
シリコン酸化膜が形成される。これは、フローティング
ゲート６の側面をＯＮＯ膜にすると、選択トランジスタ
のゲート絶縁膜５も同時にＯＮＯ膜となってしまい、書
込消去を繰り返すうちに、選択トランジスタのゲート絶
縁膜５に電子がトラップされ、特性変動を起こすのを防
止するためである。
スタック型フラッシュメモリと異なり、フローティング
ゲート６とコントロールゲート９間の絶縁膜が２種類使
用される。スプリットゲート型フラッシュメモリは図１
８に示すように、フローティングゲート６の上面にはＯ
ＮＯ膜（シリコン酸化膜、シリコン窒化膜、シリコン酸
化膜の３層構造）、フローティングゲート６の側面には
シリコン酸化膜が形成される。これは、フローティング
ゲート６の側面をＯＮＯ膜にすると、選択トランジスタ
のゲート絶縁膜５も同時にＯＮＯ膜となってしまい、書
込消去を繰り返すうちに、選択トランジスタのゲート絶
縁膜５に電子がトラップされ、特性変動を起こすのを防
止するためである。
【０００５】次に、従来のスプリットゲート型フラッシ
ュメモリの製造方法を、図２０〜図２４を用いて説明す
る。図２０に示すように、第１導電型の半導体基板１に
素子分離領域（図示しない）を形成した後、約３０ｎｍ
の第６のシリコン酸化膜１８と、約３００ｎｍの第２の
シリコン酸化膜１９を形成する。次に第２のシリコン窒
化膜１９を第１のチャネル２及び第２のチャネル３とな
る領域上にのみ残してパターニングし、第２のシリコン
窒化膜１９をマスクに砒素を注入してソース１１及びド
レイン１０を形成する。
ュメモリの製造方法を、図２０〜図２４を用いて説明す
る。図２０に示すように、第１導電型の半導体基板１に
素子分離領域（図示しない）を形成した後、約３０ｎｍ
の第６のシリコン酸化膜１８と、約３００ｎｍの第２の
シリコン酸化膜１９を形成する。次に第２のシリコン窒
化膜１９を第１のチャネル２及び第２のチャネル３とな
る領域上にのみ残してパターニングし、第２のシリコン
窒化膜１９をマスクに砒素を注入してソース１１及びド
レイン１０を形成する。
【０００６】次に図２１に示すように、熱酸化により、
ソース１１及びドレイン１０上に約１００ｎｍの第７の
シリコン酸化膜２０を形成した後、第２のシリコン窒化
膜１９及び第６のシリコン酸化膜１８を除去する。
ソース１１及びドレイン１０上に約１００ｎｍの第７の
シリコン酸化膜２０を形成した後、第２のシリコン窒化
膜１９及び第６のシリコン酸化膜１８を除去する。
【０００７】次に図２２に示すように、トンネル酸化膜
となる第１のシリコン酸化膜４及びフローティングゲー
トとなる第１の導電層６及びＯＮＯ構造の第１のポリ間
絶縁膜７を形成し、第１のポリ間絶縁膜７及び第１の導
電層６を同時にパターニングし、第１のチャネル領域２
上にのみ残るようにする。次に、第１の導電層６の側面
及び前記第２のチャネル３を熱酸化する。
となる第１のシリコン酸化膜４及びフローティングゲー
トとなる第１の導電層６及びＯＮＯ構造の第１のポリ間
絶縁膜７を形成し、第１のポリ間絶縁膜７及び第１の導
電層６を同時にパターニングし、第１のチャネル領域２
上にのみ残るようにする。次に、第１の導電層６の側面
及び前記第２のチャネル３を熱酸化する。
【０００８】次に図２３に示すように、コントロールゲ
ートとなる第２の導電層９を形成し、第１の導電層６及
び第１のポリ間絶縁膜７及び第２の導電層９を同時にエ
ッチングし、コントロールゲート９及びフローティング
ゲート６を形成する。
ートとなる第２の導電層９を形成し、第１の導電層６及
び第１のポリ間絶縁膜７及び第２の導電層９を同時にエ
ッチングし、コントロールゲート９及びフローティング
ゲート６を形成する。
【０００９】
【発明が解決しようとする課題】しかしながら、上述し
た従来のスプリットゲート型のフラッシュメモリでは、
ＯＮＯ膜７と第１の導電層６をエッチングした後の、第
１の導電層６の側面の酸化の際に、第１の導電層６の上
部が窒化膜で覆われている。この状態で酸化すると、図
２４（図１８のフローティングゲート上部の角を示す拡
大図）のように、第１の導電層６の端の角は、シリコン
酸化膜が薄くなり、かつ、鋭角に尖る。しかも、この角
の近くにＯＮＯ膜７とシリコン酸化膜８の境界があるた
め、フローティングゲート６からのリークが増大し、電
荷保持やディスターブ特性が劣化するという問題があ
る。
た従来のスプリットゲート型のフラッシュメモリでは、
ＯＮＯ膜７と第１の導電層６をエッチングした後の、第
１の導電層６の側面の酸化の際に、第１の導電層６の上
部が窒化膜で覆われている。この状態で酸化すると、図
２４（図１８のフローティングゲート上部の角を示す拡
大図）のように、第１の導電層６の端の角は、シリコン
酸化膜が薄くなり、かつ、鋭角に尖る。しかも、この角
の近くにＯＮＯ膜７とシリコン酸化膜８の境界があるた
め、フローティングゲート６からのリークが増大し、電
荷保持やディスターブ特性が劣化するという問題があ
る。
【００１０】従来のスプリットゲート型フラッシュメモ
リでは、上述した問題を解決するために、フローティン
グゲート６の側面のシリコン酸化膜を厚く形成し、フロ
ーティングゲート６の上端の角の部分でも、十分な膜厚
になるようにしなければならなかった。
リでは、上述した問題を解決するために、フローティン
グゲート６の側面のシリコン酸化膜を厚く形成し、フロ
ーティングゲート６の上端の角の部分でも、十分な膜厚
になるようにしなければならなかった。
【００１１】しかし、フローティングゲート６の側面に
形成するシリコン酸化膜を厚くすると、フローティング
ゲート６からのリークは抑えられるが、同時に形成され
る選択トランジスタのゲート酸化膜５が厚くなり、オン
電流の低下を招いてしまうという問題があった。
形成するシリコン酸化膜を厚くすると、フローティング
ゲート６からのリークは抑えられるが、同時に形成され
る選択トランジスタのゲート酸化膜５が厚くなり、オン
電流の低下を招いてしまうという問題があった。
【００１２】本発明の目的は、高速での読出可能で、良
好な電荷保持特性及び良好なディスターブ特性を実現し
た不揮発性半導体記憶装置とその製造方法を提供するこ
とにある。
好な電荷保持特性及び良好なディスターブ特性を実現し
た不揮発性半導体記憶装置とその製造方法を提供するこ
とにある。
【００１３】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る不揮発性半導体記憶装置は、第１導電
型の半導体基板の主表面上に形成された、第２導電型の
ソース及びドレインと、前記ソース及び前記ドレインの
間に形成された第１のチャネル領域及び第２のチャネル
領域と、前記第１のチャネル領域上に形成されたトンネ
ル絶縁膜と、前記トンネル絶縁膜上に形成されたフロー
ティングゲートと、前記フローティングゲート上に形成
された第１のポリ間絶縁膜と、前記フローティングゲー
トの側面の一部に形成された第２のポリ間絶縁膜と、前
記第２のチャネル領域上に形成された選択ゲート絶縁膜
と、前記第１のポリ間絶縁膜及び前記第２のポリ間絶縁
膜及び前記選択ゲート絶縁膜に渡って形成されたコント
ロールゲートとを有し、前記第１のポリ間絶縁膜は、シ
リコン酸化膜及びシリコン窒化膜及びシリコン酸化膜の
３層構造であり、前記第２のポリ間絶縁膜は、前記第１
のポリ間絶縁膜と前記フローティングゲートの角で接し
ており、前記角における前記第２の絶縁膜の厚さは、前
記選択ゲート絶縁膜と同じ、もしくは前記選択ゲート絶
縁膜よりも厚くしたものである。
め、本発明に係る不揮発性半導体記憶装置は、第１導電
型の半導体基板の主表面上に形成された、第２導電型の
ソース及びドレインと、前記ソース及び前記ドレインの
間に形成された第１のチャネル領域及び第２のチャネル
領域と、前記第１のチャネル領域上に形成されたトンネ
ル絶縁膜と、前記トンネル絶縁膜上に形成されたフロー
ティングゲートと、前記フローティングゲート上に形成
された第１のポリ間絶縁膜と、前記フローティングゲー
トの側面の一部に形成された第２のポリ間絶縁膜と、前
記第２のチャネル領域上に形成された選択ゲート絶縁膜
と、前記第１のポリ間絶縁膜及び前記第２のポリ間絶縁
膜及び前記選択ゲート絶縁膜に渡って形成されたコント
ロールゲートとを有し、前記第１のポリ間絶縁膜は、シ
リコン酸化膜及びシリコン窒化膜及びシリコン酸化膜の
３層構造であり、前記第２のポリ間絶縁膜は、前記第１
のポリ間絶縁膜と前記フローティングゲートの角で接し
ており、前記角における前記第２の絶縁膜の厚さは、前
記選択ゲート絶縁膜と同じ、もしくは前記選択ゲート絶
縁膜よりも厚くしたものである。
【００１４】また前記フローティングゲートへのリンの
注入量は、３Ｅ１５／ｃｍ2以上である。
注入量は、３Ｅ１５／ｃｍ2以上である。
【００１５】また本発明に係る不揮発性半導体記憶装置
は、第１導電型の半導体基板の主表面上に形成された、
第２導電型のソース及びドレインと、前記ソース及び前
記ドレインの間に形成された第１のチャネル領域及び第
２のチャネル領域と、前記第１のチャネル領域上に形成
されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成
されたフローティングゲートと、前記フローティングゲ
ートの上面の一部に形成された第１のポリ間絶縁膜と、
前記フローティングゲートの上面の一部及び前記フロー
ティングゲートの側面の一部に形成された第２のポリ間
絶縁膜と、前記第２のチャネル領域上に形成された選択
ゲート絶縁膜と、前記第１のポリ間絶縁膜及び前記第２
のポリ間絶縁膜及び前記選択ゲート絶縁膜に渡って形成
されたコントロールゲートとを有し、前記第１のポリ間
絶縁膜は、シリコン酸化膜及びシリコン窒化膜及びシリ
コン酸化膜の３層構造であり、前記第１のポリ間絶縁膜
は、前記第２のポリ間絶縁膜と前記フローティングゲー
トの上面で接したものである。
は、第１導電型の半導体基板の主表面上に形成された、
第２導電型のソース及びドレインと、前記ソース及び前
記ドレインの間に形成された第１のチャネル領域及び第
２のチャネル領域と、前記第１のチャネル領域上に形成
されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成
されたフローティングゲートと、前記フローティングゲ
ートの上面の一部に形成された第１のポリ間絶縁膜と、
前記フローティングゲートの上面の一部及び前記フロー
ティングゲートの側面の一部に形成された第２のポリ間
絶縁膜と、前記第２のチャネル領域上に形成された選択
ゲート絶縁膜と、前記第１のポリ間絶縁膜及び前記第２
のポリ間絶縁膜及び前記選択ゲート絶縁膜に渡って形成
されたコントロールゲートとを有し、前記第１のポリ間
絶縁膜は、シリコン酸化膜及びシリコン窒化膜及びシリ
コン酸化膜の３層構造であり、前記第１のポリ間絶縁膜
は、前記第２のポリ間絶縁膜と前記フローティングゲー
トの上面で接したものである。
【００１６】また前記フローティングゲートにおける第
１の側面及び第２の側面及び第３の側面は、前記第２の
ポリ間絶縁膜を介してコントロールゲートに覆われてお
り、前記フローティングゲートにおける第４の側面はコ
ントロールゲートに覆われておらず、前記フローティン
グゲートの上面において、前記フローティングゲートの
前記第１の側面及び前記第２の側面及び前記第３の側面
に接する端部は、前記第２のポリ間絶縁膜で覆われてお
り、前記第１のポリ間絶縁膜は、前記第２のポリ間絶縁
膜と前記フローティングゲートの上面で接するものであ
る。
１の側面及び第２の側面及び第３の側面は、前記第２の
ポリ間絶縁膜を介してコントロールゲートに覆われてお
り、前記フローティングゲートにおける第４の側面はコ
ントロールゲートに覆われておらず、前記フローティン
グゲートの上面において、前記フローティングゲートの
前記第１の側面及び前記第２の側面及び前記第３の側面
に接する端部は、前記第２のポリ間絶縁膜で覆われてお
り、前記第１のポリ間絶縁膜は、前記第２のポリ間絶縁
膜と前記フローティングゲートの上面で接するものであ
る。
【００１７】また本発明に係る不揮発性半導体記憶装置
の製造方法は、第１導電型の半導体基板の主表面上にト
ンネル絶縁膜を形成する工程と、前記トンネル絶縁膜上
にフローティングゲートとなる第１の導電層を形成する
工程と、前記第１の導電層に３Ｅ１５／ｃｍ2以上のリ
ンを注入する工程と、前記第１の導電層上に第１のポリ
間絶縁膜を形成する工程と、前記第１のポリ間絶縁膜及
び前記第１の導電層をパターニングする工程と、前記第
１の導電層の側面に第２のポリ間絶縁膜を形成する工程
と、第２のチャネル領域上に選択ゲート絶縁膜を形成す
る工程と、前記選択ゲート絶縁膜及び前記第１のポリ間
絶縁膜上に、コントロールゲートとなる第２の導電層を
形成する工程と、前記第２の導電層及び前記第１のポリ
間絶縁膜及び前記第１の導電層をパターニングして、前
記フローティングゲート及び前記コントロールゲートを
形成する工程とを有するものである。
の製造方法は、第１導電型の半導体基板の主表面上にト
ンネル絶縁膜を形成する工程と、前記トンネル絶縁膜上
にフローティングゲートとなる第１の導電層を形成する
工程と、前記第１の導電層に３Ｅ１５／ｃｍ2以上のリ
ンを注入する工程と、前記第１の導電層上に第１のポリ
間絶縁膜を形成する工程と、前記第１のポリ間絶縁膜及
び前記第１の導電層をパターニングする工程と、前記第
１の導電層の側面に第２のポリ間絶縁膜を形成する工程
と、第２のチャネル領域上に選択ゲート絶縁膜を形成す
る工程と、前記選択ゲート絶縁膜及び前記第１のポリ間
絶縁膜上に、コントロールゲートとなる第２の導電層を
形成する工程と、前記第２の導電層及び前記第１のポリ
間絶縁膜及び前記第１の導電層をパターニングして、前
記フローティングゲート及び前記コントロールゲートを
形成する工程とを有するものである。
【００１８】また本発明に係る不揮発性半導体記憶装置
の製造方法は、第１導電型の半導体基板の主表面上にト
ンネル絶縁膜を形成する工程と、前記トンネル絶縁膜上
にフローティングゲートとなる第１の導電層を形成する
工程と、前記第１の導電層上に、第３のシリコン酸化膜
及び第１のシリコン窒化膜及び第３の導電層を順に形成
する工程と、前記第３のシリコン酸化膜及び、前記第１
のシリコン窒化膜及び、前記第３のの導電層をパターニ
ングする工程と、前記第３のシリコン酸化膜の側面及
び、前記第１のシリコン窒化膜の側面及び、前記第３の
導電層の側面に、第４のシリコン酸化膜からなる側壁を
形成する工程と、前記側壁をマスクにして前記第１の導
電層及び前記第３の導電層をエッチングする工程と、前
記側壁を除去する工程と、第２のチャネル領域上に選択
ゲート絶縁膜を形成する工程と、前記第１の導電層の側
面及び前記第１の導電層の上面の一部に第２のポリ間絶
縁膜を形成する工程と、前記第１の導電層上に第１のポ
リ間絶縁膜を形成する工程と、前記第３のシリコン酸化
膜上にコントロールゲートとなる第２の導電層を形成す
る工程と、前記第２の導電層及び前記第１のポリ間絶縁
膜及び前記第１の導電層をパターニングして、前記フロ
ーティングゲート及び前記コントロールゲートを形成す
る工程とを有するものである。
の製造方法は、第１導電型の半導体基板の主表面上にト
ンネル絶縁膜を形成する工程と、前記トンネル絶縁膜上
にフローティングゲートとなる第１の導電層を形成する
工程と、前記第１の導電層上に、第３のシリコン酸化膜
及び第１のシリコン窒化膜及び第３の導電層を順に形成
する工程と、前記第３のシリコン酸化膜及び、前記第１
のシリコン窒化膜及び、前記第３のの導電層をパターニ
ングする工程と、前記第３のシリコン酸化膜の側面及
び、前記第１のシリコン窒化膜の側面及び、前記第３の
導電層の側面に、第４のシリコン酸化膜からなる側壁を
形成する工程と、前記側壁をマスクにして前記第１の導
電層及び前記第３の導電層をエッチングする工程と、前
記側壁を除去する工程と、第２のチャネル領域上に選択
ゲート絶縁膜を形成する工程と、前記第１の導電層の側
面及び前記第１の導電層の上面の一部に第２のポリ間絶
縁膜を形成する工程と、前記第１の導電層上に第１のポ
リ間絶縁膜を形成する工程と、前記第３のシリコン酸化
膜上にコントロールゲートとなる第２の導電層を形成す
る工程と、前記第２の導電層及び前記第１のポリ間絶縁
膜及び前記第１の導電層をパターニングして、前記フロ
ーティングゲート及び前記コントロールゲートを形成す
る工程とを有するものである。
【００１９】また本発明に係る不揮発性半導体記憶装置
の製造方法は、第１導電型の半導体基板の主表面上にト
ンネル絶縁膜を形成する工程と、前記トンネル絶縁膜上
にフローティングゲートとなる第１の導電層を形成する
工程と、前記第１の導電層上に第１のポリ間絶縁膜を形
成する工程と、前記第１のポリ間絶縁膜上にレジストを
塗布する工程と、前記レジストをパターニングする工程
と、前記レジストをマスクに前記第１の導電層及び前記
第１のポリ間絶縁膜をパターニングする工程と、前記レ
ジストをアッシングして細らせる工程と、前記レジスト
をマスクに前記第１のポリ間絶縁膜及び前記トンネル絶
縁膜をエッチングする工程と、前記レジストを剥離する
工程と、第２のチャネル上に選択ゲート絶縁膜及び、前
記第１の導電層の上面の一部及び前記第１の導電層の側
面に第２のポリ間絶縁膜を形成する工程と、前記第３の
シリコン酸化膜及び前記第１のポリ間絶縁膜上に、コン
トロールゲートとなる第２の導電層を形成する工程と、
前記第２の導電層及び前記第１のポリ間絶縁膜及び前記
第１の導電層をパターニングして、前記フローティング
ゲート及び前記コントロールゲートを形成する工程とを
有するものである。
の製造方法は、第１導電型の半導体基板の主表面上にト
ンネル絶縁膜を形成する工程と、前記トンネル絶縁膜上
にフローティングゲートとなる第１の導電層を形成する
工程と、前記第１の導電層上に第１のポリ間絶縁膜を形
成する工程と、前記第１のポリ間絶縁膜上にレジストを
塗布する工程と、前記レジストをパターニングする工程
と、前記レジストをマスクに前記第１の導電層及び前記
第１のポリ間絶縁膜をパターニングする工程と、前記レ
ジストをアッシングして細らせる工程と、前記レジスト
をマスクに前記第１のポリ間絶縁膜及び前記トンネル絶
縁膜をエッチングする工程と、前記レジストを剥離する
工程と、第２のチャネル上に選択ゲート絶縁膜及び、前
記第１の導電層の上面の一部及び前記第１の導電層の側
面に第２のポリ間絶縁膜を形成する工程と、前記第３の
シリコン酸化膜及び前記第１のポリ間絶縁膜上に、コン
トロールゲートとなる第２の導電層を形成する工程と、
前記第２の導電層及び前記第１のポリ間絶縁膜及び前記
第１の導電層をパターニングして、前記フローティング
ゲート及び前記コントロールゲートを形成する工程とを
有するものである。
【００２０】また本発明に係る不揮発性半導体記憶装置
の製造方法は、第１導電型の半導体基板の主表面上にト
ンネル絶縁膜を形成する工程と、前記トンネル絶縁膜上
にフローティングゲートとなる第１の導電層を形成する
工程と、前記第１の導電層上に第３のシリコン酸化膜及
び第１のシリコン窒化膜及び第５のシリコン酸化膜及び
第３の導電層を順に形成する工程と、前記第３のシリコ
ン酸化膜及び前記第１のシリコン窒化膜及び前記第５の
シリコン酸化膜及び前記第３の導電層をパターニングす
る工程と、前記第３のシリコン酸化膜の側面及び前記第
１のシリコン窒化膜の側面及び前記第５のシリコン酸化
膜の側面及び前記第３の導電層の側面に、第４のシリコ
ン酸化膜からなる側壁を形成する工程と、前記側壁をマ
スクにして前記第１の導電層及び前記第３の導電層をエ
ッチングする工程と、前記側壁及び前記第５のシリコン
酸化膜を除去する工程と、第２のチャネル領域上に選択
ゲート絶縁膜を形成する工程と、前記第１の導電層の側
面及び前記第１の導電層の上面の一部に第２のポリ間絶
縁膜を形成する工程と、前記第１の導電層上に第１のポ
リ間絶縁膜を形成する工程と、前記第３のシリコン酸化
膜上にコントロールゲートとなる第２の導電層を形成す
る工程と、前記第２の導電層及び前記第１のポリ間絶縁
膜及び前記第１の導電層をパターニングして、前記フロ
ーティングゲート及び前記コントロールゲートを形成す
る工程とを有するものである。
の製造方法は、第１導電型の半導体基板の主表面上にト
ンネル絶縁膜を形成する工程と、前記トンネル絶縁膜上
にフローティングゲートとなる第１の導電層を形成する
工程と、前記第１の導電層上に第３のシリコン酸化膜及
び第１のシリコン窒化膜及び第５のシリコン酸化膜及び
第３の導電層を順に形成する工程と、前記第３のシリコ
ン酸化膜及び前記第１のシリコン窒化膜及び前記第５の
シリコン酸化膜及び前記第３の導電層をパターニングす
る工程と、前記第３のシリコン酸化膜の側面及び前記第
１のシリコン窒化膜の側面及び前記第５のシリコン酸化
膜の側面及び前記第３の導電層の側面に、第４のシリコ
ン酸化膜からなる側壁を形成する工程と、前記側壁をマ
スクにして前記第１の導電層及び前記第３の導電層をエ
ッチングする工程と、前記側壁及び前記第５のシリコン
酸化膜を除去する工程と、第２のチャネル領域上に選択
ゲート絶縁膜を形成する工程と、前記第１の導電層の側
面及び前記第１の導電層の上面の一部に第２のポリ間絶
縁膜を形成する工程と、前記第１の導電層上に第１のポ
リ間絶縁膜を形成する工程と、前記第３のシリコン酸化
膜上にコントロールゲートとなる第２の導電層を形成す
る工程と、前記第２の導電層及び前記第１のポリ間絶縁
膜及び前記第１の導電層をパターニングして、前記フロ
ーティングゲート及び前記コントロールゲートを形成す
る工程とを有するものである。
【００２１】本発明に係る不揮発性半導体記憶装置は、
フローティングゲートの上端の角の酸化が厚く形成され
ていながら、選択トランジスタのゲート酸化膜は薄くな
っているため、フローティングゲートからのリークを抑
えながら、大きなオン電流を得られ、良好な保持特性と
高速読出を兼ね備えたフラッシュメモリを得ることがで
きる。
フローティングゲートの上端の角の酸化が厚く形成され
ていながら、選択トランジスタのゲート酸化膜は薄くな
っているため、フローティングゲートからのリークを抑
えながら、大きなオン電流を得られ、良好な保持特性と
高速読出を兼ね備えたフラッシュメモリを得ることがで
きる。
【００２２】また本発明に係る不揮発性半導体記憶装置
は、選択トランジスタのゲート酸化膜は薄い状態で、フ
ローティングゲートの上端の角の酸化膜を厚く形成さ
れ、さらにリークの生じやすいＯＮＯ膜と酸化膜の境界
をフローティングゲートの上端の角から離れて形成され
ているため、フローティングゲートからのリークを抑え
ながら、大きなオン電流を得られ、良好な保持特性と高
速読出を兼ね備えたフラッシュメモリを得ることができ
る。
は、選択トランジスタのゲート酸化膜は薄い状態で、フ
ローティングゲートの上端の角の酸化膜を厚く形成さ
れ、さらにリークの生じやすいＯＮＯ膜と酸化膜の境界
をフローティングゲートの上端の角から離れて形成され
ているため、フローティングゲートからのリークを抑え
ながら、大きなオン電流を得られ、良好な保持特性と高
速読出を兼ね備えたフラッシュメモリを得ることができ
る。
【００２３】さらに本発明に係る不揮発性半導体記憶装
置の製造方法によれば、フローティングゲートへのリン
の注入量を多く（３Ｅ１５／ｃｍ2以上）することによ
り、フローティングゲートの側面及び選択トランジスタ
のゲートを酸化する際に、増速酸化によってフローティ
ングゲートの側面が速く酸化され、選択トランジスタの
ゲート酸化膜を薄くしても、リークを抑えるだけの酸化
膜をフローティングゲートの上端の角につけることがで
きる。
置の製造方法によれば、フローティングゲートへのリン
の注入量を多く（３Ｅ１５／ｃｍ2以上）することによ
り、フローティングゲートの側面及び選択トランジスタ
のゲートを酸化する際に、増速酸化によってフローティ
ングゲートの側面が速く酸化され、選択トランジスタの
ゲート酸化膜を薄くしても、リークを抑えるだけの酸化
膜をフローティングゲートの上端の角につけることがで
きる。
【００２４】また本発明に係る不揮発性半導体記憶装置
の製造方法によれば、フローティングゲートの側面及び
選択トランジスタのゲートを酸化する際に、フローティ
ングゲートの上端の角の酸化を阻害しないように、フロ
ーティングゲート上面のＯＮＯ膜を、フローティングゲ
ートの端から離して形成することができ、同時にリーク
を生じやすいＯＮＯ膜との境界をフローティングゲート
の角から遠く形成できる。
の製造方法によれば、フローティングゲートの側面及び
選択トランジスタのゲートを酸化する際に、フローティ
ングゲートの上端の角の酸化を阻害しないように、フロ
ーティングゲート上面のＯＮＯ膜を、フローティングゲ
ートの端から離して形成することができ、同時にリーク
を生じやすいＯＮＯ膜との境界をフローティングゲート
の角から遠く形成できる。
【００２５】
【発明の実施の形態】以下、本発明の実施の形態を図に
より説明する。
より説明する。
【００２６】（実施形態１）図１は、本発明の実施形態
１を示す断面図である。
１を示す断面図である。
【００２７】図１において、１は半導体基板、２はフラ
ッシュメモリセル部チャネル、３は選択トランジスタ部
チャネル、４はトンネル絶縁膜、５は選択ゲート絶縁
膜、６はフローティングゲート、７は第１のポリ間絶縁
膜、８は第２のポリ間絶縁膜、９はコントロールゲー
ト、１０はドレイン、１１はソースである。
ッシュメモリセル部チャネル、３は選択トランジスタ部
チャネル、４はトンネル絶縁膜、５は選択ゲート絶縁
膜、６はフローティングゲート、７は第１のポリ間絶縁
膜、８は第２のポリ間絶縁膜、９はコントロールゲー
ト、１０はドレイン、１１はソースである。
【００２８】本発明の実施形態１では、選択トランジス
タのゲート酸化膜５を過度に厚くせずに（例えば約３０
０Å）、フローティングゲート６の側面上部の角のシリ
コン酸化膜８を厚く形成している（例えば約４００
Å）。このため、高いオン電流を保ちながら、フローテ
ィングゲート６からの電子のリークを抑えることができ
る。すなわち、高速での読出しと、良好な保持特性及び
良好なディスターブ特性を同時に備えたフラッシュメモ
リを得ることができる。
タのゲート酸化膜５を過度に厚くせずに（例えば約３０
０Å）、フローティングゲート６の側面上部の角のシリ
コン酸化膜８を厚く形成している（例えば約４００
Å）。このため、高いオン電流を保ちながら、フローテ
ィングゲート６からの電子のリークを抑えることができ
る。すなわち、高速での読出しと、良好な保持特性及び
良好なディスターブ特性を同時に備えたフラッシュメモ
リを得ることができる。
【００２９】本発明の実施形態１に係る製造方法を図２
〜図５を用いて説明する。図２に示すように、半導体基
板１の主表面上に素子分離絶縁膜を形成した後、トンネ
ル酸化膜となる第１のシリコン酸化膜４及び、フローテ
ィングゲートとなる第１の導電層６を形成する。次に、
第１の導電層６にリンイオンを３Ｅ１５／ｃｍ2以上注
入した後、第１の導電層６上に第１のポリ間絶縁膜７を
形成する。
〜図５を用いて説明する。図２に示すように、半導体基
板１の主表面上に素子分離絶縁膜を形成した後、トンネ
ル酸化膜となる第１のシリコン酸化膜４及び、フローテ
ィングゲートとなる第１の導電層６を形成する。次に、
第１の導電層６にリンイオンを３Ｅ１５／ｃｍ2以上注
入した後、第１の導電層６上に第１のポリ間絶縁膜７を
形成する。
【００３０】次に、図３に示すように、第１のポリ間絶
縁膜７及び第１の導電層６をパターニングする。このと
き、第１の導電層６が、後にチャネルとなる領域２を覆
い、かつ後に第２のチャネルとなる領域３を覆わないよ
うにする。
縁膜７及び第１の導電層６をパターニングする。このと
き、第１の導電層６が、後にチャネルとなる領域２を覆
い、かつ後に第２のチャネルとなる領域３を覆わないよ
うにする。
【００３１】次に図４に示すように、第２のチャネル領
域３上に形成された第１のシリコン酸化膜４を除去した
後、第２のシリコン酸化膜５を形成する。このとき、第
１の導電層６の側面に、第２のポリ間絶縁膜８が形成さ
れ、選択トランジスタのチャネルとなる第２のチャネル
領域３上に、選択ゲート酸化膜５が形成される。この選
択ゲート酸化膜５の厚さは、３００Å程度が望ましい。
次にコントロールゲートとなる第２の導電層９を形成す
る。次に、第２の導電層９及び前記第１のポリ間絶縁膜
７及び前記第１の導電層６をパターニングして、コント
ロールゲート９とフローティングゲート６を形成する。
域３上に形成された第１のシリコン酸化膜４を除去した
後、第２のシリコン酸化膜５を形成する。このとき、第
１の導電層６の側面に、第２のポリ間絶縁膜８が形成さ
れ、選択トランジスタのチャネルとなる第２のチャネル
領域３上に、選択ゲート酸化膜５が形成される。この選
択ゲート酸化膜５の厚さは、３００Å程度が望ましい。
次にコントロールゲートとなる第２の導電層９を形成す
る。次に、第２の導電層９及び前記第１のポリ間絶縁膜
７及び前記第１の導電層６をパターニングして、コント
ロールゲート９とフローティングゲート６を形成する。
【００３２】次に図５に示すように、コントロールゲー
ト９をマスクに砒素イオンを注入し、ソース１１及びド
レイン１０を形成する。
ト９をマスクに砒素イオンを注入し、ソース１１及びド
レイン１０を形成する。
【００３３】（実施形態２）図６は、本発明の実施形態
２を示す断面図である。図６に示す本発明の実施形態２
では、フローティングゲート６上に形成されたＯＮＯ膜
（第１のポリ間絶縁膜）７が、フローティングゲート６
の端よりも内側になるように形成されている。フローテ
ィングゲート６の上部の角からＯＮＯ膜７の端に掛け
て、フローティングゲート６の側面酸化膜（第２のポリ
間絶縁膜）８によって覆われている。
２を示す断面図である。図６に示す本発明の実施形態２
では、フローティングゲート６上に形成されたＯＮＯ膜
（第１のポリ間絶縁膜）７が、フローティングゲート６
の端よりも内側になるように形成されている。フローテ
ィングゲート６の上部の角からＯＮＯ膜７の端に掛け
て、フローティングゲート６の側面酸化膜（第２のポリ
間絶縁膜）８によって覆われている。
【００３４】このため、フローティングゲート６の上部
の角の酸化の際に、従来のスプリットゲート型フラッシ
ュメモリでは生じていたＯＮＯ膜中の窒化膜による酸化
の阻害がなくなり、従来のスプリットゲート型フラッシ
ュメモリに比べて厚い酸化膜が形成されている。例え
ば、選択トランジスタのゲート酸化膜３が約３００Åで
ある場合に、フローティングゲート６の角に形成された
シリコン酸化膜厚が約４００Åとなる。
の角の酸化の際に、従来のスプリットゲート型フラッシ
ュメモリでは生じていたＯＮＯ膜中の窒化膜による酸化
の阻害がなくなり、従来のスプリットゲート型フラッシ
ュメモリに比べて厚い酸化膜が形成されている。例え
ば、選択トランジスタのゲート酸化膜３が約３００Åで
ある場合に、フローティングゲート６の角に形成された
シリコン酸化膜厚が約４００Åとなる。
【００３５】さらに、リークの生じやすいＯＮＯ膜７と
側面酸化膜８の境界面が、電界の集中しやすいフローテ
ィングゲート６の角から離れているため、従来のスプリ
ットゲート型フラッシュメモリよりも、フローティング
ゲートからの電子のリークが少ない。
側面酸化膜８の境界面が、電界の集中しやすいフローテ
ィングゲート６の角から離れているため、従来のスプリ
ットゲート型フラッシュメモリよりも、フローティング
ゲートからの電子のリークが少ない。
【００３６】本発明の実施形態２に係る不揮発性半導体
記憶装置の製造方法を図７〜図１２を用いて説明する。
図７に示すように、半導体基板１の主表面上に素子分離
絶縁膜を形成した後、トンネル酸化膜となる第１のシリ
コン酸化膜４及びフローティングゲートとなる第１の導
電層６を形成する。次に、第１の導電層６にリンイオン
を注入した後、第３のシリコン酸化膜１２及び第１のシ
リコン窒化膜１３及び第３の導電層１４を形成する。こ
のとき、第１のシリコン窒化膜１３と第３の導電層１４
の間に、酸化膜を挾んでも良い。
記憶装置の製造方法を図７〜図１２を用いて説明する。
図７に示すように、半導体基板１の主表面上に素子分離
絶縁膜を形成した後、トンネル酸化膜となる第１のシリ
コン酸化膜４及びフローティングゲートとなる第１の導
電層６を形成する。次に、第１の導電層６にリンイオン
を注入した後、第３のシリコン酸化膜１２及び第１のシ
リコン窒化膜１３及び第３の導電層１４を形成する。こ
のとき、第１のシリコン窒化膜１３と第３の導電層１４
の間に、酸化膜を挾んでも良い。
【００３７】次に図８に示すように、第３の導電層１４
及び第１のシリコン窒化膜１３及び第３のシリコン酸化
膜１２をパターニングする。次に、第４のシリコン酸化
膜１５を形成し、異方性エッチングにより第３の導電層
１４及び第１のシリコン窒化膜１３及び第３のシリコン
酸化膜１２の側面に第４のシリコン酸化膜からなる第１
の側壁１５を形成する。
及び第１のシリコン窒化膜１３及び第３のシリコン酸化
膜１２をパターニングする。次に、第４のシリコン酸化
膜１５を形成し、異方性エッチングにより第３の導電層
１４及び第１のシリコン窒化膜１３及び第３のシリコン
酸化膜１２の側面に第４のシリコン酸化膜からなる第１
の側壁１５を形成する。
【００３８】次に図９に示すように、第１の側壁１５を
マスクに第１の導電層６及び第３の導電層１４をエッチ
ングする。このとき、第１の導電層６の一方の端が、後
に第１のチャネルとなる領域２を覆うようにパターニン
グする。
マスクに第１の導電層６及び第３の導電層１４をエッチ
ングする。このとき、第１の導電層６の一方の端が、後
に第１のチャネルとなる領域２を覆うようにパターニン
グする。
【００３９】次に図１０に示すように、第１の側壁１５
を除去した後、第２のシリコン酸化膜１７からなる選択
ゲート酸化膜３及び第２のポリ間絶縁膜を形成する。同
時に、フローティングゲート６の上部には、第３のシリ
コン酸化膜及び第１のシリコン窒化膜及び第２のシリコ
ン酸化膜１７からなる第１のポリ間絶縁膜７が形成され
る。このとき、第２のシリコン酸化１７膜の形成方法
は、熱酸化でもＣＶＤでもよいし、その２つの組み合わ
せでも良い。
を除去した後、第２のシリコン酸化膜１７からなる選択
ゲート酸化膜３及び第２のポリ間絶縁膜を形成する。同
時に、フローティングゲート６の上部には、第３のシリ
コン酸化膜及び第１のシリコン窒化膜及び第２のシリコ
ン酸化膜１７からなる第１のポリ間絶縁膜７が形成され
る。このとき、第２のシリコン酸化１７膜の形成方法
は、熱酸化でもＣＶＤでもよいし、その２つの組み合わ
せでも良い。
【００４０】次に図１１に示すように、コントロールゲ
ートとなる第２の導電層９を形成し、第２の導電層９及
び第１のポリ間絶縁膜７及び第２のポリ間絶縁膜８及び
第１の導電層６を同時にパターニングし、コントロール
ゲート９とフローティングゲート６を形成する。
ートとなる第２の導電層９を形成し、第２の導電層９及
び第１のポリ間絶縁膜７及び第２のポリ間絶縁膜８及び
第１の導電層６を同時にパターニングし、コントロール
ゲート９とフローティングゲート６を形成する。
【００４１】次に図１２に示すように、コントロールゲ
ート９をマスクに、砒素イオンを注入し、ソース１１及
びドレイン１０を形成する。
ート９をマスクに、砒素イオンを注入し、ソース１１及
びドレイン１０を形成する。
【００４２】本発明の実施形態２に係る別の製造方法を
図１３〜図１７を用いて説明する。図１３に示すよう
に、半導体基板１の主表面上に素子分離絶縁膜を形成し
た後、トンネル酸化膜となる第１のシリコン酸化膜４及
びフローティングゲートとなる第１の導電層６を形成す
る。次に、第１の導電層６にリンイオンを注入した後、
第１のポリ間絶縁膜７を形成する。第１のポリ間絶縁膜
７はシリコン酸化膜及びシリコン窒化膜及びシリコン酸
化膜のＯＮＯ構造になっている。
図１３〜図１７を用いて説明する。図１３に示すよう
に、半導体基板１の主表面上に素子分離絶縁膜を形成し
た後、トンネル酸化膜となる第１のシリコン酸化膜４及
びフローティングゲートとなる第１の導電層６を形成す
る。次に、第１の導電層６にリンイオンを注入した後、
第１のポリ間絶縁膜７を形成する。第１のポリ間絶縁膜
７はシリコン酸化膜及びシリコン窒化膜及びシリコン酸
化膜のＯＮＯ構造になっている。
【００４３】次に図１４に示すように、第１のポリ間絶
縁膜７及び第１の導電層６をパターニングする。このと
き、第１の導電層６の一方の端が、後に第１のチャネル
となる領域２上を覆うようにパターニングする。次に、
第１のポリ間絶縁膜７及び第１の導電層６をパターニン
グする際に用いたレジスト１９を、プラズマアッシング
によって例えば３００Å程度細らせる。
縁膜７及び第１の導電層６をパターニングする。このと
き、第１の導電層６の一方の端が、後に第１のチャネル
となる領域２上を覆うようにパターニングする。次に、
第１のポリ間絶縁膜７及び第１の導電層６をパターニン
グする際に用いたレジスト１９を、プラズマアッシング
によって例えば３００Å程度細らせる。
【００４４】次に図１５に示すように、レジスト１６を
マスクに、異方性エッチングを行い、第１のポリ間絶縁
膜７をパターニングする。次に、レジスト１６を除去し
た後、第２のシリコン酸化膜１７を形成する。このと
き、第１の導電層６の側面及び上面の端部に、第１のポ
リ間絶縁膜７に接して、第２のポリ間絶縁膜８が形成さ
れ、選択トランジスタのチャネルとなる第２のチャネル
領域に３、選択ゲート酸化膜５が形成される。第２のシ
リコン酸化膜１７の形成方法は、熱酸化でもＣＶＤでも
よいし、その２つの組み合わせでも良い。
マスクに、異方性エッチングを行い、第１のポリ間絶縁
膜７をパターニングする。次に、レジスト１６を除去し
た後、第２のシリコン酸化膜１７を形成する。このと
き、第１の導電層６の側面及び上面の端部に、第１のポ
リ間絶縁膜７に接して、第２のポリ間絶縁膜８が形成さ
れ、選択トランジスタのチャネルとなる第２のチャネル
領域に３、選択ゲート酸化膜５が形成される。第２のシ
リコン酸化膜１７の形成方法は、熱酸化でもＣＶＤでも
よいし、その２つの組み合わせでも良い。
【００４５】次に図１６に示すように、コントロールゲ
ートとなる第２の導電層９を形成し、第２の導電層９及
び第１のポリ間絶縁膜７及び第２のポリ間絶縁膜８及び
第１の導電層６を同時にパターニングし、コントロール
ゲート９とフローティングゲート６を形成する。
ートとなる第２の導電層９を形成し、第２の導電層９及
び第１のポリ間絶縁膜７及び第２のポリ間絶縁膜８及び
第１の導電層６を同時にパターニングし、コントロール
ゲート９とフローティングゲート６を形成する。
【００４６】次に図１７に示すように、コントロールゲ
ート９をマスクに、砒素イオンを注入し、ソース１１及
びドレイン１０を形成する。
ート９をマスクに、砒素イオンを注入し、ソース１１及
びドレイン１０を形成する。
【００４７】
【発明の効果】以上説明したように本発明によれば、高
速での読み出しと良好な保持特性を兼ね備えた不揮発性
半導体記憶装置を得ることができる。
速での読み出しと良好な保持特性を兼ね備えた不揮発性
半導体記憶装置を得ることができる。
【図１】本発明の実施形態１を示す断面図である。
【図２】本発明の実施形態１に係る製造方法を工程順に
示す断面図である。
示す断面図である。
【図３】本発明の実施形態１に係る製造方法を工程順に
示す断面図である。
示す断面図である。
【図４】本発明の実施形態１に係る製造方法を工程順に
示す断面図である。
示す断面図である。
【図５】本発明の実施形態１に係る製造方法を工程順に
示す断面図である。
示す断面図である。
【図６】本発明の実施形態２を示す断面図である。
【図７】本発明の実施形態２に係る製造方法を工程順に
示す断面図である。
示す断面図である。
【図８】本発明の実施形態２に係る製造方法を工程順に
示す断面図である。
示す断面図である。
【図９】本発明の実施形態２に係る製造方法を工程順に
示す断面図である。
示す断面図である。
【図１０】本発明の実施形態２に係る製造方法を工程順
に示す断面図である。
に示す断面図である。
【図１１】本発明の実施形態２に係る製造方法を工程順
に示す断面図である。
に示す断面図である。
【図１２】本発明の実施形態２に係る製造方法を工程順
に示す断面図である。
に示す断面図である。
【図１３】本発明の実施形態２に係る別の製造方法を工
程順に示す断面図である。
程順に示す断面図である。
【図１４】本発明の実施形態２に係る別の製造方法を工
程順に示す断面図である。
程順に示す断面図である。
【図１５】本発明の実施形態２に係る別の製造方法を工
程順に示す断面図である。
程順に示す断面図である。
【図１６】本発明の実施形態２に係る別の製造方法を工
程順に示す断面図である。
程順に示す断面図である。
【図１７】本発明の実施形態２に係る別の製造方法を工
程順に示す断面図である。
程順に示す断面図である。
【図１８】従来のスプリットゲート型フラッシュメモリ
を示す断面図である。
を示す断面図である。
【図１９】従来のスタック型フラッシュメモリを示す断
面図である。
面図である。
【図２０】従来のスプリットゲート型フラッシュメモリ
の製造方法を工程順に示す断面図である。
の製造方法を工程順に示す断面図である。
【図２１】従来のスプリットゲート型フラッシュメモリ
の製造方法を工程順に示す断面図である。
の製造方法を工程順に示す断面図である。
【図２２】従来のスプリットゲート型フラッシュメモリ
の製造方法を工程順に示す断面図である。
の製造方法を工程順に示す断面図である。
【図２３】従来のスプリットゲート型フラッシュメモリ
の製造方法を工程順に示す断面図である。
の製造方法を工程順に示す断面図である。
【図２４】従来のスプリットゲート型フラッシュメモリ
の製造方法を工程順に示す断面図である。
の製造方法を工程順に示す断面図である。
１ 半導体基板 ２ フラッシュメモリセル部チャネル ３ 選択トランジスタ部チャネル ４ トンネル絶縁膜（第１のシリコン酸化膜） ５ 選択ゲート絶縁膜（第２のシリコン酸化膜） ６ フローティングゲート ７ 第１のポリ間絶縁膜（ＯＮＯ膜） ８ 第２のポリ間絶縁膜（第２のシリコン酸化膜） ９ コントロールゲート（第２の導電層） １０ ドレイン １１ ソース １２ 第３のシリコン酸化膜 １３ 第１のシリコン窒化膜 １４ 第３の導電層 １５ 第１の側壁（第４のシリコン酸化膜） １６ レジスト １７ 第２のシリコン酸化膜 １８ 第６のシリコン酸化膜 １９ 第２のシリコン窒化膜 ２０ 第７のシリコン酸化膜
Claims (8)
- 【請求項１】 第１導電型の半導体基板の主表面上に形
成された第２導電型のソース及びドレインと、 前記ソース及び前記ドレインの間に形成された第１のチ
ャネル領域及び第２のチャネル領域と、 前記第１のチャネル領域上に形成されたトンネル絶縁膜
と、 前記トンネル絶縁膜上に形成されたフローティングゲー
トと、 前記フローティングゲート上に形成された第１のポリ間
絶縁膜と、 前記フローティングゲートの側面の一部に形成された第
２のポリ間絶縁膜と、 前記第２のチャネル領域上に形成された選択ゲート絶縁
膜と、 前記第１のポリ間絶縁膜及び前記第２のポリ間絶縁膜及
び前記選択ゲート絶縁膜に渡って形成されたコントロー
ルゲートとを有し、 前記第１のポリ間絶縁膜は、シリコン酸化膜，シリコン
窒化膜及びシリコン酸化膜の３層構造であり、 前記第２のポリ間絶縁膜は、前記第１のポリ間絶縁膜と
前記フローティングゲートの角で接しており、前記角に
おける前記第２の絶縁膜の厚さは、前記選択ゲート絶縁
膜と同じ、もしくは前記選択ゲート絶縁膜よりも厚いも
のであることを特徴とする不揮発性半導体記憶装置。 - 【請求項２】 前記フローティングゲートへのリンの注
入量は、３Ｅ１５／ｃｍ2以上であることを特徴とする
請求項１に記載の不揮発性半導体記憶装置。 - 【請求項３】 第１導電型の半導体基板の主表面上に形
成された第２導電型のソース及びドレインと、 前記ソース及び前記ドレインの間に形成された第１のチ
ャネル領域及び第２のチャネル領域と、 前記第１のチャネル領域上に形成されたトンネル絶縁膜
と、 前記トンネル絶縁膜上に形成されたフローティングゲー
トと、 前記フローティングゲートの上面の一部に形成された第
１のポリ間絶縁膜と、 前記フローティングゲートの上面の一部及び前記フロー
ティングゲートの側面の一部に形成された第２のポリ間
絶縁膜と、 前記第２のチャネル領域上に形成された選択ゲート絶縁
膜と、 前記第１のポリ間絶縁膜及び前記第２のポリ間絶縁膜及
び前記選択ゲート絶縁膜に渡って形成されたコントロー
ルゲートとを有し、 前記第１のポリ間絶縁膜は、シリコン酸化膜，シリコン
窒化膜及びシリコン酸化膜の３層構造であり、 前記第１のポリ間絶縁膜は、前記第２のポリ間絶縁膜と
前記フローティングゲートの上面で接したものであるこ
とを特徴とする不揮発性半導体記憶装置。 - 【請求項４】 前記フローティングゲートにおける第１
の側面及び第２の側面及び第３の側面は、前記第２のポ
リ間絶縁膜を介してコントロールゲートに覆われてお
り、 前記フローティングゲートにおける第４の側面は、コン
トロールゲートに覆われておらず、前記フローティング
ゲートの上面において、前記フローティングゲートの前
記第１の側面及び前記第２の側面及び前記第３の側面に
接する端部は、前記第２のポリ間絶縁膜で覆われてお
り、 前記第１のポリ間絶縁膜は、前記第２のポリ間絶縁膜と
前記フローティングゲートの上面で接するものであるこ
とを特徴とする請求項３に記載の不揮発性半導体記憶装
置。 - 【請求項５】 第１導電型の半導体基板の主表面上にト
ンネル絶縁膜を形成する工程と、 前記トンネル絶縁膜上にフローティングゲートとなる第
１の導電層を形成する工程と、 前記第１の導電層に３Ｅ１５／ｃｍ2以上のリンを注入
する工程と、 前記第１の導電層上に第１のポリ間絶縁膜を形成する工
程と、 前記第１のポリ間絶縁膜及び前記第１の導電層をパター
ニングする工程と、 前記第１の導電層の側面に第２のポリ間絶縁膜を形成す
る工程と、 第２のチャネル領域上に選択ゲート絶縁膜を形成する工
程と、 前記選択ゲート絶縁膜及び前記第１のポリ間絶縁膜上
に、コントロールゲートとなる第２の導電層を形成する
工程と、 前記第２の導電層及び前記第１のポリ間絶縁膜及び前記
第１の導電層をパターニングして、前記フローティング
ゲート及び前記コントロールゲートを形成する工程とを
有することを特徴とする不揮発性半導体記憶装置の製造
方法。 - 【請求項６】 第１導電型の半導体基板の主表面上にト
ンネル絶縁膜を形成する工程と、 前記トンネル絶縁膜上にフローティングゲートとなる第
１の導電層を形成する工程と、 前記第１の導電層上に、第３のシリコン酸化膜及び第１
のシリコン窒化膜及び第３の導電層を順に形成する工程
と、 前記第３のシリコン酸化膜及び、前記第１のシリコン窒
化膜及び、前記第３のの導電層をパターニングする工程
と、 前記第３のシリコン酸化膜の側面及び、前記第１のシリ
コン窒化膜の側面及び、前記第３の導電層の側面に、第
４のシリコン酸化膜からなる側壁を形成する工程と、 前記側壁をマスクにして前記第１の導電層及び前記第３
の導電層をエッチングする工程と、 前記側壁を除去する工程と、 第２のチャネル領域上に選択ゲート絶縁膜を形成する工
程と、 前記第１の導電層の側面及び前記第１の導電層の上面の
一部に第２のポリ間絶縁膜を形成する工程と、 前記第１の導電層上に第１のポリ間絶縁膜を形成する工
程と、 前記第３のシリコン酸化膜上にコントロールゲートとな
る第２の導電層を形成する工程と、 前記第２の導電層及び前記第１のポリ間絶縁膜及び前記
第１の導電層をパターニングして、前記フローティング
ゲート及び前記コントロールゲートを形成する工程とを
有することを特徴とする不揮発性半導体記憶装置の製造
方法。 - 【請求項７】 第１導電型の半導体基板の主表面上にト
ンネル絶縁膜を形成する工程と、 前記トンネル絶縁膜上にフローティングゲートとなる第
１の導電層を形成する工程と、 前記第１の導電層上に第１のポリ間絶縁膜を形成する工
程と、前記第１のポリ間絶縁膜上にレジストを塗布する
工程と、 前記レジストをパターニングする工程と、 前記レジストをマスクに前記第１の導電層及び前記第１
のポリ間絶縁膜をパターニングする工程と、 前記レジストをアッシングして細らせる工程と、 前記レジストをマスクに前記第１のポリ間絶縁膜及び前
記トンネル絶縁膜をエッチングする工程と、前記レジス
トを剥離する工程と、 第２のチャネル上に選択ゲート絶縁膜及び、前記第１の
導電層の上面の一部及び前記第１の導電層の側面に第２
のポリ間絶縁膜を形成する工程と、 前記第３のシリコン酸化膜及び前記第１のポリ間絶縁膜
上に、コントロールゲートとなる第２の導電層を形成す
る工程と、 前記第２の導電層及び前記第１のポリ間絶縁膜及び前記
第１の導電層をパターニングして、前記フローティング
ゲート及び前記コントロールゲートを形成する工程とを
有することを特徴とする不揮発性半導体記憶装置の製造
方法。 - 【請求項８】 第１導電型の半導体基板の主表面上にト
ンネル絶縁膜を形成する工程と、 前記トンネル絶縁膜上にフローティングゲートとなる第
１の導電層を形成する工程と、 前記第１の導電層上に第３のシリコン酸化膜及び第１の
シリコン窒化膜及び第５のシリコン酸化膜及び第３の導
電層を順に形成する工程と、 前記第３のシリコン酸化膜及び前記第１のシリコン窒化
膜及び前記第５のシリコン酸化膜及び前記第３の導電層
をパターニングする工程と、 前記第３のシリコン酸化膜の側面及び前記第１のシリコ
ン窒化膜の側面及び前記第５のシリコン酸化膜の側面及
び前記第３の導電層の側面に、第４のシリコン酸化膜か
らなる側壁を形成する工程と、 前記側壁をマスクにして前記第１の導電層及び前記第３
の導電層をエッチングする工程と、 前記側壁及び前記第５のシリコン酸化膜を除去する工程
と、第２のチャネル領域上に選択ゲート絶縁膜を形成す
る工程と、 前記第１の導電層の側面及び前記第１の導電層の上面の
一部に第２のポリ間絶縁膜を形成する工程と、 前記第１の導電層上に第１のポリ間絶縁膜を形成する工
程と、 前記第３のシリコン酸化膜上にコントロールゲートとな
る第２の導電層を形成する工程と、 前記第２の導電層及び前記第１のポリ間絶縁膜及び前記
第１の導電層をパターニングして、前記フローティング
ゲート及び前記コントロールゲートを形成する工程とを
有することを特徴とする不揮発性半導体記憶装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21212497A JP3298469B2 (ja) | 1997-08-06 | 1997-08-06 | 不揮発性半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21212497A JP3298469B2 (ja) | 1997-08-06 | 1997-08-06 | 不揮発性半導体記憶装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1154639A true JPH1154639A (ja) | 1999-02-26 |
| JP3298469B2 JP3298469B2 (ja) | 2002-07-02 |
Family
ID=16617290
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21212497A Expired - Fee Related JP3298469B2 (ja) | 1997-08-06 | 1997-08-06 | 不揮発性半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3298469B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004111891A (ja) * | 2002-09-19 | 2004-04-08 | Anam Semiconductor Inc | スプリットゲートフラッシュメモリセル及びその製造方法 |
| US6897515B2 (en) | 2000-07-11 | 2005-05-24 | Sanyo Electric Co., Ltd. | Semiconductor memory and semiconductor device |
-
1997
- 1997-08-06 JP JP21212497A patent/JP3298469B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6897515B2 (en) | 2000-07-11 | 2005-05-24 | Sanyo Electric Co., Ltd. | Semiconductor memory and semiconductor device |
| JP2004111891A (ja) * | 2002-09-19 | 2004-04-08 | Anam Semiconductor Inc | スプリットゲートフラッシュメモリセル及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3298469B2 (ja) | 2002-07-02 |
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