JP2004111891A - スプリットゲートフラッシュメモリセル及びその製造方法 - Google Patents
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Abstract
【課題】ピークフローティングゲートと制御ゲートとの間の結合比を向上させたピークフローティングゲートを備えるスプリットゲートフラッシュメモリセル及びその製造方法を提供する。
【解決手段】基板上にトンネル酸化物層を形成した後、トンネル酸化物層の一部上に導電材料からなるピークフローティングゲート層を形成する。ピークフローティングゲート層上にゲート間絶縁層及び制御ゲート層を形成した後、制御ゲート層、ゲート間絶縁層、ピークフローティングゲート層及びトンネル酸化物層を順次エッチングして、制御ゲート、ゲート間絶縁領域、ピークフローティングゲート及びトンネル酸化物領域を形成する。セルフアライン技法を用いてトンネル酸化物領域に隣接するソース及びドレインを形成する。
【選択図】 図３
【解決手段】基板上にトンネル酸化物層を形成した後、トンネル酸化物層の一部上に導電材料からなるピークフローティングゲート層を形成する。ピークフローティングゲート層上にゲート間絶縁層及び制御ゲート層を形成した後、制御ゲート層、ゲート間絶縁層、ピークフローティングゲート層及びトンネル酸化物層を順次エッチングして、制御ゲート、ゲート間絶縁領域、ピークフローティングゲート及びトンネル酸化物領域を形成する。セルフアライン技法を用いてトンネル酸化物領域に隣接するソース及びドレインを形成する。
【選択図】 図３
Description
【０００１】
【発明の属する技術分野】
本発明は、スプリットゲートフラッシュメモリセル及びその製造方法に関し、特に、ピークフローティングゲート（ｐｅａｋ ｆｌｏａｔｉｎｇ ｇａｔｅ）を備えるスプリットゲートフラッシュメモリセル及びその製造方法に関する。
【０００２】
【従来の技術】
メモリセルの形状及び大きさが相違すれば、メモリセルがそれぞれ異なって動作する。従って、１つのトランジスタ及び１つのコンデンサを備える単一トランジスタメモリセルのような簡単なセルも様々に変形され、セルの大きさを減少させると共に、その性能を向上させることができるようになった。このような変形は、単一、二重、または三重ポリシリコン層を備えるコンデンサを形成する複数の方法と、ワード線及びビット線用の複数の材料とを含む。
【０００３】
メモリ素子は、フラッシュ電気的消去及びプログラム可能な読み取り専用メモリ（ｅｌｅｃｔｒｉｃａｌｌｙ ｅｒａｓａｂｌｅ ａｎｄ ｅｌｅｃｔｒｉｃａｌｌｙ ｐｒｏｇｒａｍｍａｂｌｅ ｒｅａｄ−ｏｎｌｙ ｍｅｍｏｒｙ：ＥＥＰＲＯＭ）（ｆｌａｓｈ ＥＥＰＲＯＭ）のようなＥＥＰＲＯＭを含む。多くのフラッシュＥＥＰＲＯＭは、フローティングゲートまたはスペーサーに整列されるソース領域及びドレイン領域を有する。
【０００４】
図１は、米国特許第５，９７０，３７１号に開示された通常的なスプリットゲートフラッシュメモリセルを示す。
【０００５】
予め定められたソース１１及びドレイン１３のような多数の活性領域を備える基板１０上に、トンネル酸化物層２０が形成される。次に、トンネル酸化物層２０上にポリシリコン層３０が蒸着される。ポリシリコン層３０の一部が局所シリコン酸化（ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ：ＬＯＣＯＳ）工程を用いて酸化され、ＬＯＣＯＳポリ酸化物３５を形成する。ＬＯＣＯＳポリ酸化物３５をハードマスクとして用い、ＬＯＣＯＳポリ酸化物３５により被覆されていないポリシリコン層３０の残り部をエッチングする。ＬＯＣＯＳポリ酸化物３５の形状はオーバーエッチングを行った後にも一般的に丸い形状であるので、ポリシリコン層３０は鋭い突出部（ｂｅａｋ）３７を有するフローティングゲート３０になる。ゲート間酸化物層６０が蒸着された後、ポリシリコンからなる制御ゲート７０がゲート間酸化物層６０の一部上に形成される。
【０００６】
スプリットゲートフラッシュメモリセルをプログラムするため、ソース１１にある電荷がトンネル酸化物層２０を介してフローティングゲート３０に伝達される。一方、スプリットゲートフラッシュメモリセルを消去するためには、フローティングゲート３０にある電荷がゲート間酸化物層６０を介して制御ゲート７０に移動しなければならない。
【０００７】
しかし、ＬＯＣＯＳポリ酸化物３５が丸くてフローティングゲート３０の鋭い突出部３７を形成するので、フローティングゲート３０と制御ゲート７０との間の酸化物の厚さが均一ではない。また、制御ゲート７０とフローティングゲート３０が別々に形成されるため、制御ゲート７０がフローティングゲート３０を完全に被覆しないので、フローティングゲート３０と制御ゲート７０との間の結合比を減少させることができなく、従ってスプリットゲートフラッシュメモリセルのプログラミング／消去効率が極端に減少する。
【０００８】
【発明が解決しようとする課題】
本発明の目的は、前記のような従来技術の問題点を解決するためにピークフローティングゲートと制御ゲートとの間の結合比を向上させたピークフローティングゲートを備えるスプリットゲートフラッシュメモリセル及びその製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
前記目的を達成するため、本発明は基板を提供する工程と、前記基板上にトンネル酸化物層を形成する工程と、前記トンネル酸化物層の一部上に導電材料からなるピークフローティングゲート層を形成し、前記ピークフローティングゲート層はその上部にピーク構造を有する工程と、前記ピークフローティングゲート層及び前記トンネル酸化物層の残り部上にゲート間絶縁層をコーティングし、前記ゲート間絶縁層上に導電材料からなる制御ゲート層を塗布する工程と、前記制御ゲート層上に制御ゲートパターンを形成する工程と、前記制御ゲートパターンを用いて前記基板に到達するまで前記制御ゲート層、前記ゲート間絶縁層、前記ピークフローティングゲート層及び前記トンネル酸化物層を順次エッチングして、制御ゲート、ゲート間絶縁領域、ピークフローティングゲート及びトンネル酸化物領域を生成する工程と、セルフアライン技法を用いて前記トンネル酸化物領域に隣接するソース及びドレインを形成する工程とを含む。
【００１０】
【発明の実施の形態】
以下、添付の図面を参照して本発明の好適な実施の形態について説明する。
【００１１】
図２ａ〜図２ｋは、本発明の好適な実施の形態によるスプリットゲートフラッシュメモリセルの製造方法を示す。
【００１２】
図２ａを参照すれば、好ましくはシリコン基板である基板１００が提供され、基板１００上にトンネル酸化物層１０２が熱成長する。具体的に、熱酸化工程または大気または減圧化学的気相成長法（ｌｏｗ ｐｒｅｓｓｕｒｅ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＬＰＣＶＤ）工程を用いて、トンネル酸化物層１０２が形成される。
【００１３】
ＬＰＣＶＤを用いてＳｉＨ４を還元させ、トンネル酸化物層１０２上に例えばポリシリコンのような導電材料からなるフローティングゲート層１０４が蒸着される。フローティングゲート層１０４上にシリコン窒化物のような絶縁材料からなる第１絶縁層１０６が蒸着される。
【００１４】
図２ｂを参照すれば、第１絶縁層１０６上にフォトレジスト層が塗布された後、フォトレジスト層が成長（ｄｅｖｅｌｏｐ）されるので、フォトレジスト層はフローティングゲート層が形成される予定の領域に対応するパターンを有する第１フォトレジストパターン１０７になる。第１フォトレジストパターン１０７を用いて、第１絶縁層１０６の一部をフローティングゲート層１０４までエッチングすることで、絶縁パターン層１０６ａを形成することができる。その後、第１フォトレジストパターン１０７を除去する。
【００１５】
図２ｃを参照すれば、乾式エッチング工程で絶縁パターン層１０６ａをマスクとして用いてフローティングゲート層１０４の予め定められた部分をトンネル酸化物層１０２まで急勾配にエッチングし、トンネル酸化物層の一部の上部表面を露出しながら傾斜側壁１１０ａを有する傾斜パターンフローティングゲート層１０４ａを形成することができる。
【００１６】
図２ｄを参照すれば、絶縁パターン層１０６ａの上部表面及び側壁、傾斜パターンフローティングゲート層１０４ａの傾斜側壁１１０ａ及びトンネル酸化物層１０２の露出された上部表面全体に、例えばシリコン窒化物のような絶縁材料からなる第２絶縁層１０８を共形的に蒸着する。その後、図２ｅに示すように、第２絶縁層１０８を乾式エッチングすることで、少なくとも傾斜パターンフローティングゲート層１０４ａの傾斜側壁１１０ａを被覆する絶縁材料からなる絶縁スペーサー１０８ａを形成する。必要であれば、絶縁スペーサー１０８ａは絶縁パターン層１０６ａの側壁にも形成することができる。絶縁スペーサー１０８ａは、絶縁パターン層１０６ａと異なるエッチング選択度を有する材料で作るのが望ましい。
【００１７】
図２ｆを参照すれば、絶縁パターン層１０６ａを湿式エッチング工程を用いて除去する。
【００１８】
図２ｇを参照すれば、傾斜パターンフローティングゲート層１０４ａを乾式エッチング工程を用いて所定の深さまで急勾配にエッチングし、ピーク１１０を有するピークフローティングゲート層１０４ｂを形成する。ピーク１１０を斜めに形成するため、絶縁スペーサー１０８ａが近いほど傾斜パターンフローティングゲート層１０４ａを少なくエッチングする。
【００１９】
図２ｈを参照すれば、絶縁スペーサー１０８ａを湿式エッチング工程を用いて除去し、上部にピーク１１０を有するピークフローティングゲート層１０４ｂがトンネル酸化物層１０２の一部上に形成される。ピーク１１０は、後述のようにスプリットゲートフラッシュメモリセルのソース及びドレインの中間領域に形成するのが望ましい。ピーク１１０は後述するように、ドレインの近くに形成するのがより望ましい。
【００２０】
図２ｉを参照すれば、トンネル酸化物層１０２の露出された上部表面及びピークフローティングゲート層１０４ｂの上部に絶縁材料からなるゲート間（ｉｎｔｅｒ−ｇａｔｅ）絶縁層１１２が共形的に被覆される。ゲート間絶縁層１１２は均等に薄いものが好ましい。その後、ゲート間絶縁層１１２上に導電材料からなる制御ゲート層１１４が共形的に塗布される。ゲート間絶縁層１１２は、例えば酸化物／窒化物／酸化物からなる１つ以上の複合誘電薄膜で作り、制御ゲート層１１４は単一または複合ポリシリコン、または金属で作るのが好ましい。
【００２１】
図２ｊを参照すれば、第２フォトレジストパターン１１６が制御ゲート層１１４上に形成される。第２フォトレジストパターン１１６はチャンネル領域と同じ大きさを有するのが好ましいが、チャンネル領域は後述するように、スプリットゲートフラッシュメモリセルのソースとドレインの間の領域である。従って、第２フォトレジストパターン１１６はピークフローティングゲート層１０４ｂのピーク１１０上に位置するのが好ましい。
【００２２】
図２ｋを参照すれば、第２フォトレジストパターン１１６を用いて制御ゲート層１１４、ゲート間絶縁層１１２、ピークフローティングゲート層１０４ｂ及びトンネル酸化物層１０２を基板１００に到達するまで、例えば乾式エッチング工程を用いてエッチングし、制御ゲート１１４ａ、ゲート間絶縁領域１１２ａ、ピークフローティングゲート１０４ｃ、トンネル酸化物領域１０２ａを順次に形成することができる。第２フォトレジストパターン１１６が制御ゲート１１４ａと同じ大きさを有するのは当然であるので、第２フォトレジストパターン１１６が制御ゲートパターンに称されることもある。
【００２３】
トンネル酸化物領域１０２ａを用いて基板１００内にセルフアラインイオン打ち込み工程でドレイン１１８ａ及びソース１１８ｂを形成し、基板１００をドレイン１１８ａ、ソース１１８ｂ及びドレイン１１８ａとソース１１８ｂとの間に位置するチャンネル領域１１８ｃに分ける。具体的に、ｎチャンネルスプリットゲートフラッシュメモリセルに高濃度の例えばＰまたはＡｓからなるｎ型ドーパント（ｄｏｐａｎｔ）を打ち込み、ｎ＋ドレイン１１８ａ及びｎ＋ソース１１８ｂを形成する。
【００２４】
ゲート間絶縁領域１１２ａは蒸着工程を用いて薄く均一に形成し、制御ゲート１１４ａはピークフローティングゲート１０４ｃを完全に被覆するので、制御ゲート１１４ａとピークフローティングゲート１０４ｃとの間の結合比が増加し、スプリットゲートフラッシュメモリセルの消去効率を向上させることができる。
【００２５】
図３は、本発明によるスプリットゲートフラッシュメモリセルの製造工程を用いて製造したスプリットゲートフラッシュメモリセルを示す。
【００２６】
トンネル酸化物領域１０２ａが基板１００の一部領域上に形成される。トンネル酸化物領域１０２ａをセルフアラインマスクとして用い、セルフアラインイオン打ち込み工程でソース１１８ｂ及びドレイン１１８ａを形成する。トンネル酸化物領域１０２ａ下に位置する基板１００の一部領域がチャンネル領域１１８ｃに相当するので、チャンネル領域１１８ｃの両端はそれぞれソース１１８ｂ及びドレイン１１８ａに隣接するようになる。
【００２７】
ピーク１１０を有する導電材料からなるピークフローティングゲート１０４ｃがトンネル酸化物領域１０２ａの一部上に形成される。ピーク１１０はトンネル酸化物領域１０２ａの中間部の周りに位置するのが好ましい。ピーク１１０はドレイン１１８ａの近くに位置するのがより好ましい。
【００２８】
トンネル酸化物領域１０２ａの残り部及びピークフローティングゲート１０４ｃの上部表面上にゲート間絶縁領域１１２ａが薄い厚さで共形的に形成される。ゲート間絶縁領域１１２ａが制御ゲート１１４ａにより完全に被覆される。
【００２９】
ドレイン１１８ａ、ソース１１８ｂ及び制御ゲート１１４ａが各々ドレイン電圧Ｄ、ソース電圧Ｓ及び制御電圧Ｇに接続する。制御ゲートに高電圧Ｇが印加されると、高電場がピーク１１０の周りに形成されるので、電荷がピークフローティングゲート１０４ｃから制御ゲート１１４ａに伝送され、消去速度を増加させることができる。
【００３０】
上記において、本発明の好適な実施の形態について説明したが、本発明の請求範囲を逸脱することなく、当業者は種々の改変をなし得るであろう。
【００３１】
【発明の効果】
ゲート間絶縁領域が蒸着工程を用いて薄く均一に形成され、制御ゲートがピークフローティングゲートを完全に被覆するので、制御ゲートとピークフローティングの間の結合比が増加し、スプリットゲートフラッシュメモリセルの消去効率が向上できる。
【図面の簡単な説明】
【図１】従来技術によるスプリットゲートフラッシュメモリセルの断面図である。
【図２】図２ａ〜図２ｋは、本発明によるスプリットゲートフラッシュメモリセルの製造工程を説明するための断面図である。
【図３】本発明によるスプリットゲートフラッシュメモリセルの断面図である。
【符号の説明】
１００ 基板、 １０２ トンネル酸化物層、 １０２ａ トンネル酸化物領域、 １０４ フローティングゲート層、 １０４ａ 傾斜パターニングフローティングゲート層、 １０４ｂ，１０４ｃ ピークフローティングゲート層、 １０６ 第１絶縁層、 １０６ａ 絶縁パターン層、 １０７ 第１フォトレジストパターン、 １０８ 第２絶縁層、 １０８ａ 絶縁スペーサ、 １１０ａ傾斜側壁、 １１０ ピーク、 １１２ ゲート間絶縁層、 １１４ 制御ゲート層、 １１６ 第２フォトレジストパターン、 １１８ａ ソース、 １１８ｂ ドレイン、 １１８ｃ チャネル領域。
【発明の属する技術分野】
本発明は、スプリットゲートフラッシュメモリセル及びその製造方法に関し、特に、ピークフローティングゲート（ｐｅａｋ ｆｌｏａｔｉｎｇ ｇａｔｅ）を備えるスプリットゲートフラッシュメモリセル及びその製造方法に関する。
【０００２】
【従来の技術】
メモリセルの形状及び大きさが相違すれば、メモリセルがそれぞれ異なって動作する。従って、１つのトランジスタ及び１つのコンデンサを備える単一トランジスタメモリセルのような簡単なセルも様々に変形され、セルの大きさを減少させると共に、その性能を向上させることができるようになった。このような変形は、単一、二重、または三重ポリシリコン層を備えるコンデンサを形成する複数の方法と、ワード線及びビット線用の複数の材料とを含む。
【０００３】
メモリ素子は、フラッシュ電気的消去及びプログラム可能な読み取り専用メモリ（ｅｌｅｃｔｒｉｃａｌｌｙ ｅｒａｓａｂｌｅ ａｎｄ ｅｌｅｃｔｒｉｃａｌｌｙ ｐｒｏｇｒａｍｍａｂｌｅ ｒｅａｄ−ｏｎｌｙ ｍｅｍｏｒｙ：ＥＥＰＲＯＭ）（ｆｌａｓｈ ＥＥＰＲＯＭ）のようなＥＥＰＲＯＭを含む。多くのフラッシュＥＥＰＲＯＭは、フローティングゲートまたはスペーサーに整列されるソース領域及びドレイン領域を有する。
【０００４】
図１は、米国特許第５，９７０，３７１号に開示された通常的なスプリットゲートフラッシュメモリセルを示す。
【０００５】
予め定められたソース１１及びドレイン１３のような多数の活性領域を備える基板１０上に、トンネル酸化物層２０が形成される。次に、トンネル酸化物層２０上にポリシリコン層３０が蒸着される。ポリシリコン層３０の一部が局所シリコン酸化（ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ：ＬＯＣＯＳ）工程を用いて酸化され、ＬＯＣＯＳポリ酸化物３５を形成する。ＬＯＣＯＳポリ酸化物３５をハードマスクとして用い、ＬＯＣＯＳポリ酸化物３５により被覆されていないポリシリコン層３０の残り部をエッチングする。ＬＯＣＯＳポリ酸化物３５の形状はオーバーエッチングを行った後にも一般的に丸い形状であるので、ポリシリコン層３０は鋭い突出部（ｂｅａｋ）３７を有するフローティングゲート３０になる。ゲート間酸化物層６０が蒸着された後、ポリシリコンからなる制御ゲート７０がゲート間酸化物層６０の一部上に形成される。
【０００６】
スプリットゲートフラッシュメモリセルをプログラムするため、ソース１１にある電荷がトンネル酸化物層２０を介してフローティングゲート３０に伝達される。一方、スプリットゲートフラッシュメモリセルを消去するためには、フローティングゲート３０にある電荷がゲート間酸化物層６０を介して制御ゲート７０に移動しなければならない。
【０００７】
しかし、ＬＯＣＯＳポリ酸化物３５が丸くてフローティングゲート３０の鋭い突出部３７を形成するので、フローティングゲート３０と制御ゲート７０との間の酸化物の厚さが均一ではない。また、制御ゲート７０とフローティングゲート３０が別々に形成されるため、制御ゲート７０がフローティングゲート３０を完全に被覆しないので、フローティングゲート３０と制御ゲート７０との間の結合比を減少させることができなく、従ってスプリットゲートフラッシュメモリセルのプログラミング／消去効率が極端に減少する。
【０００８】
【発明が解決しようとする課題】
本発明の目的は、前記のような従来技術の問題点を解決するためにピークフローティングゲートと制御ゲートとの間の結合比を向上させたピークフローティングゲートを備えるスプリットゲートフラッシュメモリセル及びその製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
前記目的を達成するため、本発明は基板を提供する工程と、前記基板上にトンネル酸化物層を形成する工程と、前記トンネル酸化物層の一部上に導電材料からなるピークフローティングゲート層を形成し、前記ピークフローティングゲート層はその上部にピーク構造を有する工程と、前記ピークフローティングゲート層及び前記トンネル酸化物層の残り部上にゲート間絶縁層をコーティングし、前記ゲート間絶縁層上に導電材料からなる制御ゲート層を塗布する工程と、前記制御ゲート層上に制御ゲートパターンを形成する工程と、前記制御ゲートパターンを用いて前記基板に到達するまで前記制御ゲート層、前記ゲート間絶縁層、前記ピークフローティングゲート層及び前記トンネル酸化物層を順次エッチングして、制御ゲート、ゲート間絶縁領域、ピークフローティングゲート及びトンネル酸化物領域を生成する工程と、セルフアライン技法を用いて前記トンネル酸化物領域に隣接するソース及びドレインを形成する工程とを含む。
【００１０】
【発明の実施の形態】
以下、添付の図面を参照して本発明の好適な実施の形態について説明する。
【００１１】
図２ａ〜図２ｋは、本発明の好適な実施の形態によるスプリットゲートフラッシュメモリセルの製造方法を示す。
【００１２】
図２ａを参照すれば、好ましくはシリコン基板である基板１００が提供され、基板１００上にトンネル酸化物層１０２が熱成長する。具体的に、熱酸化工程または大気または減圧化学的気相成長法（ｌｏｗ ｐｒｅｓｓｕｒｅ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＬＰＣＶＤ）工程を用いて、トンネル酸化物層１０２が形成される。
【００１３】
ＬＰＣＶＤを用いてＳｉＨ４を還元させ、トンネル酸化物層１０２上に例えばポリシリコンのような導電材料からなるフローティングゲート層１０４が蒸着される。フローティングゲート層１０４上にシリコン窒化物のような絶縁材料からなる第１絶縁層１０６が蒸着される。
【００１４】
図２ｂを参照すれば、第１絶縁層１０６上にフォトレジスト層が塗布された後、フォトレジスト層が成長（ｄｅｖｅｌｏｐ）されるので、フォトレジスト層はフローティングゲート層が形成される予定の領域に対応するパターンを有する第１フォトレジストパターン１０７になる。第１フォトレジストパターン１０７を用いて、第１絶縁層１０６の一部をフローティングゲート層１０４までエッチングすることで、絶縁パターン層１０６ａを形成することができる。その後、第１フォトレジストパターン１０７を除去する。
【００１５】
図２ｃを参照すれば、乾式エッチング工程で絶縁パターン層１０６ａをマスクとして用いてフローティングゲート層１０４の予め定められた部分をトンネル酸化物層１０２まで急勾配にエッチングし、トンネル酸化物層の一部の上部表面を露出しながら傾斜側壁１１０ａを有する傾斜パターンフローティングゲート層１０４ａを形成することができる。
【００１６】
図２ｄを参照すれば、絶縁パターン層１０６ａの上部表面及び側壁、傾斜パターンフローティングゲート層１０４ａの傾斜側壁１１０ａ及びトンネル酸化物層１０２の露出された上部表面全体に、例えばシリコン窒化物のような絶縁材料からなる第２絶縁層１０８を共形的に蒸着する。その後、図２ｅに示すように、第２絶縁層１０８を乾式エッチングすることで、少なくとも傾斜パターンフローティングゲート層１０４ａの傾斜側壁１１０ａを被覆する絶縁材料からなる絶縁スペーサー１０８ａを形成する。必要であれば、絶縁スペーサー１０８ａは絶縁パターン層１０６ａの側壁にも形成することができる。絶縁スペーサー１０８ａは、絶縁パターン層１０６ａと異なるエッチング選択度を有する材料で作るのが望ましい。
【００１７】
図２ｆを参照すれば、絶縁パターン層１０６ａを湿式エッチング工程を用いて除去する。
【００１８】
図２ｇを参照すれば、傾斜パターンフローティングゲート層１０４ａを乾式エッチング工程を用いて所定の深さまで急勾配にエッチングし、ピーク１１０を有するピークフローティングゲート層１０４ｂを形成する。ピーク１１０を斜めに形成するため、絶縁スペーサー１０８ａが近いほど傾斜パターンフローティングゲート層１０４ａを少なくエッチングする。
【００１９】
図２ｈを参照すれば、絶縁スペーサー１０８ａを湿式エッチング工程を用いて除去し、上部にピーク１１０を有するピークフローティングゲート層１０４ｂがトンネル酸化物層１０２の一部上に形成される。ピーク１１０は、後述のようにスプリットゲートフラッシュメモリセルのソース及びドレインの中間領域に形成するのが望ましい。ピーク１１０は後述するように、ドレインの近くに形成するのがより望ましい。
【００２０】
図２ｉを参照すれば、トンネル酸化物層１０２の露出された上部表面及びピークフローティングゲート層１０４ｂの上部に絶縁材料からなるゲート間（ｉｎｔｅｒ−ｇａｔｅ）絶縁層１１２が共形的に被覆される。ゲート間絶縁層１１２は均等に薄いものが好ましい。その後、ゲート間絶縁層１１２上に導電材料からなる制御ゲート層１１４が共形的に塗布される。ゲート間絶縁層１１２は、例えば酸化物／窒化物／酸化物からなる１つ以上の複合誘電薄膜で作り、制御ゲート層１１４は単一または複合ポリシリコン、または金属で作るのが好ましい。
【００２１】
図２ｊを参照すれば、第２フォトレジストパターン１１６が制御ゲート層１１４上に形成される。第２フォトレジストパターン１１６はチャンネル領域と同じ大きさを有するのが好ましいが、チャンネル領域は後述するように、スプリットゲートフラッシュメモリセルのソースとドレインの間の領域である。従って、第２フォトレジストパターン１１６はピークフローティングゲート層１０４ｂのピーク１１０上に位置するのが好ましい。
【００２２】
図２ｋを参照すれば、第２フォトレジストパターン１１６を用いて制御ゲート層１１４、ゲート間絶縁層１１２、ピークフローティングゲート層１０４ｂ及びトンネル酸化物層１０２を基板１００に到達するまで、例えば乾式エッチング工程を用いてエッチングし、制御ゲート１１４ａ、ゲート間絶縁領域１１２ａ、ピークフローティングゲート１０４ｃ、トンネル酸化物領域１０２ａを順次に形成することができる。第２フォトレジストパターン１１６が制御ゲート１１４ａと同じ大きさを有するのは当然であるので、第２フォトレジストパターン１１６が制御ゲートパターンに称されることもある。
【００２３】
トンネル酸化物領域１０２ａを用いて基板１００内にセルフアラインイオン打ち込み工程でドレイン１１８ａ及びソース１１８ｂを形成し、基板１００をドレイン１１８ａ、ソース１１８ｂ及びドレイン１１８ａとソース１１８ｂとの間に位置するチャンネル領域１１８ｃに分ける。具体的に、ｎチャンネルスプリットゲートフラッシュメモリセルに高濃度の例えばＰまたはＡｓからなるｎ型ドーパント（ｄｏｐａｎｔ）を打ち込み、ｎ＋ドレイン１１８ａ及びｎ＋ソース１１８ｂを形成する。
【００２４】
ゲート間絶縁領域１１２ａは蒸着工程を用いて薄く均一に形成し、制御ゲート１１４ａはピークフローティングゲート１０４ｃを完全に被覆するので、制御ゲート１１４ａとピークフローティングゲート１０４ｃとの間の結合比が増加し、スプリットゲートフラッシュメモリセルの消去効率を向上させることができる。
【００２５】
図３は、本発明によるスプリットゲートフラッシュメモリセルの製造工程を用いて製造したスプリットゲートフラッシュメモリセルを示す。
【００２６】
トンネル酸化物領域１０２ａが基板１００の一部領域上に形成される。トンネル酸化物領域１０２ａをセルフアラインマスクとして用い、セルフアラインイオン打ち込み工程でソース１１８ｂ及びドレイン１１８ａを形成する。トンネル酸化物領域１０２ａ下に位置する基板１００の一部領域がチャンネル領域１１８ｃに相当するので、チャンネル領域１１８ｃの両端はそれぞれソース１１８ｂ及びドレイン１１８ａに隣接するようになる。
【００２７】
ピーク１１０を有する導電材料からなるピークフローティングゲート１０４ｃがトンネル酸化物領域１０２ａの一部上に形成される。ピーク１１０はトンネル酸化物領域１０２ａの中間部の周りに位置するのが好ましい。ピーク１１０はドレイン１１８ａの近くに位置するのがより好ましい。
【００２８】
トンネル酸化物領域１０２ａの残り部及びピークフローティングゲート１０４ｃの上部表面上にゲート間絶縁領域１１２ａが薄い厚さで共形的に形成される。ゲート間絶縁領域１１２ａが制御ゲート１１４ａにより完全に被覆される。
【００２９】
ドレイン１１８ａ、ソース１１８ｂ及び制御ゲート１１４ａが各々ドレイン電圧Ｄ、ソース電圧Ｓ及び制御電圧Ｇに接続する。制御ゲートに高電圧Ｇが印加されると、高電場がピーク１１０の周りに形成されるので、電荷がピークフローティングゲート１０４ｃから制御ゲート１１４ａに伝送され、消去速度を増加させることができる。
【００３０】
上記において、本発明の好適な実施の形態について説明したが、本発明の請求範囲を逸脱することなく、当業者は種々の改変をなし得るであろう。
【００３１】
【発明の効果】
ゲート間絶縁領域が蒸着工程を用いて薄く均一に形成され、制御ゲートがピークフローティングゲートを完全に被覆するので、制御ゲートとピークフローティングの間の結合比が増加し、スプリットゲートフラッシュメモリセルの消去効率が向上できる。
【図面の簡単な説明】
【図１】従来技術によるスプリットゲートフラッシュメモリセルの断面図である。
【図２】図２ａ〜図２ｋは、本発明によるスプリットゲートフラッシュメモリセルの製造工程を説明するための断面図である。
【図３】本発明によるスプリットゲートフラッシュメモリセルの断面図である。
【符号の説明】
１００ 基板、 １０２ トンネル酸化物層、 １０２ａ トンネル酸化物領域、 １０４ フローティングゲート層、 １０４ａ 傾斜パターニングフローティングゲート層、 １０４ｂ，１０４ｃ ピークフローティングゲート層、 １０６ 第１絶縁層、 １０６ａ 絶縁パターン層、 １０７ 第１フォトレジストパターン、 １０８ 第２絶縁層、 １０８ａ 絶縁スペーサ、 １１０ａ傾斜側壁、 １１０ ピーク、 １１２ ゲート間絶縁層、 １１４ 制御ゲート層、 １１６ 第２フォトレジストパターン、 １１８ａ ソース、 １１８ｂ ドレイン、 １１８ｃ チャネル領域。
Claims (10)
- （ａ）基板を提供する工程と、
（ｂ）前記基板上にトンネル酸化物層を形成する工程と、
（ｃ）前記トンネル酸化物層の一部上に導電材料からなるピークフローティングゲート層を形成し、前記ピークフローティングゲート層はその上部にピーク構造を有する工程と、
（ｄ）前記ピークフローティングゲート層及び前記トンネル酸化物層の残り部上にゲート間絶縁層をコーティングし、前記ゲート間絶縁層上に導電材料からなる制御ゲート層を塗布する工程と、
（ｅ）前記制御ゲート層上に制御ゲートパターンを形成する工程と、
（ｆ）前記制御ゲートパターンを用いて前記基板に到達するまで前記制御ゲート層、前記ゲート間絶縁層、前記ピークフローティングゲート層及び前記トンネル酸化物層を順次エッチングして、制御ゲート、ゲート間絶縁領域、ピークフローティングゲート及びトンネル酸化物領域を生成する工程と、
（ｇ）セルフアライン技法を用いて前記トンネル酸化物領域に隣接するソース及びドレインを形成する工程とを含むことを特徴とするスプリットゲートフラッシュメモリセルの製造方法。 - 前記工程（ｃ）は、
（ｃ１）前記トンネル酸化物層上に導電材料からなるフローティングゲート層を蒸着する工程と、
（ｃ２）前記フローティングゲート層上に絶縁材料からなるマスク層を形成する工程と、
（ｃ３）前記マスク層を用いて、前記フローティングゲート層の予め定められた部分を前記トンネル酸化物層まで急勾配にエッチングし、傾斜側壁を有する傾斜パターンフローティングゲート層を形成する工程と、
（ｃ４）絶縁材料からなるスペーサーを形成して前記傾斜パターンフローティングゲート層の少なくとも前記傾斜側壁を被覆し、前記マスク層を除去する工程と、
（ｃ５）前記スペーサーを用いて、前記傾斜パターンフローティングゲート層を予め定められた深さまで急勾配にエッチングして、上部に前記ピーク構造を有する前記ピークフローティングゲート層を形成し、前記スペーサーを除去する工程とを含むことを特徴とする請求項１に記載のスプリットゲートフラッシュメモリセルの製造方法。 - 前記ピーク構造は、前記ドレインの周りに位置することを特徴とする請求項１に記載のスプリットゲートフラッシュメモリセルの製造方法。
- 前記マスク層は、前記スペーサーと異なるエッチング選択度を有することを特徴とする請求項２に記載のスプリットゲートフラッシュメモリセルの製造方法。
- ソース、ドレイン及び前記ソースと前記ドレインとの間のチャンネル領域で形成された基板と、
前記チャンネル領域上に形成されたトンネル酸化物領域と、
前記トンネル酸化物領域の一部上に導電材料から形成され、その上部にピーク構造を有するピークフローティングゲートと、
前記トンネル酸化物領域の残り部及び前記ピークフローティングゲート上に形成されたゲート間絶縁領域と、
前記ゲート間絶縁領域上に形成された導電材料からなる制御ゲートとを含み、
前記制御ゲート、前記ゲート間絶縁領域、前記ピークフローティングゲート及び前記トンネル酸化物領域が前記チャンネル領域と同じ大きさを有するマスクを用いて形成されることを特徴とするスプリットゲートフラッシュメモリセル。 - 前記ピーク構造は前記ドレインの周りに位置することを特徴とする請求項５に記載のスプリットゲートフラッシュメモリセル。
- 請求項１の方法により製造されたスプリットゲートフラッシュメモリセルであって、
ソース、ドレイン及び前記ソースと前記ドレインとの間のチャンネル領域で形成された基板と、
前記チャンネル領域上に形成されたトンネル酸化物領域と、
前記トンネル酸化物領域の一部上に導電材料から形成され、その上部にピーク構造を有するピークフローティングゲートと、
前記トンネル酸化物領域の残り部及び前記ピークフローティングゲート上に形成されたゲート間絶縁領域と、
前記ゲート間絶縁領域上に形成された導電材料からなる制御ゲートとを含み、
前記制御ゲート、前記ゲート間絶縁領域、前記ピークフローティングゲート及び前記トンネル酸化物領域が前記チャンネル領域と同じ大きさを有するマスクを用いて形成されることを特徴とするスプリットゲートフラッシュメモリセル。 - 前記工程（ｃ）は、
（ｃ１）前記トンネル酸化物層上に導電材料からなるフローティングゲート層を蒸着する工程と、
（ｃ２）前記フローティングゲート層上に絶縁材料からなるマスク層を形成する工程と、
（ｃ３）前記マスク層を用いて、前記フローティングゲート層の予め定められた部分を前記トンネル酸化物層まで急勾配にエッチングし、傾斜側壁を有する傾斜パターンフローティングゲート層を形成する工程と、
（ｃ４）絶縁材料からなるスペーサーを形成して前記傾斜パターンフローティングゲート層の少なくとも前記傾斜側壁を被覆し、前記マスク層を除去する工程と、
（ｃ５）前記スペーサーを用いて、前記傾斜パターンフローティングゲート層を予め定められた深さまで急勾配にエッチングして、上部に前記ピーク構造を有する前記ピークフローティングゲート層を形成し、前記スペーサーを除去する工程とを含むことを特徴とする請求項７に記載のスプリットゲートフラッシュメモリセル。 - 前記ピーク構造が前記ドレインの周りに位置することを特徴とする請求項７に記載のスプリットゲートフラッシュメモリセル。
- 前記マスク層が前記スペーサーと異なるエッチング選択度を有することを特徴とする請求項８に記載のスプリットゲートフラッシュメモリセル。
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