KR101347239B1 - 플래쉬 메모리 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 플래쉬 메모리 소자 및 그 제조 방법에 관한 것으로, 소정의 온도 및 압력에서 비정질 실리콘과 결정질 실리콘이 공존하는 혼합상의 실리콘막을 형성한 후 열처리 공정으로 결정화시켜 나노 사이즈의 그레인을 갖는 폴리실리콘막을 형성하고, 이를 플로팅 게이트로 이용한다. 이로부터 본 발명은 플래쉬 메모리 소자의 프로그램 및 소거 속도를 향상시킬 수 있고, 열적 안정성을 향상시킬 수 있어 소자의 특성을 향상시킬 수 있다.
플로팅 게이트, 그레인, 나노 사이즈, 비정질 실리콘, 결정질 실리콘, 혼합상
Description
본 발명은 플래쉬 메모리 소자(flash memory device) 및 그 제조 방법에 관한 것으로, 특히 나노 사이즈의 그레인을 갖는 폴리실리콘막을 이용하여 플로팅 게이트를 형성하는 플래쉬 메모리 소자 및 그 제조 방법에 관한 것이다.
플래쉬 메모리 소자는 데이터의 프로그램 및 소거가 가능하고, 프로그램된 데이터를 읽을 수 있는 비휘발성 메모리 소자이다. 플래쉬 메모리 소자는 터널 산화막에 의해 반도체 기판과 절연되며 플로팅 게이트와 콘트롤 게이트 사이에 유전체막이 형성된 게이트 전극과 게이트 전극 양측에 형성된 소오스/드레인 접합 영역으로 구성된 셀 구조를 갖는다.
이러한 플래쉬 메모리 소자는 플로팅 게이트에 전하를 주입하고 빼내는 작용에 의해 프로그램 및 소거된다. 즉, 콘트롤 게이트에 인가된 포지티브(positive) 전압이 플로팅 게이트에 커플링되어 파울러 노드하임(Fowler-Nordheim; FN) 터널 링(tunneling) 또는 핫-캐리어 주입(hot-carrier injection)에 의해 기판으로부터 전자들이 터널 산화막을 거쳐 플로팅 게이트 내로 포획(capture)되는 것을 원리로 프로그램된다. 이와 반대로, 소거(erase) 동작은 콘트롤 게이트에 인가된 네가티브(negative) 전압에 의해 플로팅 게이트 내의 전자들이 기판으로 빠져나가는 것을 원리로 한다.
디자인 룰이 작아질수록 40㎚이하의 플래쉬 메모리 소자에서는 문턱 전압(threshold voltage)을 낮춰 고속 프로그램이 가능하도록 하기 위해서 플로팅 게이트로 이용되는 폴리실리콘막의 그레인 수를 증대시키고, 터널링 필드를 증대시켜야 한다. 이를 위해서는 플로팅 게이트의 면적을 증가시킬 수도 있으나, 이 경우는 소자의 사이즈가 줄어들게 됨에 따라 한계가 있다. 따라서, 플로팅 게이트로 이용되는 폴리실리콘막의 그레인 사이즈를 줄여야 한다. 그레인 사이즈가 줄어들게 되면 그레인 바운더리(grain boundary)의 수가 증가하게 되고, 그레인 바운더리의 수가 증가될수록 플래쉬 메모리 소자의 소거 속도가 빨라지게 된다. 따라서, 플로팅 게이트로 이용되는 폴리실리콘막의 그레인 사이즈를 줄이게 되면 플래쉬 메모리 소자의 프로그램 속도 및 소거 속도를 향상시킬 수 있다. 또한, 폴리실리콘막의 그레인 사이즈가 작아지면, 특히 나노 사이즈로 작아지면 플로팅 게이트의 열적 안정성을 향상시켜 소자의 특성을 향상시킬 수도 있다.
그러나, 폴리실리콘막을 형성하기 위해 양산에 주로 이용되는 퍼니스 장치의 경우 폴리실리콘막의 그레인 사이즈를 50㎚ 이하로 콘트롤하기 어렵다. 따라서, 고집적 플래쉬 메모리 소자의 동작 속도 및 특성을 향상시킬 수 없다.
본 발명은 나노 사이즈의 그레인을 갖는 폴리실리콘막을 이용하여 플로팅 게이트를 형성함으로써 프로그램 및 소거 속도를 향상시키고 열적 안정성을 향상시킬 수 있는 플래쉬 메모리 소자 및 그 제조 방법을 제공한다.
본 발명은 비정질 실리콘과 결정질 실리콘이 공존하는 혼합상의 실리콘막을 형성한 후 열처리 공정을 실시하여 나노 사이즈의 그레인을 갖는 폴리실리콘막을 형성하고, 이를 플로팅 게이트로 이용함으로써 플로그램 및 소거 속도를 향상시키고 열적 안정성을 향상시킬 수 있는 플래쉬 메모리 소자 및 그 제조 방법을 제공한다.
본 발명의 일 양태에 따른 플래쉬 메모리 소자는 반도체 기판 상부의 소정 영역에 터널 절연막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층된 게이트 전극; 및 상기 게이트 전극 양측의 상기 반도체 기판상에 형성된 소오스/드레인 접합 영역을 포함하며, 상기 플로팅 게이트는 비정질 실리콘과 결정질 실리콘의 혼합상의 실리콘막을 열처리하여 형성되는 35㎚ 이하의 그레인 사이즈를 갖는 폴리실리콘막으로 형성된다.
상기 터널 절연막은 SiO2, SiON, Si3N4, GexOyNz, GexSiyOz 또는 고유전율 물 질 중 적어도 어느 하나를 이용하여 형성된다.
상기 유전체막은 ONO 구조, SiO2, SiON, Si3N4, GexOyNz, GexSiyOz 또는 고유전율 물질 중 적어도 어느 하나를 이용하여 형성된다.
상기 콘트롤 게이트는 폴리실리콘막, 금속막, 금속 질화막, 내화성 금속으로부터 얻어지는 금속 실리사이드막 또는 이들의 적층막으로 형성된다.
본 발명의 다른 양태에 따른 플래쉬 메모리 소자의 제조 방법은 반도체 기판 상부에 터널 절연막을 형성한 후 그 상부에 비정질 실리콘과 결정질 실리콘의 혼합상의 실리콘막을 형성하는 단계; 상기 실리콘막을 열처리하여 수 내지 수십 나노의 그레인을 갖는 폴리실리콘막을 형성하는 단계; 상기 폴리실리콘막을 패터닝한 후 전체 구조 상부에 유전체막 및 도전층을 형성하는 단계; 상기 도전층 내지 상기 터널 절연막을 패터닝하여 플로팅 게이트 및 콘트롤 게이트가 적층된 게이트 전극을 형성하는 단계; 및 상기 게이트 전극 양측의 상기 반도체 기판상에 불순물 이온 주입 공정을 실시하여 접합 영역을 형성하는 단계를 포함한다.
상기 혼합상의 실리콘막은 670 내지 730℃의 온도와 15 내지 35Torr의 압력에서 형성한다.
상기 혼합상의 실리콘막은 실리콘 소오스 가스, 도전성 불순물 가스 및 캐리어 가스를 유입시켜 형성한다.
상기 열처리 공정은 N2 분위기와 900 내지 950℃의 온도에서 30분 내지 2시 간동안 실시한다.
상기 열처리 공정은 1000 내지 1100℃의 온도에서 5분 이하로 급속 열처리한다.
상기 열처리 공정은 N2, Ar, He, H2 중 적어도 어느 하나의 가스를 더 추가하여 실시한다.
상기 폴리실리콘막은 35㎚ 이하 사이즈의 그레인을 갖는다.
본 발명에 의하면, 소정의 온도 및 압력에서 비정질 실리콘과 결정질 실리콘이 공존하는 혼합상의 실리콘막을 형성한 후 열처리 공정으로 결정화시켜 나노 사이즈의 그레인을 갖는 폴리실리콘막을 형성하고, 이를 플로팅 게이트로 이용한다. 따라서, 플래쉬 메모리 소자의 프로그램 및 소거 속도를 향상시킬 수 있고, 열적 안정성을 향상시킬 수 있으며, 터널 절연막 상부에서 산화막 밸리(oxide valley) 형성을 감소시킬 수 있어 소자의 특성을 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하 도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 여러 층 및 각 영역을 명확하게 표현하기 위하여 두께를 확대하여 표현하였으며 도면상에서 동일 부호는 동일한 요소를 지칭하도록 하였다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 “상부에” 또는 “위에” 있다고 표현되는 경우는 각 부분이 다른 부분의 “바로 상부” 또는 “바로 위에” 있는 경우뿐만 아니라 각 부분과 다른 부분의 사이에 또 다른 부분이 있는 경우도 포함한다.
도 1은 본 발명의 일 실시 예에 따른 플래쉬 메모리 소자의 단면도로서, 일 셀의 단면도이다.
도 1을 참조하면, 본 발명의 일 실시 예에 따른 플래쉬 메모리 소자는 반도체 기판(110) 상부의 소정 영역에 터널 절연막(120), 나노 사이즈의 그레인을 갖는 폴리실리콘막으로 형성된 플로팅 게이트(130), 유전체막(140) 및 콘트롤 게이트(150)가 적층된 게이트 전극(100)과, 게이트 전극(100) 양측의 반도체 기판(110) 상에 형성된 소오스/드레인 접합부(160)을 포함한다.
반도체 기판(110)은 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어질 수 있다.
터널 절연막(120)은 SiO2, SiON, Si3N4, GexOyNz, GexSiyOz 또는 고유전율 물질 등이 이용될 수 있으며, 이들의 조합, 예를들면 상기 물질들 중에서 선택된 2종 이상의 물질이 차례로 적층된 구조로 이루어질 수 있다. 여기서, 예를들어 SiO2는 산화 공정으로 형성될 수 있는데, 1000∼1100℃ 온도에서 O2 가스를 이용한 건식 산화, 1000∼1100℃ 온도에서 수증기 분위기를 이용하는 습식 산화, O2 가스와 HCl 가스의 혼합 가스를 이용하는 HCl 산화, O2 가스와 C2H3Cl3 가스의 혼합 가스를 이용한 산화, O2 가스와 C2H2Cl2 가스의 혼합 가스를 이용한 산화 등으로 형성한다. 또한, 고유전율 물질은 HfO2, ZrO2, Al2O3, Ta2O5, 하프늄 실리케이트, 지르코늄 실리케이트 또는 이들의 조합막 등을 원자층 증착법으로 형성할 수 있다.
플로팅 게이트(130)은 나노 사이즈, 예를들어 50㎚ 이하의 그레인을 갖는 폴리실리콘막을 이용하여 형성한다. 나노 사이즈의 그레인을 갖는 폴리실리콘막은 비정질 실리콘과 결정질 실리콘이 공존하는 혼합상(moxed pahse)의 실리콘막을 열처리함으로써 형성될 수 있다. 혼합상의 실리콘막을 형성하기 위해서는 이후 설명될 박막 증착 장치를 이용하여 670∼730℃의 온도와 15∼35Torr의 압력에서 증착 공정을 실시하며, SiH4 가스 또는 Si2H6 가스등의 실리콘 소오스 가스와 PH3 가스 등의 도전성 불순물 가스, N2 및 H2중 적어도 어느 하나의 캐리어 가스를 유입하여 형성한다. 이때, 실리콘 소오스 가스는 50∼400sccm의 양으로 유입하고, 도전성 불순물 가스는 5∼40sccm의 양으로 유입하며, 캐리어 가스는 0∼5slm의 양으로 유입한다. 이러한 조건으로 형성된 혼합상의 실리콘막은 도 2에 도시된 바와 같이 비정질 실리콘과 8㎚ 이하 사이즈의 그레인을 갖는 결정질 실리콘이 공존하게 된다. 이러한 혼합상의 실리콘막을 열처리하면 도 3에 도시된 바와 같이 결정화되어 폴리실리콘 막이 형성되며, 폴리실리콘막의 그레인 사이즈는 약 35㎚ 이하가 된다. 이때, 열처리 공정은 N2 분위기와 900∼950℃의 온도에서 30분 내지 2시간동안 실시하거나, 급속 열처리 장비를 이용할 경우 1000∼1100℃의 온도에서 5분 이하로 실시한다. 한편, 폴리실리콘막의 그레인 사이즈를 더 줄이기 위해 혼합상의 실리콘막을 형성할 때 실리콘 소오스 가스와 함께 N2O 가스를 더 유입시킬 수도 있다.
유전체막(140)은 ONO막을 이용하거나 터널 절연막(120)과 마찬가지로 SiO2, SiON, Si3N4, GexOyNz, GexSiyOz 또는 고유전율 물질 등을 이용할 수 있다. 유전체막(140)은 터널 절연막(120)보다 두껍게 형성하는 것이 바람직하다.
콘트롤 게이트(150)는 폴리실리콘막, W, Pt, Al 등의 금속막, TiN 등의 금속 질화막, Co, Ni, Ti, Hf, Pt 등의 내화성 금속(refractory metal)으로부터 얻어지는 금속 실리사이드막 또는 이들의 적층막으로 형성할 수 있다. 예를들어 콘트롤 게이트(150)는 폴리실리콘막과 금속 실리사이드막을 적층하여 형성하거나, 폴리실리콘막과 금속막을 적층하여 형성할 수 있다. 여기서, 폴리실리콘막은 SiH2Cl2 가스 등의 실리콘 소오스 가스와 PH3 가스 등의 불순물 소오스 가스를 사용하여 LPCVD 방법으로 형성할 수 있다.
소오스/드레인 접합부(160)은 형성하고자 하는 플래쉬 메모리 셀의 타입에 따라 n형 또는 p형 불순물을 반도체 기판(110)에 주입하여 형성한다. 접합부(160)는 저농도 이온 주입 공정으로 저농도 이온 주입 영역(Lightly Dopoed Drain; LDD) 을 얕게 형성한 후 고농도 이온 주입 공정으로 깊은 고농도 이온 주입 영역을 깊게 형성할 수 있다. 저농도 이온 주입 영역을 포함함으로써 높은 전압을 인가하더라도 항복(breakdown)이 발생하는 것을 효과적으로 억제할 수 있다. 또한, 고농도 이온 주입 영역과 저농도 이온 주입 영역의 하부에 인접하여 이들 영역과 반대 도전형의 불순물로 도핑되어 형성된 할로(halo) 영역을 더 포함하는 것이 바람직하다. 할로 영역을 더 포함함으로써 프로그램 동작 시에 열전자를 보다 효과적으로 유지할 수 있다.
또한, 게이트 전극(100) 측벽에 스페이서(170)가 더 형성될 수 있으며, 스페이서(170)는 접합부(160)를 저농도 이온 주입 영역과 고농도 이온 주입 영역으로 형성하는 경우 고농도 이온 주입 영역 형성 이전에 형성할 수 있다.
도 4 및 도 5는 본 발명의 일 실시 예에 따른 플래쉬 메모리 소자의 제조 방법에서 비정질 실리콘과 결정질 실리콘이 공존하는 혼합상의 실리콘막을 형성하기 위한 박막 증착 장치의 개략 단면도 및 평면도이다. 본 실시 예에서는 회전하는 분사구를 통해 원료 가스가 분사되어 박막이 증착되는 CVD 방법을 이용하여 혼합상의 실리콘막을 형성한다.
도 4 및 도 5를 참조하면, 본 발명에 이용되는 박막 증착 장치는 챔버(210)와, 복수의 기판(200)이 안착되고 가열 수단이 설치된 기판 안착 수단(220)과, 회전하는 몸체부(231)와 몸체부(231)에 접속되어 소오스 가스를 분사하는 복수의 가스 분사부(232)를 포함하는 가스 분사 수단(230)과, 가스 분사 수단(230)에 실리콘 소오스 가스와 도전성 불순물 가스를 캐리어 가스와 함께 공급하기 위한 가스 공급 수단(240)을 포함한다. 또한, 챔버(210) 내부를 배기하는 배기 수단(250)을 더 포함한다.
여기서, 기판 안착 수단(220) 상에는 도 5에 도시된 바와 같이 4개의 기판(200)이 안착될 수 있다. 기판 안착 수단(220)은 소정의 회전 부재를 통해 회전할 수도 있고, 상하 운동을 할 수 있을 뿐만 아니라 복수의 리프트 핀을 포함할 수도 있다. 또한, 기판 안착 수단(220)에는 가열 수단이 더 설치되어 안착된 기판(200)을 가열하게 된다. 예를들어 기판 안착 수단(220)의 가열 수단은 기판(200)을 비정질 실리콘과 결정질 실리콘이 공존하는 혼합상의 실리콘막이 형성될 수 있도록 670∼730℃의 온도로 가열한다.
가스 분사부(230)는 회전하는 몸체부(231)를 포함하고, 몸체부(231)는 그 일부가 챔버(210)의 외측으로 돌출되어 소정의 회전 부재(미도시)와 접속되어 회전 하는 것이 바람직하다. 그리고 챔버(210) 내측으로 연장된 몸체부(231)에는 도 5에 도시된 바와 같이 4개의 가스 분사부(232a, 232b, 232c 및 232d; 232)가 마련되어 실리콘 소오스 가스와 도전성 불순물 가스를 캐리어 가스와 함께 분사한다.
그리고, 가스 공급 수단(240)은 몸체부(210)를 통해 가스 분사부(232a, 232b, 232c 및 232d)에 실리콘 소오스 가스와 도전성 불순물 가스를 공급한다. 또한, 4개의 가스 분사부(232a, 232b, 232c 및 232d)는 도면에서와 같이 + 형상으로 몸체부(210)를 중심으로 상하좌우에 각기 배치된다.
상기 박막 증착 장비는 가스 분사부(232a, 232b, 232c 및 232d)를 통해 소오 스 가스, 반응 가스 및 퍼지 가스가 유입된다면 원자층 증착(Atomic Layer Deposition; ALD) 장비로도 이용될 수 있다.
상기한 바와 같은 박막 증착 장치를 이용하여 제조된 본 발명의 일 실시 예에 따른 플래쉬 메모리 소자는 제조 방법 및 주변 회로 배치에 따라 NOR형 플래쉬 메모리 소자 또는 NAND형 플래쉬 메모리 소자가 제조될 수도 있다. 또한, NAND형 플래쉬 메모리 소자는 SASTI(Self Align Shallow Trench Isolation) 또는 SAFG(Self Align Floating Gate) 등의 다양한 방법으로 형성될 수 있다. 이하에서는 SASTI 공정 및 SAFG 공정을 이용한 플래쉬 메모리 소자의 제조 방법을 예로들어 설명하기로 한다.
도 6은 본 발명의 일 실시 예에 따른 플래쉬 메모리 소자의 레이아웃이고, 도 7(a) 내지 도 7(e) 및 도 8(a) 내지 도 8(e)는 본 발명의 일 실시 예에 따른 SASTI 공정을 적용한 플래쉬 메모리 소자의 제조 방법을 순서적으로 설명하기 위해 도 2의 Ⅰ-Ⅰ' 라인 및 Ⅱ-Ⅱ' 라인을 따라 절취한 상태의 단면도이다.
도 6, 도 7(a) 및 도 8(a)를 참조하면, 반도체 기판(110) 상부에 터널 절연막(120), 비정질 실리콘과 결정질 실리콘이 공존하는 혼합상의 실리콘막(130a)을 형성한다. 터널 절연막(120)은 산화막, 질화막 또는 고유전 절연막을 이용하여 형성할 수 있다. 터널 절연막(120)을 산화막으로 형성할 경우 산화막은 예를들어 750∼800℃의 온도에서 산화 공정을 실시한 후 반도체 기판(110)과의 결함 밀도를 최 소화시키기 위하여 900∼1000℃의 온도에서 N2 가스를 이용한 열처리 공정을 20분∼30분동안 실시하여 형성한다. 그리고, 비정질 실리콘과 결정질 실리콘의 혼합상의 실리콘막(130a)은 670∼730℃의 온도와 15∼35Torr의 압력에서 SiH4 가스 또는 Si2H6 가스등의 실리콘 소오스 가스와 PH3 가스 등의 도전성 불순물 가스, N2 및 H2중 적어도 어느 하나의 캐리어 가스를 유입하여 형성한다. 이렇게 형성된 혼합상의 실리콘막(130a)은 비정질 실리콘과 5∼8㎚ 정도 사이즈의 그레인을 갖는 결정질 실리콘이 공존하게 된다. 한편, 혼합상의 실리콘막(130a)을 형성할 때 실리콘 소오스 가스와 함께 N2O 가스를 더 유입시킬 수도 있는데, 이 경우 이후 열처리 공정에 의해 형성되는 폴리실리콘막의 그레인 사이즈를 더 줄일 수 있다.
도 6, 도 7(b) 및 도 8(b)를 참조하면, 혼합상의 실리콘막(130a)을 열처리하여 나노 사이즈의 그레인을 갖는 폴리실리콘막(130b)을 형성한다. 여기서, 열처리 공정은 N2 분위기와 900∼950℃의 온도에서 30분 내지 2시간동안 실시하거나, 급속 열처리 장비를 이용할 경우 1000∼1100℃의 온도에서 5분 이하로 실시한다. 이렇게 하여 형성된 폴리실리콘막(130b)의 그레인 사이즈는 예를들어 약 35㎚ 이하가 된다. 또한, 열처리 공정시 산화를 방지하기 위하여 N2, Ar, He, H2 중 적어도 어느 하나의 가스를 더 추가한다.
도 6, 도 7(c) 및 도 8(c)를 참조하면, 나노 사이즈의 그레인을 갖는 폴리실리콘막(130b) 상부에 패드 산화막(180) 및 패드 질화막(190)을 순차적으로 형성한 다. 그리고, 패드 질화막(190) 상부에 감광막(미도시)을 형성한 후 소자 분리 마스크를 이용한 사진 및 현상 공정으로 감광막을 패터닝한다. 패터닝된 감광막을 식각 마스크로 패드 질화막(190)부터 터널 절연막(120)까지 식각한 후 노출된 반도체 기판(110)을 소정 깊이로 식각하여 일 방향, 예를들어 세로 방향으로 연장되며 소정의 간격으로 복수의 트렌치(200)를 형성한다. 이후 감광막을 제거한다.
도 6, 도 7(d) 및 도 8(d)를 참조하면, 산화 공정을 실시하여 트렌치(200) 상부에 월 산화막(미도시)을 형성하여 트렌치(200) 형성시 발생된 반도체 기판(110)의 손상을 보상한다. 그리고, 트렌치(200)가 매립되도록 전체 구조 상부에 절연막을 형성한다. 트렌치(200)를 매립하는 절연막은 예를들어 HDP 산화막을 이용할 수 있고, 트렌치(200)의 사이즈에 따라 원자층 증착법과 CVD법을 이용하여 형성할 수 있다. 그리고, CMP 공정을 실시하여 패드 질화막(190)이 노출되도록 절연막을 평탄화하여 소자 분리막(210)을 형성한다. 이후 예를들어 인산 케미컬을 이용하는 습식 식각 공정으로 패드 질화막(190)을 제거한 후 예를들어 불산 용액(HF) 또는 BOE(Buffered Oxide Etchant) 등의 습식 케미컬을 이용하여 소자 분리막(210)의 일부 두께 식각한다. 이때, 패드 산화막(180)도 제거되며, 소자 분리막(210)은 터널 절연막(120)이 노출되지 않는 두께로 식각한다.
도 6, 도 7(e) 및 도 8(e)를 참조하면, 전체 구조 상부에 유전체막(140) 및 콘트롤 게이트용 도전막(150a)을 형성한다. 유전체막(140)은 산화막, 질화막 및 산화막이 적층된 ONO 구조 또는 터널 절연막(120)으로 이용된 물질을 이용하여 형성하고, 콘트롤 게이트용 도전막(150a)은 폴리실리콘막, 금속막, 금속 질화막, 실리 사이드막을 단일층 또는 적층하여 형성한다. 유전체막(140)을 ONO 구조로 형성할 경우 산화막들은 SiH2Cl2 가스와 N2O 가스를 이용하여 0.1∼3Torr의 압력과 810∼850℃의 온도에서 LPCVD 방식으로 형성하고, 질화막은 NH3 가스와 SiH2Cl2 가스를 이용하여 0.1∼3Torr의 압력과 650∼800℃의 온도에서 LPCVD 방식으로 형성한다. 한편, 유전체막(140)을 ONO 구조로 형성할 경우 각 층들의 특성(Quality)을 향상시키고, 각 층들 간의 인터페이스(Interface)를 강화시키기 위하여 750∼800℃의 온도에서 스팀 어닐(Steam anneal)공정을 실시할 수 있다.
도 6, 도 7(f) 및 도 8(f)를 참조하면, 사진 및 식각 공정을 실시하여 소자 분리막(210)과 직교하는 방향, 예를들어 가로 방향으로 콘트롤 게이트용 도전막을 패터닝하여 콘트롤 게이트(150)를 형성한다. 콘트롤 게이트(150)를 형성한 후 노출된 유전체막(140)부터 탄화실리콘이 함유된 폴리실리콘막(130a)을 식각한다. 따라서, 세로 방향으로 연장된 소자 분리막(210)에 의해 고립되고, 콘트롤 게이트(150)과 중첩되는 플로팅 게이트(130)가 형성된다. 이후 불순물 이온 주입 공정을 실시하여 콘트롤 게이트(150)와 소자 분리막(210)에 의해 노출된 반도체 기판(110)상에 접합부(160)를 형성한다. 이때, 게이트 전극 측벽에 스페이서(170)를 형성하여 이후 공정, 예를들어 콘택 플러그 형성 공정에서 게이트 전극과 콘택 플러그를 절연시킨다.
도 9는 본 발명의 다른 실시 예에 따른 플래쉬 메모리 소자의 레이아웃이고, 도 10(a) 내지 도 10(d) 및 도 11(a) 내지 도 11(d)는 본 발명의 다른 실시 예에 따른 SAFG 공정을 적용한 플래쉬 메모리 소자의 제조 방법을 순서적으로 설명하기 위해 도 2의 Ⅲ-Ⅲ' 라인 및 Ⅳ-Ⅳ' 라인을 따라 절취한 상태의 단면도이다.
도 9, 도 10(a) 및 도 11(a)를 참조하면, 반도체 기판(110) 상부에 패드 산화막(180) 및 패드 질화막(190)을 형성한 후 그 상부에 감광막(미도시)을 형성한다. 소자 분리 마스크를 이용한 사진 및 현상 공정으로 감광막을 패터닝한다. 패터닝된 감광막을 식각 마스크로 패드 질화막(190) 및 패드 산화막(180)을 식각하고, 계속해서 노출된 반도체 기판(110)을 소정 깊이로 식각하여 일 방향, 예를들어 세로 방향으로 연장되며 소정의 간격으로 복수의 트렌치(200)를 형성한다.
도 9, 도 10(b) 및 도 11(b)를 참조하면, 산화 공정을 실시하여 트렌치(200) 상부에 월 산화막(미도시)을 형성하여 트렌치(200) 형성시 발생된 반도체 기판(110)의 손상을 보상한다. 그리고, 트렌치(200)가 매립되도록 전체 구조 상부에 절연막을 형성한다. 트렌치(200)를 매립하는 절연막은 예를들어 HDP 산화막을 이용하여 형성할 수 있고, 트렌치(200)의 사이즈에 따라 원자층 증착법과 CVD 법을 이용하여 형성할 수 있다. 그리고, CMP 공정을 실시하여 패드 질화막(190)이 노출되도록 절연막을 평탄화하여 소자 분리막(210)을 형성한다.
도 9, 도 10(c) 및 도 11(c)를 참조하면, 예를들어 인산 케미컬을 이용하는 습식 식각 공정으로 패드 질화막(190)을 제거한 후 예를들어 불산 용액(HF) 또는 BOE(Buffered Oxide Etchant) 등의 습식 케미컬을 이용하여 패드 산화막(180)을 제거한다. 이때, 소자 분리막(210)도 패드 산화막(180)이 제거되는 두께만큼 제거된 다. 그리고, 소정의 사진 및 식각 공정으로 소자 분리막(210)의 소정 영역, 바람직하게는 중앙부를 제외한 나머지 부분을 식각한다. 즉, 일 방향으로 연장되는 소자 분리막(210)의 중앙부를 제외한 나머지 영역이 노출되도록 감광막 패턴을 형성한 후 소정의 식각 공정으로 노출된 영역을 제거한다. 이때, 반도체 기판(210)의 표면 높이까지 소자 분리막(210)을 식각하는 것이 바람직하다. 이에 따라 반도체 기판(110)의 표면보다 높은 니플부(215)가 형성된다.
도 9, 도 10(d) 및 도 11(d)를 참조하면, 니플부(215)가 형성된 소자 분리막(210)을 포함한 반도체 기판(110) 상부에 터널 절연막(120) 및 나노 사이즈의 그레인을 갖는 폴리실리콘막(130b)을 형성한다. 폴리실리콘막(130b)은 상기한 바와 같이 비정질 실리콘과 결정질 실리콘의 혼합상의 실리콘막을 형성한 후 열처리 공정을 실시하여 형성한다. 그리고, 니플부(215)가 노출되도록 폴리실리콘막(130b)을 연마하여 나노 사이즈의 그레인을 갖는 폴리실리콘막(130b)이 니플부(215) 사이에 소자 분리막(210)과 평행하게 형성된다.
도 9, 도 10(e) 및 도 11(e)를 참조하면, 전체 구조 상부에 유전체막(140) 및 콘트롤 게이트용 도전막을 형성한 후 사진 및 식각 공정을 실시하여 소자 분리막(210)과 직교하는 방향, 예를들어 가로 방향으로 콘트롤 게이트용 도전막을 패터닝하여 콘트롤 게이트(150)를 형성한다. 콘트롤 게이트(150)를 형성한 후 노출된 유전체막(140)부터 폴리실리콘막(130b)을 식각한다. 따라서, 세로 방향으로 연장된 니플부(215)에 의해 고립되고, 콘트롤 게이트(150)과 중첩되는 플로팅 게이트(130)이 형성된다. 이후 불순물 이온 주입 공정을 실시하여 콘트롤 게이트(150)와 소자 분리막(210)에 의해 노출된 반도체 기판(110)상에 접합부(160)를 형성한다. 그리고, 게이트 전극 측벽에 스페이서(170)을 형성하는데, 접합부(160)가 저농도 이온 주입 영역 및 고농도 이온 주입 영역으로 형성될 경우 저농도 이온 주입 영역을 형성한 후 스페이서(170)를 형성한다.
도 1은 본 발명의 일 실시 예에 따른 플래쉬 메모리 소자의 단면도.
도 2는 비정질 실리콘과 결정질 실리콘의 혼합상의 실리콘막의 결정 사진.
도 3은 비정질 실리콘과 결정질 실리콘의 혼합상의 실리콘막을 열처리하여 형성된 나노 사이즈의 그레인을 갖는 폴리실리콘막의 결정 사진.
도 4는 본 발명의 일 실시 예에 따른 플래쉬 메모리 소자의 제조 공정에 이용되는 박막 증착 장치의 단면 개략도.
도 5는 도 4의 평면 개략도.
도 6은 본 발명의 일 실시 예에 따른 플래쉬 메모리 소자의 레이아웃.
도 7(a) 내지 도 7(e)는 본 발명의 일 실시 예에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 도 6의 Ⅰ-Ⅰ' 라인을 따라 절취한 상태의 단면도.
도 8(a) 내지 도 8(e)는 본 발명의 일 실시 예에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 도 6의 Ⅱ-Ⅱ' 라인을 따라 절취한 상태의 단면도.
도 9는 본 발명의 다른 실시 예에 따른 플래쉬 메모리 소자의 레이아웃.
도 10(a) 내지 도 10(d)는 본 발명의 다른 실시 예에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 도 9의 Ⅲ-Ⅲ' 라인을 따라 절취한 상태의 단면도.
도 11(a) 내지 도 11(d)는 본 발명의 다른 실시 예에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 도 9의 Ⅳ-Ⅳ' 라인을 따라 절취한 상태의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
110 : 반도체 기판 120 : 터널 절연막
130 : 플로팅 게이트 140 : 유전체막
150 : 콘트롤 게이트 160 : 소오스/드레인 접합부
170 : 스페이서
Claims (12)
- 반도체 기판 상부의 소정 영역에 터널 절연막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층된 게이트 전극; 및상기 게이트 전극 양측의 상기 반도체 기판상에 형성된 소오스/드레인 접합 영역을 포함하며,상기 플로팅 게이트는 비정질 실리콘과 결정질 실리콘의 혼합상의 실리콘막을 열처리하여 형성되는 10㎚ 내지 35㎚의 그레인 사이즈를 갖는 폴리실리콘막으로 형성된 플래쉬 메모리 소자.
- 삭제
- 삭제
- 삭제
- 반도체 기판 상부에 터널 절연막을 형성한 후 그 상부에 비정질 실리콘과 결정질 실리콘의 혼합상의 실리콘막을 형성하는 단계;상기 실리콘막을 열처리하여 수 내지 수십 나노의 그레인을 갖는 폴리실리콘막을 형성하는 단계;상기 폴리실리콘막을 패터닝한 후 전체 구조 상부에 유전체막 및 도전층을 형성하는 단계;상기 도전층으로부터 상기 터널 절연막까지를 패터닝하여 플로팅 게이트 및 콘트롤 게이트가 적층된 게이트 전극을 형성하는 단계; 및상기 게이트 전극 양측의 상기 반도체 기판상에 불순물 이온 주입 공정을 실시하여 접합 영역을 형성하는 단계를 포함하는 플래쉬 메모리 소자의 제조 방법.
- 제 5 항에 있어서, 상기 혼합상의 실리콘막은 670 내지 730℃의 온도에서 형성하는 플래쉬 메모리 소자의 제조 방법.
- 제 5 항에 있어서, 상기 혼합상의 실리콘막은 15 내지 35Torr의 압력에서 형성하는 플래쉬 메모리 소자의 제조 방법.
- 제 5 항에 있어서, 상기 혼합상의 실리콘막은 실리콘 소오스 가스, 도전성 불순물 가스 및 캐리어 가스를 유입시켜 형성하는 플래쉬 메모리 소자의 제조 방법.
- 제 5 항에 있어서, 상기 열처리 공정은 N2 분위기와 900 내지 950℃의 온도에서 30분 내지 2시간동안 실시하는 플래쉬 메모리 소자의 제조 방법.
- 제 5 항에 있어서, 상기 열처리 공정은 1000 내지 1100℃의 온도에서 5분 동안 급속 열처리하는 플래쉬 메모리 소자의 제조 방법.
- 제 5 항에 있어서, 상기 열처리 공정은 N2, Ar, He, H2 중 적어도 어느 하나 의 가스를 더 추가하여 실시하는 플래쉬 메모리 소자의 제조 방법.
- 제 5 항에 있어서, 상기 폴리실리콘막은 10㎚ 내지 35㎚ 사이즈의 그레인을 갖는 플래쉬 메모리 소자의 제조 방법.
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