JP2000012783A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
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- H10B12/01—Manufacture or treatment
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- H10B12/03—Making the capacitor or connections thereto
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Abstract
(57)【要約】 （修正有）
【課題】表面反応薄膜形成法によって燐がドープされ
た，マイグレーションに起因して表面が凹凸形状を為す
アモルファスシリコン電極膜を形成する。 【解決手段】アモルファスシリコン膜の表面を清浄化し
て，シリコン膜を所定の温度に上昇し，所定の流量のSi
H４及びPH３の雰囲気において，シリコン膜の表面にシ
リコン／ポリシリコンの混相活性層薄膜を成長させ，所
定の温度と時間で加熱処理し，シリコン表面を結晶化
し，マイグレーションによる凹凸形状の多結晶シリコン
膜をシリコン表面に選択的に形成する工程と，から成
り，前記混相活性層薄膜の膜厚を制御することで凹凸形
状のグレインの密度を制御し，温度及び時間を制御する
ことでグレインのサイズを制御する。
た，マイグレーションに起因して表面が凹凸形状を為す
アモルファスシリコン電極膜を形成する。 【解決手段】アモルファスシリコン膜の表面を清浄化し
て，シリコン膜を所定の温度に上昇し，所定の流量のSi
H４及びPH３の雰囲気において，シリコン膜の表面にシ
リコン／ポリシリコンの混相活性層薄膜を成長させ，所
定の温度と時間で加熱処理し，シリコン表面を結晶化
し，マイグレーションによる凹凸形状の多結晶シリコン
膜をシリコン表面に選択的に形成する工程と，から成
り，前記混相活性層薄膜の膜厚を制御することで凹凸形
状のグレインの密度を制御し，温度及び時間を制御する
ことでグレインのサイズを制御する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子の製造方
法に関し，特にキャパシタ電極表面の多結晶シリコン膜
の形成方法に関する。
法に関し，特にキャパシタ電極表面の多結晶シリコン膜
の形成方法に関する。
【０００２】
【従来の技術】半導体装置の高集積化の要求により，セ
ルサイズの縮小化が求められている。特に，一つのトラ
ンジスタと一つのキャパシタで１ビットを構成するダイ
ナミック・ランダム・アクセス・メモリ(DRAM)では，セ
ルサイズを縮小化するとキャパシタ電極面積が小さくな
り，その結果容量値が小さくなって，データ保持時間の
低下及びアルファー線によるメモリ消失を防止できなく
なるという問題が生じる。
ルサイズの縮小化が求められている。特に，一つのトラ
ンジスタと一つのキャパシタで１ビットを構成するダイ
ナミック・ランダム・アクセス・メモリ(DRAM)では，セ
ルサイズを縮小化するとキャパシタ電極面積が小さくな
り，その結果容量値が小さくなって，データ保持時間の
低下及びアルファー線によるメモリ消失を防止できなく
なるという問題が生じる。
【０００３】この問題を解決するためのひとつのアプロ
ーチは，キャパシタ電極の構造を３次元のシリンダー構
造若しくはフィン構造とすることである。しかしこの方
法には技術的に限界がある。
ーチは，キャパシタ電極の構造を３次元のシリンダー構
造若しくはフィン構造とすることである。しかしこの方
法には技術的に限界がある。
【０００４】他のアプローチとして，誘電率の高いタン
タルオキサイド(Ta2O5)若しくは強誘電膜のバリュウム
チタン酸ストロンチウム(Ba(x)Sr(1-x)TiO3)を使用する
ことによって容量値を増加させようというものである。
しかし，これもまだ実用化の段階ではない。
タルオキサイド(Ta2O5)若しくは強誘電膜のバリュウム
チタン酸ストロンチウム(Ba(x)Sr(1-x)TiO3)を使用する
ことによって容量値を増加させようというものである。
しかし，これもまだ実用化の段階ではない。
【０００５】注目すべき他のアプローチとして，キャパ
シタ電極の表面を凹凸形状とし，表面積を増加させるこ
とで容量値を増やすHSGプロセスがある。
シタ電極の表面を凹凸形状とし，表面積を増加させるこ
とで容量値を増やすHSGプロセスがある。
【０００６】図１は従来のHSGプロセスの工程図を簡略
的に示したものである。図１(a)に記載されているよう
に，キャパシタ下部電極であるアモルファスシリコン膜
1は，シリコン基板8上に形成された層間膜3の表面上に
形成されている。半導体基板8と該アモルファスシリコ
ン膜1とはポリシリコン9によって連結されている。また
該アモルファスシリコン膜1の表面には自然酸化膜2が付
着している。自然酸化膜2は前処理工程で洗浄される
と，清浄なアモルファスシリコン膜1の表面が露出した
状態になる。その際アモルファスシリコン膜1の表面の
ダングリングボンド4には水素原子5が結合している（図
１(b)）。この水素原子5は，約560℃のプロセス温度に
ヒートアップすることにより脱離し，アモルファスシリ
コン膜1の表面は活性状態となる（図１(c)）。次に，モ
ノシラン(SiH4)ガスの雰囲気中で，該アモルファスシリ
コン膜1の活性表面領域に選択的にアモルファス／ポリ
シリコンの混相活性層6が表面反応により成長する（図
１(d)）。ここで，約560℃の温度で一定時間アニールす
ると，表面のポリシリコンが核となって混相活性層のア
モルファスが移動（マイグレーション）しポリクリスタ
ルに結晶化し，ポリシリコンの結晶粒（グレイン）7が
成長する。その結果アモルファスシリコン電極の表面に
凹凸形状のポリシリコン膜(HSG)7が形成される（図１
(e)）。
的に示したものである。図１(a)に記載されているよう
に，キャパシタ下部電極であるアモルファスシリコン膜
1は，シリコン基板8上に形成された層間膜3の表面上に
形成されている。半導体基板8と該アモルファスシリコ
ン膜1とはポリシリコン9によって連結されている。また
該アモルファスシリコン膜1の表面には自然酸化膜2が付
着している。自然酸化膜2は前処理工程で洗浄される
と，清浄なアモルファスシリコン膜1の表面が露出した
状態になる。その際アモルファスシリコン膜1の表面の
ダングリングボンド4には水素原子5が結合している（図
１(b)）。この水素原子5は，約560℃のプロセス温度に
ヒートアップすることにより脱離し，アモルファスシリ
コン膜1の表面は活性状態となる（図１(c)）。次に，モ
ノシラン(SiH4)ガスの雰囲気中で，該アモルファスシリ
コン膜1の活性表面領域に選択的にアモルファス／ポリ
シリコンの混相活性層6が表面反応により成長する（図
１(d)）。ここで，約560℃の温度で一定時間アニールす
ると，表面のポリシリコンが核となって混相活性層のア
モルファスが移動（マイグレーション）しポリクリスタ
ルに結晶化し，ポリシリコンの結晶粒（グレイン）7が
成長する。その結果アモルファスシリコン電極の表面に
凹凸形状のポリシリコン膜(HSG)7が形成される（図１
(e)）。
【０００７】通常，アモルファスシリコン電極表面には
燐(P)がドープされている。燐のドープ方法としては，
化学的気相成長法（CVD装置）及び表面反応薄膜形成法
がある。前者は，アモルファスシリコン膜の成膜時に同
時に燐をドープする方法であり，後者は，アモルファス
シリコンの活性表面に選択的に，燐をドープしたアモル
ファス／ポリシリコン混相活性層を成長させる方法であ
る。
燐(P)がドープされている。燐のドープ方法としては，
化学的気相成長法（CVD装置）及び表面反応薄膜形成法
がある。前者は，アモルファスシリコン膜の成膜時に同
時に燐をドープする方法であり，後者は，アモルファス
シリコンの活性表面に選択的に，燐をドープしたアモル
ファス／ポリシリコン混相活性層を成長させる方法であ
る。
【０００８】
【発明が解決しようとする課題】しかし，表面反応薄膜
形成法を使用した場合，図２に示すように，ヒートアッ
プ工程終了後で活性状態である間（図２(c)）に，燐ド
ープ用に濃度1％のPH３ガスを流すと，PH３ガスの燐原
子10は，SiH４ガスのシリコン原子よりも早くダングリ
ングボンド4に結合してしまい（図２(d)），その後のア
モルファス／ポリシリコン混相活性層の成長を妨げてし
まう。その結果，アモルファスシリコン電極1の表面に
は凹凸形状が形成されなくなる（図２(e)）。
形成法を使用した場合，図２に示すように，ヒートアッ
プ工程終了後で活性状態である間（図２(c)）に，燐ド
ープ用に濃度1％のPH３ガスを流すと，PH３ガスの燐原
子10は，SiH４ガスのシリコン原子よりも早くダングリ
ングボンド4に結合してしまい（図２(d)），その後のア
モルファス／ポリシリコン混相活性層の成長を妨げてし
まう。その結果，アモルファスシリコン電極1の表面に
は凹凸形状が形成されなくなる（図２(e)）。
【０００９】一方，CVD法で燐をドープし，HSG法で表面
が凹凸形状のアモルファスシリコン電極を形成する場
合，シリコン(Si)に比べ燐(P)の移動度が低いためHSG表
面の燐濃度が低下するという問題が生じる。すなわち，
マイグレーションに起因した凹凸形状のグレインが形成
される際，ポリシリコンを核としてその回りにアモルフ
ァスのシリコン原子が移動して結晶化が進行する訳であ
るが，そのときのシリコン原子の移動するスピードより
も燐原子の移動するスピードが遅いために表面のグレイ
ン部分はほとんどが結晶化したシリコン原子で占められ
てしまう。その結果，HSG表面の燐濃度は低下してしま
う。
が凹凸形状のアモルファスシリコン電極を形成する場
合，シリコン(Si)に比べ燐(P)の移動度が低いためHSG表
面の燐濃度が低下するという問題が生じる。すなわち，
マイグレーションに起因した凹凸形状のグレインが形成
される際，ポリシリコンを核としてその回りにアモルフ
ァスのシリコン原子が移動して結晶化が進行する訳であ
るが，そのときのシリコン原子の移動するスピードより
も燐原子の移動するスピードが遅いために表面のグレイ
ン部分はほとんどが結晶化したシリコン原子で占められ
てしまう。その結果，HSG表面の燐濃度は低下してしま
う。
【００１０】表面の燐濃度が低下すると，電圧を変化さ
せて容量値を測定した場合，負電圧側でキャパシタンス
容量の低下が生じ，Cmin/Cmaxの比率がHSG形成前の0.95
〜0.70まで悪化してしまい，せっかく電極表面積を増加
させても容量値の増加の効果が十分に得られなくなって
しまう。
せて容量値を測定した場合，負電圧側でキャパシタンス
容量の低下が生じ，Cmin/Cmaxの比率がHSG形成前の0.95
〜0.70まで悪化してしまい，せっかく電極表面積を増加
させても容量値の増加の効果が十分に得られなくなって
しまう。
【００１１】したがって，本発明の目的は，表面反応薄
膜形成法によって燐がドープされた，マイグレーション
に起因して表面が凹凸形状を為すアモルファスシリコン
電極膜を形成する方法を与えることである。
膜形成法によって燐がドープされた，マイグレーション
に起因して表面が凹凸形状を為すアモルファスシリコン
電極膜を形成する方法を与えることである。
【００１２】また，本発明の他の目的は，表面の燐のド
ープ量が低下せず，Cmin/Cmaxの比率の低下が防止さ
れ，効果的にキャパシタンス容量が増加する，マイグレ
ーションに起因して表面が凹凸形状を為すアモルファス
シリコン電極膜を形成する方法を与えることである。
ープ量が低下せず，Cmin/Cmaxの比率の低下が防止さ
れ，効果的にキャパシタンス容量が増加する，マイグレ
ーションに起因して表面が凹凸形状を為すアモルファス
シリコン電極膜を形成する方法を与えることである。
【００１３】さらに，本発明の他の目的は，量産が可能
で安定性及び再現性に優れた，表面がマイグレーション
に起因して凹凸形状を為すアモルファスシリコン電極膜
を形成することである。
で安定性及び再現性に優れた，表面がマイグレーション
に起因して凹凸形状を為すアモルファスシリコン電極膜
を形成することである。
【００１４】
【課題を解決するための手段】上記目的を達成するため
に，本発明に係る方法は以下の工程から成る。
に，本発明に係る方法は以下の工程から成る。
【００１５】本発明係る半導体基板上に堆積されたアモ
ルファスシリコン膜の部分に選択的にマイグレーション
に起因した凹凸形状の多結晶シリコン膜を形成する方法
は，前記アモルファスシリコン膜の表面を実質的に清浄
化する工程と，前記アモルファスシリコン膜を所定の温
度にヒートアップする工程と，所定の濃度のSiH４及びP
H３の雰囲気中において，前記アモルファスシリコン膜
の表面に選択的にアモルファスシリコン／ポリシリコン
の混相活性層薄膜を表面反応により成長させる工程と，
所定の温度で所定の時間の間アニールすることにより，
前記アモルファスシリコン表面を結晶化し，マイグレー
ションに起因する凹凸形状の多結晶シリコン膜を前記ア
モルファスシリコン表面に選択的に形成する工程と，か
ら成り，前記アモルファスシリコン／ポリシリコンの混
相活性層薄膜の膜厚を制御することで前記凹凸形状のグ
レインの密度を制御し，前記アニールの温度及び時間を
制御することで前記グレインのサイズを制御する，こと
を特徴とする。
ルファスシリコン膜の部分に選択的にマイグレーション
に起因した凹凸形状の多結晶シリコン膜を形成する方法
は，前記アモルファスシリコン膜の表面を実質的に清浄
化する工程と，前記アモルファスシリコン膜を所定の温
度にヒートアップする工程と，所定の濃度のSiH４及びP
H３の雰囲気中において，前記アモルファスシリコン膜
の表面に選択的にアモルファスシリコン／ポリシリコン
の混相活性層薄膜を表面反応により成長させる工程と，
所定の温度で所定の時間の間アニールすることにより，
前記アモルファスシリコン表面を結晶化し，マイグレー
ションに起因する凹凸形状の多結晶シリコン膜を前記ア
モルファスシリコン表面に選択的に形成する工程と，か
ら成り，前記アモルファスシリコン／ポリシリコンの混
相活性層薄膜の膜厚を制御することで前記凹凸形状のグ
レインの密度を制御し，前記アニールの温度及び時間を
制御することで前記グレインのサイズを制御する，こと
を特徴とする。
【００１６】ここで好適には，前記ヒートアップする所
定の温度は450℃〜590℃である。
定の温度は450℃〜590℃である。
【００１７】また好適には，前記SiH４の所定の濃度は5
％〜60％であり，PH３の所定の濃度は0.01％〜0.5％で
ある。
％〜60％であり，PH３の所定の濃度は0.01％〜0.5％で
ある。
【００１８】さらに好適には，前記アニールの所定の温
度は450℃〜590℃であり，所定の時間は1分〜80分であ
る。
度は450℃〜590℃であり，所定の時間は1分〜80分であ
る。
【００１９】変形的に，半導体基板上に堆積されたアモ
ルファスシリコン膜の部分に選択的にマイグレーション
に起因した凹凸形状の多結晶シリコン膜を形成する方法
は，前記アモルファスシリコン膜の表面を実質的に清浄
化する工程と，前記アモルファスシリコン膜を所定の温
度にヒートアップする工程と，所定の濃度のSiH４の雰
囲気中において，前記アモルファスシリコン膜の表面に
選択的にアモルファスシリコン／ポリシリコンの混相活
性層薄膜を表面反応により成長させる工程と，所定の温
度で所定の時間の間アニールすることにより，前記アモ
ルファスシリコン表面を結晶化し，マイグレーションに
起因する凹凸形状の多結晶シリコン膜を前記アモルファ
スシリコン表面に選択的に形成する工程と，から成り，
ここで，前記アモルファスシリコン／ポリシリコンの混
相活性層薄膜の膜厚を制御することで前記凹凸形状のグ
レインの密度を制御でき，前記アニールの温度及び時間
を制御することで前記グレインのサイズを制御すること
が可能であり，さらに，前記凹凸形状の多結晶シリコン
膜の表面を所定の温度にヒートアップする工程と，所定
の濃度のSiH４及びPH３の雰囲気中において，燐がドー
プされたポリシリコンを前記凹凸形状の多結晶シリコン
膜表面に選択的に表面反応により成長させる工程と，を
含み，前記PH３の流量を調節することにより，前記凹凸
形状の多結晶シリコン膜表面の燐のドープ量が制御され
ることを特徴とする。
ルファスシリコン膜の部分に選択的にマイグレーション
に起因した凹凸形状の多結晶シリコン膜を形成する方法
は，前記アモルファスシリコン膜の表面を実質的に清浄
化する工程と，前記アモルファスシリコン膜を所定の温
度にヒートアップする工程と，所定の濃度のSiH４の雰
囲気中において，前記アモルファスシリコン膜の表面に
選択的にアモルファスシリコン／ポリシリコンの混相活
性層薄膜を表面反応により成長させる工程と，所定の温
度で所定の時間の間アニールすることにより，前記アモ
ルファスシリコン表面を結晶化し，マイグレーションに
起因する凹凸形状の多結晶シリコン膜を前記アモルファ
スシリコン表面に選択的に形成する工程と，から成り，
ここで，前記アモルファスシリコン／ポリシリコンの混
相活性層薄膜の膜厚を制御することで前記凹凸形状のグ
レインの密度を制御でき，前記アニールの温度及び時間
を制御することで前記グレインのサイズを制御すること
が可能であり，さらに，前記凹凸形状の多結晶シリコン
膜の表面を所定の温度にヒートアップする工程と，所定
の濃度のSiH４及びPH３の雰囲気中において，燐がドー
プされたポリシリコンを前記凹凸形状の多結晶シリコン
膜表面に選択的に表面反応により成長させる工程と，を
含み，前記PH３の流量を調節することにより，前記凹凸
形状の多結晶シリコン膜表面の燐のドープ量が制御され
ることを特徴とする。
【００２０】ここで好適には，前記アモルファスシリコ
ン膜及び凹凸形状の多結晶シリコン膜表面をヒートアッ
プする所定の温度は450℃〜590℃である。
ン膜及び凹凸形状の多結晶シリコン膜表面をヒートアッ
プする所定の温度は450℃〜590℃である。
【００２１】また好適には，前記SiH４の所定の濃度は5
％〜60％でPH３の濃度は0.01％〜0.5％である。
％〜60％でPH３の濃度は0.01％〜0.5％である。
【００２２】一方，本発明に係る半導体基板上に堆積さ
れたアモルファスシリコン膜の部分に選択的に形成され
たマイグレーションに起因した凹凸形状の多結晶シリコ
ン膜の表面に，燐をドープした多結晶シリコン薄膜を形
成する方法は，前記凹凸形状の多結晶シリコン膜の表面
を実質的に清浄化する工程と，前記凹凸形状の多結晶シ
リコン膜を所定の温度にヒートアップする工程と，所定
の濃度のSiH４及びPH３の雰囲気中において，前記凹凸
形状の多結晶シリコン膜の表面に選択的に，燐がドープ
されたポリシリコンの薄膜を表面反応により成長させる
工程と，から成り，前記PH３の流量を調節することによ
り，前記凹凸形状の多結晶シリコン膜表面の燐のドープ
量が制御されることを特徴とする。
れたアモルファスシリコン膜の部分に選択的に形成され
たマイグレーションに起因した凹凸形状の多結晶シリコ
ン膜の表面に，燐をドープした多結晶シリコン薄膜を形
成する方法は，前記凹凸形状の多結晶シリコン膜の表面
を実質的に清浄化する工程と，前記凹凸形状の多結晶シ
リコン膜を所定の温度にヒートアップする工程と，所定
の濃度のSiH４及びPH３の雰囲気中において，前記凹凸
形状の多結晶シリコン膜の表面に選択的に，燐がドープ
されたポリシリコンの薄膜を表面反応により成長させる
工程と，から成り，前記PH３の流量を調節することによ
り，前記凹凸形状の多結晶シリコン膜表面の燐のドープ
量が制御されることを特徴とする。
【００２３】ここで好適には，前記アモルファスシリコ
ン膜及び凹凸形状の多結晶シリコン膜表面をヒートアッ
プする所定の温度は450℃〜590℃である。
ン膜及び凹凸形状の多結晶シリコン膜表面をヒートアッ
プする所定の温度は450℃〜590℃である。
【００２４】また好適には，前記SiH４の所定の濃度は5
％〜60％でPH３の濃度は0.01％〜0.5％である。
％〜60％でPH３の濃度は0.01％〜0.5％である。
【００２５】
【発明の実施の形態】以下，図面を交えながら本発明を
説明する。
説明する。
【００２６】図３は，本発明に従う半導体素子の製造方
法の第１の実施例の工程図を略示したものである。ま
た，本発明に従う方法において使用されるのは基本的に
はホットウォールタイプのバッチ式装置である。
法の第１の実施例の工程図を略示したものである。ま
た，本発明に従う方法において使用されるのは基本的に
はホットウォールタイプのバッチ式装置である。
【００２７】本発明に係る半導体基板上に堆積されたア
モルファスシリコン膜の部分に選択的にマイグレーショ
ンに起因した凹凸形状を有する多結晶シリコン膜を形成
する方法は，アモルファスシリコン膜の表面を実質的に
清浄化する工程と，アモルファスシリコン膜を所定の温
度にヒートアップする工程と，所定の濃度のSiH４及びP
H３の雰囲気中において，アモルファスシリコン膜の表
面に選択的にアモルファスシリコン／ポリシリコンの混
相活性層を表面反応により成長させる工程と，所定の温
度で所定の時間の間アニールすることにより，アモルフ
ァスシリコン表面を結晶化し，マイグレーションに起因
する凹凸形状を有する多結晶シリコン膜を前記アモルフ
ァスシリコン表面に選択的に形成する工程と，から成
る。
モルファスシリコン膜の部分に選択的にマイグレーショ
ンに起因した凹凸形状を有する多結晶シリコン膜を形成
する方法は，アモルファスシリコン膜の表面を実質的に
清浄化する工程と，アモルファスシリコン膜を所定の温
度にヒートアップする工程と，所定の濃度のSiH４及びP
H３の雰囲気中において，アモルファスシリコン膜の表
面に選択的にアモルファスシリコン／ポリシリコンの混
相活性層を表面反応により成長させる工程と，所定の温
度で所定の時間の間アニールすることにより，アモルフ
ァスシリコン表面を結晶化し，マイグレーションに起因
する凹凸形状を有する多結晶シリコン膜を前記アモルフ
ァスシリコン表面に選択的に形成する工程と，から成
る。
【００２８】図３(a)に示されるように，キャパシタ電
極は，半導体基板8の上に均一に形成された層間膜3，及
び該層間膜3の上に形成されたアモルファスシリコン膜
1，該アモルファスシリコン1と半導体基板8を連結する
ポリシリコン9から成る。アモルファスシリコン1の表面
には自然酸化膜2が付着している。
極は，半導体基板8の上に均一に形成された層間膜3，及
び該層間膜3の上に形成されたアモルファスシリコン膜
1，該アモルファスシリコン1と半導体基板8を連結する
ポリシリコン9から成る。アモルファスシリコン1の表面
には自然酸化膜2が付着している。
【００２９】本発明の第１の実施例において，まずはこ
の自然酸化膜を除去し，アモルファスシリコン膜の表面
を清浄化しなければならない。いわゆる前処理工程であ
る。自然酸化膜の除去には0.3％程度の希弗酸を使用す
る。その後，半導体基板は純水によって洗浄され乾燥さ
れる。
の自然酸化膜を除去し，アモルファスシリコン膜の表面
を清浄化しなければならない。いわゆる前処理工程であ
る。自然酸化膜の除去には0.3％程度の希弗酸を使用す
る。その後，半導体基板は純水によって洗浄され乾燥さ
れる。
【００３０】前処理工程が終わると次はヒートアップ工
程である。図３(b)に示されるように，前処理が終了し
た段階で，アモルファスシリコン表面は清浄化され，各
ダングリングボンド4には水素原子5が結合した状態にな
っている。乾燥が終了した後，半導体基板はドライポン
プによって真空排気されたカセットモジュールに投入さ
れ，その後，該カセットモジュール内部は窒素(N２)を
流して1Torrに維持される。次に半導体基板は，同じく1
Torrに維持されたウエハートランスファーモジュールを
介して真空排気されたボートエレベータチャンバーに一
枚づつ搬送される。すべての半導体基板の搬送終了後ウ
エハートランスファーモジュールとボートエレベータチ
ャンバーとはゲートバルブによって切り離される。その
後，ボートエレベータチャンバーは，半導体基板の載置
されたボートを，ターボ分子ポンプによってベース圧力
（1E-7 Torr〜1E-10Torr)に真空排気された表面反応薄
膜形成リアクタの内部へロードする。リアクタ内にロー
ドされた半導体基板は，ヘリウム(He)ガスを50 sccm〜2
00sccm流しながら，450℃〜590℃（好適には520℃〜580
℃）に達するまで約20分間ヒートアップされる。ヒート
アップによってすべてのダングリングボンドの水素は脱
離し，アモルファスシリコン表面は活性状態になる（図
３(c)）。
程である。図３(b)に示されるように，前処理が終了し
た段階で，アモルファスシリコン表面は清浄化され，各
ダングリングボンド4には水素原子5が結合した状態にな
っている。乾燥が終了した後，半導体基板はドライポン
プによって真空排気されたカセットモジュールに投入さ
れ，その後，該カセットモジュール内部は窒素(N２)を
流して1Torrに維持される。次に半導体基板は，同じく1
Torrに維持されたウエハートランスファーモジュールを
介して真空排気されたボートエレベータチャンバーに一
枚づつ搬送される。すべての半導体基板の搬送終了後ウ
エハートランスファーモジュールとボートエレベータチ
ャンバーとはゲートバルブによって切り離される。その
後，ボートエレベータチャンバーは，半導体基板の載置
されたボートを，ターボ分子ポンプによってベース圧力
（1E-7 Torr〜1E-10Torr)に真空排気された表面反応薄
膜形成リアクタの内部へロードする。リアクタ内にロー
ドされた半導体基板は，ヘリウム(He)ガスを50 sccm〜2
00sccm流しながら，450℃〜590℃（好適には520℃〜580
℃）に達するまで約20分間ヒートアップされる。ヒート
アップによってすべてのダングリングボンドの水素は脱
離し，アモルファスシリコン表面は活性状態になる（図
３(c)）。
【００３１】ヒートアップ工程が終了すると，次はアモ
ルファスシリコン／ポリシリコン混相活性層の成長工程
である。本発明において，燐ドープに使用されるPH３を
0.01％〜0.5％程度に希釈し極少量の流量で流すことに
よって，SiH４及びPH３のそれぞれの流量を調節すれ
ば，アモルファスのダングリングボンドへの燐原子の結
合割合を5％〜100％まで制御できることを見いだした。
しかも，再現性を確保するために流量制御されたSiH４
ガスを先にリアクタ内に導入し，その後で流量制御され
たPH３ガスを導入することが有効であることも見いだし
た。
ルファスシリコン／ポリシリコン混相活性層の成長工程
である。本発明において，燐ドープに使用されるPH３を
0.01％〜0.5％程度に希釈し極少量の流量で流すことに
よって，SiH４及びPH３のそれぞれの流量を調節すれ
ば，アモルファスのダングリングボンドへの燐原子の結
合割合を5％〜100％まで制御できることを見いだした。
しかも，再現性を確保するために流量制御されたSiH４
ガスを先にリアクタ内に導入し，その後で流量制御され
たPH３ガスを導入することが有効であることも見いだし
た。
【００３２】本発明の第１の実施例では，1E-3 Torr〜1
E-7Torrに真空排気された表面反応薄膜形成リアクタ内
に，最初に5％〜60％（好適には30％〜50％）に希釈し
たSiH ４ガスを導入し，続いて希釈ガスのHe流量を減ら
しながら0.01％〜0.5％（好適には0.05％〜0.2％）に希
釈したPH３ガスを導入した（図３(d)）。こうして所定
量の燐をドープした活性なアモルファス／ポリシリコン
混相活性層6が表面反応により成長した（図３(e)）。こ
こで，SiH４ガス及びPH３ガスを流す時間を変化させる
ことでアモルファスシリコン／ポリシリコンの混相薄膜
の膜厚を制御することができ，その膜厚を調節すること
でグレイン密度を制御することも可能である。
E-7Torrに真空排気された表面反応薄膜形成リアクタ内
に，最初に5％〜60％（好適には30％〜50％）に希釈し
たSiH ４ガスを導入し，続いて希釈ガスのHe流量を減ら
しながら0.01％〜0.5％（好適には0.05％〜0.2％）に希
釈したPH３ガスを導入した（図３(d)）。こうして所定
量の燐をドープした活性なアモルファス／ポリシリコン
混相活性層6が表面反応により成長した（図３(e)）。こ
こで，SiH４ガス及びPH３ガスを流す時間を変化させる
ことでアモルファスシリコン／ポリシリコンの混相薄膜
の膜厚を制御することができ，その膜厚を調節すること
でグレイン密度を制御することも可能である。
【００３３】最後はアニール工程である。所定量の燐が
ドープされた活性なアモルファスシリコン／ポリシリコ
ンの混相膜成長後にガスを止め，リアクタ内部をターボ
分子ポンプでベース圧力（1E-7 Torr〜1E-10Torr）まで
真空排気した状態で，1分〜80分の間連続的にアニール
処理を行う。この時のリアクタ温度は450℃〜590℃（好
適には520℃〜580℃）に保持する。アモルファス／ポリ
シリコン混相内の表面のポリシリコンが核となってアモ
ルファスがマイグレーションを起こし当該アモルファス
が徐々に結晶化し核を中心としたグレイン7が成長す
る。こうして選択領域表面に凹凸形状のHSGが形成され
る（図３(f)）。ここで，アニールの温度及び時間を制
御することでグレインサイズを制御することも可能であ
る。
ドープされた活性なアモルファスシリコン／ポリシリコ
ンの混相膜成長後にガスを止め，リアクタ内部をターボ
分子ポンプでベース圧力（1E-7 Torr〜1E-10Torr）まで
真空排気した状態で，1分〜80分の間連続的にアニール
処理を行う。この時のリアクタ温度は450℃〜590℃（好
適には520℃〜580℃）に保持する。アモルファス／ポリ
シリコン混相内の表面のポリシリコンが核となってアモ
ルファスがマイグレーションを起こし当該アモルファス
が徐々に結晶化し核を中心としたグレイン7が成長す
る。こうして選択領域表面に凹凸形状のHSGが形成され
る（図３(f)）。ここで，アニールの温度及び時間を制
御することでグレインサイズを制御することも可能であ
る。
【００３４】処理終了後，半導体ウエハが載置されたボ
ートはアンロードされ，N２ガスで1Torrに制御されたウ
エハートランスファーモジュールを介してカセットモジ
ュールに戻される。
ートはアンロードされ，N２ガスで1Torrに制御されたウ
エハートランスファーモジュールを介してカセットモジ
ュールに戻される。
【００３５】第１の実施例により形成された半導体ウエ
ハにシリコン窒化膜を形成し，酸化処理し，上部電極を
形成してC-V測定をした結果，-1.5Vで31fF，+1.5Vで32f
F，Cmin/Cmaxが0.97であり，HSGを行っていない場合と
比較してCmin/Cmaxは同等であり，キャパシタンス容量
が2.6倍であることがわかった。
ハにシリコン窒化膜を形成し，酸化処理し，上部電極を
形成してC-V測定をした結果，-1.5Vで31fF，+1.5Vで32f
F，Cmin/Cmaxが0.97であり，HSGを行っていない場合と
比較してCmin/Cmaxは同等であり，キャパシタンス容量
が2.6倍であることがわかった。
【００３６】次に本発明の第２の実施例について説明す
る。図４は本発明に係る第２の実施例の工程図を略示し
たものである。本発明の第２の実施例に係る半導体基板
上に堆積されたアモルファスシリコン膜の部分に選択的
にマイグレーションに起因した凹凸形状の多結晶シリコ
ン膜を形成する方法は，アモルファスシリコン膜の表面
を実質的に清浄化する工程と，アモルファスシリコン膜
を所定の温度にヒートアップする工程と，所定の濃度の
SiH４の雰囲気中において，前記アモルファスシリコン
膜の表面に選択的にアモルファスシリコン／ポリシリコ
ンの混相活性層薄膜を表面反応により成長させる工程
と，所定の温度で所定の時間の間アニールすることによ
り，前記アモルファスシリコン表面を結晶化し，マイグ
レーションに起因する凹凸形状の多結晶シリコン膜を前
記アモルファスシリコン表面に選択的に形成する工程
と，から成る。さらに第２の実施例では，凹凸形状の多
結晶シリコン膜の表面を所定の温度にヒートアップする
工程と，所定の濃度のSiH４及びPH３の雰囲気中におい
て，燐がドープされたポリシリコンを前記凹凸形状の多
結晶シリコン膜表面に選択的に表面反応により成長させ
る工程と，を含む。
る。図４は本発明に係る第２の実施例の工程図を略示し
たものである。本発明の第２の実施例に係る半導体基板
上に堆積されたアモルファスシリコン膜の部分に選択的
にマイグレーションに起因した凹凸形状の多結晶シリコ
ン膜を形成する方法は，アモルファスシリコン膜の表面
を実質的に清浄化する工程と，アモルファスシリコン膜
を所定の温度にヒートアップする工程と，所定の濃度の
SiH４の雰囲気中において，前記アモルファスシリコン
膜の表面に選択的にアモルファスシリコン／ポリシリコ
ンの混相活性層薄膜を表面反応により成長させる工程
と，所定の温度で所定の時間の間アニールすることによ
り，前記アモルファスシリコン表面を結晶化し，マイグ
レーションに起因する凹凸形状の多結晶シリコン膜を前
記アモルファスシリコン表面に選択的に形成する工程
と，から成る。さらに第２の実施例では，凹凸形状の多
結晶シリコン膜の表面を所定の温度にヒートアップする
工程と，所定の濃度のSiH４及びPH３の雰囲気中におい
て，燐がドープされたポリシリコンを前記凹凸形状の多
結晶シリコン膜表面に選択的に表面反応により成長させ
る工程と，を含む。
【００３７】図４(a)に示されるように，第１の実施例
と同様キャパシタ電極は，半導体基板8の上に均一に形
成された層間膜3，及び該層間膜3の上に形成されたアモ
ルファスシリコン膜1，該アモルファスシリコン1と半導
体基板8を連結するポリシリコン9から成る。アモルファ
スシリコン1の表面には自然酸化膜2が付着している。
と同様キャパシタ電極は，半導体基板8の上に均一に形
成された層間膜3，及び該層間膜3の上に形成されたアモ
ルファスシリコン膜1，該アモルファスシリコン1と半導
体基板8を連結するポリシリコン9から成る。アモルファ
スシリコン1の表面には自然酸化膜2が付着している。
【００３８】本発明の第２の実施例において，表面の清
浄化工程及びヒートアップ工程は，第１の実施例と同様
であるため，説明は省略する。
浄化工程及びヒートアップ工程は，第１の実施例と同様
であるため，説明は省略する。
【００３９】ヒートアップ工程が終了すると，次はアモ
ルファスシリコン／ポリシリコン混相活性層の成長工程
である。本発明の第２の実施例では，1E-3 Torr〜1E-7T
orrに真空排気された表面反応薄膜形成リアクタ内に，5
％〜60％（好適には30％〜50％）に希釈したSiH４ガス
を導入し，活性なアモルファス／ポリシリコン混相活性
層6を表面反応により成長させた（図４(b)）。ここで，
SiH４ガスを流す時間を変化させることでアモルファス
シリコン／ポリシリコンの混相薄膜の膜厚を制御するこ
とができ，その膜厚を調節することでグレイン密度を制
御することも可能である。
ルファスシリコン／ポリシリコン混相活性層の成長工程
である。本発明の第２の実施例では，1E-3 Torr〜1E-7T
orrに真空排気された表面反応薄膜形成リアクタ内に，5
％〜60％（好適には30％〜50％）に希釈したSiH４ガス
を導入し，活性なアモルファス／ポリシリコン混相活性
層6を表面反応により成長させた（図４(b)）。ここで，
SiH４ガスを流す時間を変化させることでアモルファス
シリコン／ポリシリコンの混相薄膜の膜厚を制御するこ
とができ，その膜厚を調節することでグレイン密度を制
御することも可能である。
【００４０】次はアニール工程である（図４(c)）。ア
ニール工程についても第１の実施例と同様であるため，
説明は省略する。ここで，アニールの温度及び時間を制
御することでグレインサイズを制御することが可能であ
る。
ニール工程についても第１の実施例と同様であるため，
説明は省略する。ここで，アニールの温度及び時間を制
御することでグレインサイズを制御することが可能であ
る。
【００４１】第２の実施例が第１の実施例と大きく異な
るのは，上で形成された凹凸形状の多結晶シリコン膜を
ヒートアップする工程及び燐がドープされた多結晶シリ
コン膜を当該凹凸形状の多結晶シリコン膜の表面に成長
させる工程を含む点である。
るのは，上で形成された凹凸形状の多結晶シリコン膜を
ヒートアップする工程及び燐がドープされた多結晶シリ
コン膜を当該凹凸形状の多結晶シリコン膜の表面に成長
させる工程を含む点である。
【００４２】アモルファス表面が選択的に凹凸形状に処
理された半導体ウエハが載置されたボートは，その後ア
ンロードされ，N２ガスで1Torrに制御されたウエハート
ランスファーモジュールを介して別のリアクタへ搬送さ
れる。そしてそこで再び当該ボートはロードされて450
℃〜590℃のプロセス温度に達するまで約20分間ヒート
アップされ，その表面が活性化される（図４(d)）。続
いて，まず最初に5％〜60％（好適には30％〜50％）に
希釈されたSiH４ガスがリアクタに導入され，次に希釈
ガスのHe流量を減らしながら0.01％〜0.5％（好適には
0.05％〜0.2％）に希釈されたPH３ガスが導入される。
表面反応により，所定量の燐がドープされたポリシリコ
ン10がHSG表面にのみ選択的に形成される（図４(e)）。
ここで，PH３ガスの流量を調節することでポリシリコン
膜内のドープされる燐の濃度を制御することも可能であ
る。
理された半導体ウエハが載置されたボートは，その後ア
ンロードされ，N２ガスで1Torrに制御されたウエハート
ランスファーモジュールを介して別のリアクタへ搬送さ
れる。そしてそこで再び当該ボートはロードされて450
℃〜590℃のプロセス温度に達するまで約20分間ヒート
アップされ，その表面が活性化される（図４(d)）。続
いて，まず最初に5％〜60％（好適には30％〜50％）に
希釈されたSiH４ガスがリアクタに導入され，次に希釈
ガスのHe流量を減らしながら0.01％〜0.5％（好適には
0.05％〜0.2％）に希釈されたPH３ガスが導入される。
表面反応により，所定量の燐がドープされたポリシリコ
ン10がHSG表面にのみ選択的に形成される（図４(e)）。
ここで，PH３ガスの流量を調節することでポリシリコン
膜内のドープされる燐の濃度を制御することも可能であ
る。
【００４３】処理終了後，ガスは止められ，リアクタ内
はターボ分子ポンプで真空排気される。半導体ウエハが
載置されたボートはアンロードされ，N2ガスで1Torrに
制御されたウエハートランスファーモジュールを介して
カセットモジュールに戻される。
はターボ分子ポンプで真空排気される。半導体ウエハが
載置されたボートはアンロードされ，N2ガスで1Torrに
制御されたウエハートランスファーモジュールを介して
カセットモジュールに戻される。
【００４４】第２の実施例により形成された半導体ウエ
ハにシリコン窒化膜を形成し，酸化処理し，上部電極を
形成してC-V測定をした結果，-1.5Vで34fF，+1.5Vで35.
5fF，Cmin/Cmaxが0.96であり，HSGを行っていない場合
と比較してCmin/Cmaxは同等であり，キャパシタンス容
量が2.8倍であることがわかった。
ハにシリコン窒化膜を形成し，酸化処理し，上部電極を
形成してC-V測定をした結果，-1.5Vで34fF，+1.5Vで35.
5fF，Cmin/Cmaxが0.96であり，HSGを行っていない場合
と比較してCmin/Cmaxは同等であり，キャパシタンス容
量が2.8倍であることがわかった。
【００４５】次に，本発明に係る半導体素子の製造方法
の第３の実施例について説明する。図５は，本発明に係
る半導体素子の製造方法の第３の実施例の工程図を略示
したものである。
の第３の実施例について説明する。図５は，本発明に係
る半導体素子の製造方法の第３の実施例の工程図を略示
したものである。
【００４６】本発明に係る半導体基板上に堆積されたア
モルファスシリコン膜の部分に選択的に形成されたマイ
グレーションに起因した凹凸形状の多結晶シリコン膜の
表面に，燐をドープした多結晶シリコン薄膜を形成する
方法は，該凹凸形状の多結晶シリコン膜の表面を実質的
に清浄化する工程と，該凹凸形状の多結晶シリコン膜を
所定の温度にヒートアップする工程と，所定の濃度のSi
H４及びPH３の雰囲気中において，前記凹凸形状の多結
晶シリコン膜の表面に選択的に，燐がドープされたポリ
シリコンの薄膜を表面反応により成長させる工程と，か
ら成る。
モルファスシリコン膜の部分に選択的に形成されたマイ
グレーションに起因した凹凸形状の多結晶シリコン膜の
表面に，燐をドープした多結晶シリコン薄膜を形成する
方法は，該凹凸形状の多結晶シリコン膜の表面を実質的
に清浄化する工程と，該凹凸形状の多結晶シリコン膜を
所定の温度にヒートアップする工程と，所定の濃度のSi
H４及びPH３の雰囲気中において，前記凹凸形状の多結
晶シリコン膜の表面に選択的に，燐がドープされたポリ
シリコンの薄膜を表面反応により成長させる工程と，か
ら成る。
【００４７】図５(a)に示されるように，マイグレーシ
ョンに起因した凹凸形状を有するアモルファスシリコン
膜表面には自然酸化膜11が付着している。したがって，
まずこの自然酸化膜を除去し表面を清浄化する必要があ
る。表面の清浄化は実施例１で説明した方法で実行す
る。
ョンに起因した凹凸形状を有するアモルファスシリコン
膜表面には自然酸化膜11が付着している。したがって，
まずこの自然酸化膜を除去し表面を清浄化する必要があ
る。表面の清浄化は実施例１で説明した方法で実行す
る。
【００４８】次に，清浄化した凹凸形状のポリシリコン
膜表面のダングリングボンド4に結合した水素原子5を取
り除き，表面を活性化するべくヒートアップする。ヒー
トアップ工程についても実施例２と同様なので説明は省
略する。
膜表面のダングリングボンド4に結合した水素原子5を取
り除き，表面を活性化するべくヒートアップする。ヒー
トアップ工程についても実施例２と同様なので説明は省
略する。
【００４９】ヒットアップ工程の次は，凹凸形状の多結
晶シリコン膜表面に燐がドープされたポリシリコン12を
表面反応により成長させる工程である。この工程につい
ても第２の実施例と同様であるため，説明は省略する。
また，第２の実施例と同様に，PH３の流量を調節するこ
とにより，凹凸形状の多結晶シリコン膜表面の燐のドー
プ量を制御することが可能である。
晶シリコン膜表面に燐がドープされたポリシリコン12を
表面反応により成長させる工程である。この工程につい
ても第２の実施例と同様であるため，説明は省略する。
また，第２の実施例と同様に，PH３の流量を調節するこ
とにより，凹凸形状の多結晶シリコン膜表面の燐のドー
プ量を制御することが可能である。
【００５０】第３の実施例により形成された半導体ウエ
ハにシリコン窒化膜を形成し，酸化処理し，上部電極を
形成してC-V測定をした結果，-1.5Vで28fF，+1.5Vで29f
F，Cmin/Cmaxが0.97であり，HSGを行っていない場合と
比較してCmin/Cmaxは同等であり，キャパシタンス容量
が2.3倍であることがわかった。
ハにシリコン窒化膜を形成し，酸化処理し，上部電極を
形成してC-V測定をした結果，-1.5Vで28fF，+1.5Vで29f
F，Cmin/Cmaxが0.97であり，HSGを行っていない場合と
比較してCmin/Cmaxは同等であり，キャパシタンス容量
が2.3倍であることがわかった。
【００５１】
【発明の効果】本発明に係る半導体素子の製造方法によ
り，表面反応薄膜形成法によって所定の濃度の燐がドー
プされた，マイグレーションに起因して表面が凹凸形状
を為すアモルファスシリコン電極膜を形成することがで
きた。
り，表面反応薄膜形成法によって所定の濃度の燐がドー
プされた，マイグレーションに起因して表面が凹凸形状
を為すアモルファスシリコン電極膜を形成することがで
きた。
【００５２】また，本発明に係る半導体の製造方法によ
って，表面の燐のドープ量を低下させず，Cmin/Cmaxの
比率の低下を防止し，効果的にキャパシタンス容量を増
加させた，マイグレーションに起因して表面が凹凸形状
を為すアモルファスシリコン電極膜を形成することがで
きた。
って，表面の燐のドープ量を低下させず，Cmin/Cmaxの
比率の低下を防止し，効果的にキャパシタンス容量を増
加させた，マイグレーションに起因して表面が凹凸形状
を為すアモルファスシリコン電極膜を形成することがで
きた。
【００５３】さらに，本発明に係る半導体の製造方法に
よって，量産が可能で安定性及び再現性に優れた，表面
がマイグレーションに起因して凹凸形状を為すアモルフ
ァスシリコン電極膜を形成することができた。
よって，量産が可能で安定性及び再現性に優れた，表面
がマイグレーションに起因して凹凸形状を為すアモルフ
ァスシリコン電極膜を形成することができた。
【図１】図１は，従来のHSGプロセスを略示した工程図
である。
である。
【図２】図２は，従来の表面薄膜形成法による不完全な
HSGプロセスを示した工程図である。
HSGプロセスを示した工程図である。
【図３】図３は，本発明に従う半導体素子の製造方法の
第１の実施例を示す工程図である。
第１の実施例を示す工程図である。
【図４】図４は，本発明に従う半導体素子の製造方法の
第２の実施例を示す工程図である。
第２の実施例を示す工程図である。
【図５】図５は，本発明に従う半導体素子の製造方法の
第３の実施例を示す工程図である。
第３の実施例を示す工程図である。
1 アモルファスシリコン電極 2 自然酸化膜 3 層間膜 4 ダングリングボンド 5 水素原子 6 アモルファス／ポリシリコン混相活性層 7 グレイン 8 半導体基板 9 ポリシリコン 10 燐ドープポリシリコン膜 11 自然酸化膜 12 燐ドープポリシリコン膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 深澤 篤毅 東京都多摩市永山６丁目23番１ 日本エ ー・エス・エム株式会社内 Ｆターム(参考） 4M104 AA01 BB01 DD23 DD45 DD79 DD91 GG16 HH20 5F038 AC02 AC09 AC15 DF05 EZ01 EZ11 EZ12 EZ14 EZ17 EZ20
Claims (10)
- 【請求項１】半導体基板上に堆積されたアモルファスシ
リコン膜の部分に選択的にマイグレーションに起因した
凹凸形状の多結晶シリコン膜を形成する方法であって，
前記アモルファスシリコン膜の表面を実質的に清浄化す
る工程と，前記アモルファスシリコン膜を所定の温度に
ヒートアップする工程と，所定の濃度のSiH4及びPH3の
雰囲気中において，前記アモルファスシリコン膜の表面
に選択的にアモルファスシリコン／ポリシリコンの混相
活性層薄膜を表面反応により成長させる工程と，所定の
温度で所定の時間の間アニールすることにより，前記ア
モルファスシリコン表面を結晶化し，マイグレーション
に起因する凹凸形状の多結晶シリコン膜を前記アモルフ
ァスシリコン表面に選択的に形成する工程と，から成
り，前記アモルファスシリコン／ポリシリコンの混相活
性層薄膜の膜厚を制御することで前記凹凸形状のグレイ
ンの密度を制御し，前記アニールの温度及び時間を制御
することで前記グレインのサイズを制御する，ことを特
徴とする半導体素子の製造方法。 - 【請求項２】請求項１に記載の方法であって，前記ヒー
トアップする所定の温度は450℃〜590℃である，ところ
の方法。 - 【請求項３】請求項１に記載の方法であって，前記SiH4
の所定の濃度は5％〜60％であり，PH3の所定の濃度は0.
01％〜0.5％である，ところの方法。 - 【請求項４】請求項１に記載の方法であって，前記アニ
ールの所定の温度は450℃〜590℃であり，所定の時間は
1分〜80分である，ところの方法。 - 【請求項５】半導体基板上に堆積されたアモルファスシ
リコン膜の部分に選択的にマイグレーションに起因した
凹凸形状の多結晶シリコン膜を形成する方法であって，
前記アモルファスシリコン膜の表面を実質的に清浄化す
る工程と，前記アモルファスシリコン膜を所定の温度に
ヒートアップする工程と，所定の濃度のSiH4の雰囲気中
において，前記アモルファスシリコン膜の表面に選択的
にアモルファスシリコン／ポリシリコンの混相活性層薄
膜を表面反応により成長させる工程と，所定の温度で所
定の時間の間アニールすることにより，前記アモルファ
スシリコン表面を結晶化し，マイグレーションに起因す
る凹凸形状の多結晶シリコン膜を前記アモルファスシリ
コン表面に選択的に形成する工程と，から成り，ここ
で，前記アモルファスシリコン／ポリシリコンの混相活
性層薄膜の膜厚を制御することで前記凹凸形状のグレイ
ンの密度を制御でき，前記アニールの温度及び時間を制
御することで前記グレインのサイズを制御することが可
能であり，さらに，前記凹凸形状の多結晶シリコン膜の
表面を所定の温度にヒートアップする工程と，所定の濃
度のSiH4及びPH3の雰囲気中において，燐がドープされ
たポリシリコンを前記凹凸形状の多結晶シリコン膜表面
に選択的に表面反応により成長させる工程と，を含み，
前記PH3の流量を調節することにより，前記凹凸形状の
多結晶シリコン膜表面の燐のドープ量が制御されること
を特徴とする，ところの半導体素子の製造方法。 - 【請求項６】請求項５に記載の方法であって，前記アモ
ルファスシリコン膜及び凹凸形状の多結晶シリコン膜表
面をヒートアップする所定の温度は450℃〜590℃であ
る，ところの方法。 - 【請求項７】請求項５に記載の方法であって，前記SiH4
の所定の濃度は5％〜60％でPH３の濃度は0.01％〜0.5％
である，ところの方法。 - 【請求項８】半導体基板上に堆積されたアモルファスシ
リコン膜の部分に選択的に形成されたマイグレーション
に起因した凹凸形状の多結晶シリコン膜の表面に，燐を
ドープした多結晶シリコン薄膜を形成する方法であっ
て，前記凹凸形状の多結晶シリコン膜の表面を実質的に
清浄化する工程と，前記凹凸形状の多結晶シリコン膜を
所定の温度にヒートアップする工程と，所定の濃度のSi
H4及びPH3の雰囲気中において，前記凹凸形状の多結晶
シリコン膜の表面に選択的に，燐がドープされたポリシ
リコンの薄膜を表面反応により成長させる工程と，から
成り，前記PH3の流量を調節することにより，前記凹凸
形状の多結晶シリコン膜表面の燐のドープ量が制御され
ることを特徴とする，ところの半導体素子の製造方法。 - 【請求項９】請求項８に記載の方法であって，前記アモ
ルファスシリコン膜及び凹凸形状の多結晶シリコン膜表
面をヒートアップする所定の温度は450℃〜590℃であ
る，ところの方法。 - 【請求項１０】請求項８に記載の方法であって，前記Si
H4の所定の濃度は5％〜60％でPH3の濃度は0.01％〜0.5
％である，ところの方法。
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| JP10175183A JP2000012783A (ja) | 1998-06-22 | 1998-06-22 | 半導体素子の製造方法 |
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| US6991959B2 (en) * | 2002-10-10 | 2006-01-31 | Asm Japan K.K. | Method of manufacturing silicon carbide film |
| JP4066332B2 (ja) * | 2002-10-10 | 2008-03-26 | 日本エー・エス・エム株式会社 | シリコンカーバイド膜の製造方法 |
| US7238393B2 (en) * | 2003-02-13 | 2007-07-03 | Asm Japan K.K. | Method of forming silicon carbide films |
| US9611133B2 (en) * | 2014-09-11 | 2017-04-04 | Invensense, Inc. | Film induced interface roughening and method of producing the same |
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1999
- 1999-06-22 US US09/337,797 patent/US6211077B1/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101347239B1 (ko) | 2007-08-14 | 2014-01-03 | 주성엔지니어링(주) | 플래쉬 메모리 소자 및 그 제조 방법 |
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