JPH0629219A - 気相核生成を利用したポリシリコンのテクスチヤ化方法 - Google Patents

気相核生成を利用したポリシリコンのテクスチヤ化方法

Info

Publication number
JPH0629219A
JPH0629219A JP4116697A JP11669792A JPH0629219A JP H0629219 A JPH0629219 A JP H0629219A JP 4116697 A JP4116697 A JP 4116697A JP 11669792 A JP11669792 A JP 11669792A JP H0629219 A JPH0629219 A JP H0629219A
Authority
JP
Japan
Prior art keywords
polycrystalline silicon
polysilicon
growth
forming
textured
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP4116697A
Other languages
English (en)
Inventor
Mark E Tuttle
マーク・イー・タトル
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of JPH0629219A publication Critical patent/JPH0629219A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32055—Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
    • H01L21/743—Making of internal connections, substrate contacts
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/964—Roughened surface

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)

Abstract

(57)【要約】 （修正有） 【目的】半導体デバイスにおけるキャパシタのストーレ
ジノードセルプレートとして、用いる多結晶シリコンを
テクスチャ化する方法の提供。 【構成】不均一的核成長を起こさせる物質の注入による
か、または成長温度もしくは成長圧を高めてシリコン源
自体の均一的核成長を起こさせるか、のいずれかによる
気相核生成を利用した工程から成る、多結晶シリコン層
３１のテクスチヤ化方法であり、不均一的または均一的
気相核生成を利用すれば、成長ポリシリコン中に、安定
した大きなテクスチヤ１５が成長し、このものは公知技
術によりドーピングできる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は半導体技術に関し、さ
らに詳しくは気相核生成を利用した多結晶シリコン層に
テクスチヤ化面を付与する方法に関する。
【０００２】
【従来の技術】多結晶シリコン（以下、“ポリシリコ
ン”または単に“ポリ”と呼称することがある）をテク
スチヤ化する方法は M.Yoshimaruらが "Rugged Surface
Poly-SiElectrode and Low Temperature Deposited Si
3N4 for 64 Md and Beyond STCDRAM Cell"と題して沖電
気工業株式会社発行、VLSI R&D Laboratory 誌、第５５
０−１頁に発表し論議されている。この発表記事中で
は、５７０℃のポリ成長温度を用いて、ポリ層面にテク
スチヤ化を行なっている。発表者らは該方法をデイーラ
ム（ＤＲＡＭ）のストーレジスタックキャパシタのスト
ーレジノードセルプレート形成に応用すれば該セルプレ
ート表面積をスタンダードスタックキャパシタセル（Ｓ
ＴＣ）の２．５倍まで増加できると主張している。
【０００３】
【発明が解決しようとする課題】この方法には次の二つ
の欠点がある。１）テクスチヤ化ポリ面を形成させる成
長工程中に温度を５７０℃±３℃以内に厳密に制御する
必要があり、かつ２）次工程で該テクスチヤ化ポリを５
７０℃以上の温度で処理すると、テクスチヤ化面が平坦
化する。
【０００４】本発明によれば、安定で均一なテクスチヤ
化面が形成され、該テクスチヤ面は通常のＤＲＡＭ製造
工程の実施期間中を通じて維持される。
【０００５】
【課題を解決するための手段】この発明はメモリデバイ
ス、特にデイーラム（ＤＲＡＭｓ）のような半導体デバ
イスにおけるキャパシタのストーレジノードセルプレー
トとして用いる多結晶シリコン（ポリシリコンまたはポ
リ）をテクスチヤ化するための方法を提供する。以下の
記載は公知のスタックキャパシタＤＲＡＭ製造工程に本
発明を適用した場合について専ら論議したが、本発明の
技術はポリシリコンを使用し、かつテクスチヤ化面を有
するポリシリコンが望まれるような各種の半導体デバイ
スにもまた適用可能であることは当業者にとり明瞭なは
ずである。
【０００６】ＤＲＡＭアレイにおけるキャパシタのスト
ーレジノードセルプレートとして用いるポリ層を成長さ
せるに先立ってシリコンウエハーを作る。この例では、
埋め込みデイジットラインコンタクトオープニングを作
っておき、続いてポリシリコンを成長させてアクセスデ
バイスの活性領域に接触させ、後刻パターン化およびド
ーピングを行なってスタックキャパシタのストーレジノ
ードセルプレートとする。
【０００７】このポリのテクスチヤ化は酸素，水蒸気，
Ｎ2 Ｏまたはメタンのようなポリシリコンを気相におい
て不均一的に核生成させるような物質の注入による気相
核生成法を利用して実施する。別法として、外部からは
物質の注入なしに、例えばシラン，ジシラン，ジクロル
シラン，トリクロルシラン，テトラクロルシランのよう
なシリコン源自体の分解を、成長条件を変えて実施して
ポリシリコンの均一気相核生成を起こさせて実施するこ
ともできる。均一気相核生成の場合、成長したポリシリ
コン中に大きな安定したテクスチヤが生じ、このテクス
チヤはその場でのドーピングまたは引き続くドーピング
工程において公知の製造技術によりドーピングができ
る。
【０００８】本発明の方法によりテクスチヤ化したポリ
シリコンは、各種の用途、特にＤＲＡＭセルキャパシタ
ンスの増加に用いられる。
【０００９】
【実施例】ＤＲＡＭメモリ・アレイを用いた場合のテク
スチヤ化方法の好ましい一態様には、図１乃至図３に示
す工程が包含される。
【００１０】図１について説明する。シリコンウエハー
１０を、メモリ・アレイのポリストレジノードセルプレ
ートの形成を行なうことができる状態にまで仕上げてお
く。スタンダードスタックキャパシタセルを形成させる
ための通常の製造方法により、シリコン基板１０からデ
イジットライン１３を隔離するフイールド酸化膜１２を
形成させておく。デイジットライン１３は垂直絶縁体ス
ペーサ１４およびコンフオーマル絶縁体層１５および１
８により隔離する。埋め込みコンタクト部位１６を設
け、次工程で形成するストレージノードキャパシタセル
プレートのための活性領域１７への通路を形成させる。
【００１１】図２について説明する。核生成ポリ２１が
絶縁体１５および１８、垂直スペーサ１４、および活性
領域１７の露出面を被覆し始める。ポリノジュール２１
は化学蒸着により成長し、成長圧を１０トル乃至３００
ミリトルの範囲内に増加させるか、または成長温度を６
００乃至８００℃の範囲内に増加させることにより気相
中での均一な核生成が起こる。別法として、従来の成長
圧および成長温度を採用し、水蒸気，酸素，Ｎ2 Ｏ，ま
たはメタンのような物質を導入すると、ポリの不均一な
気相核生成が起こる。これらの物質の所要濃度は１００
乃至１０００ｐｐｍ程度の少量でよい。一旦ポリノジュ
ールが形成された後には、正規の成長範囲である５５０
乃至６５０℃および１００乃至３００ミリトルに戻して
ポリシリコン源の均一核生成を中止させることができ
る。一定圧力下では、高温程気相核生成は増加する。一
定温度下では、高圧程気相核生成は増加する。これを利
用すると特殊な表面テクスチヤの形成が可能になる。不
均一気相核生成を採用する場合、ポリノジュールの大き
さおよび密度が所望の程度に到達したら、成長工程中で
導入する物質の供給は簡単に遮断できる。
【００１２】図３を説明する。ポリシリコン３１の成長
が続く間は、ポリノジュール２１の被覆が繰り返され、
ポリ３１のテクスチヤ化面が形成される。
【００１３】この時点以降は、このスタックキャパシタ
はＤＲＡＭｓ用の通常のスタックキャパシタ製造技術を
用いて完成させる。
【００１４】ここに記載の実施例では、公知のスタック
キャパシタＤＲＡＭ製造方法を例にとり本発明の方法を
適用する場合について専ら記載したが、本発明の技術は
ポリシリコンを使用し、かつポリシリコンにテクスチヤ
化面が所望されるような場合の各種の半導体製造用プロ
セスにも適用できることは当業者にとり自明のことであ
る。各種の変更，修正も発明の趣旨および請求の範囲を
逸脱しない範囲において可能であることも自明である。
【図面の簡単な説明】
【図１】ＤＲＡＭアレイ用のポリストーレジノードセル
プレートの形成に先立つ段階まで形成させたシリコンウ
エハーの一断面を示す説明図である。
【図２】成長期間中にポリシリコンを核生成させる初期
段階後の図１のシリコンウエハーの一断面を示す説明図
である。
【図３】コンフオーマルポリシリコンの成長が完成した
後の図２のシリコンウエハーの一断面を示す説明図であ
る。

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 シリコンウエハー面（１０）にテクスチ
    ヤ化多結晶シリコン層（１５）を形成させる方法であっ
    て、ａ）ポリシリコン源ガスを用いた化学蒸着法により
    最初の多結晶シリコンを成 長させ、この際に成長条件の組合わせの変更により該初
    期多結晶シリコンの気相核生成を生起させ、これにより
    ポリノジュール（２１）を形成させる工程、およびｂ）
    該ウエハー面の上方にコンフオーマル多結晶シリコン層
    を引き続いて成長させ、これにより該ポリノジュール
    （２１）を被覆すると同時にテクスチヤ化多結晶シリコ
    ン層（３１）を形成させる工程から成る方法。
  2. 【請求項２】 シリコンウエハー（１０）上に形成させ
    た半導体メモリ集積回路におけるテクスチヤ化ポリシリ
    コンストーレジノードキャパシタセルプレート（３１）
    を形成させる方法であって、 ａ）ポリシリコン源ガスを用いた化学蒸着法により最初
    の多結晶シリコンを成長させ、この際に成長条件の組合
    わせの変更により該初期多結晶シリコンの気相核生成を
    生起させ、これによりポリノジュール（１５）を形成さ
    せる工程、およびｂ）該ウエハー面の上方にコンフオー
    マル多結晶シリコン層を引き続いて成長させ、これによ
    り該ポリノジュールを被覆すると同時にテクスチヤ化ポ
    リシリコンストーレジノードキャパシタセルプレート
    （３１）を形成させる工程から成る方法。
  3. 【請求項３】 シリコンウエハー（１０）上に形成させ
    たＤＲＡＭにおけるテクスチヤ化ポリシリコンストーレ
    ジノードキャパシタセルプレート（３１）の形成方法で
    あって、 ａ）ポリシリコン源ガスを用いた化学蒸着法により最初
    の多結晶シリコンを成長させこの際に成長条件の組合わ
    せの変更により該初期多結晶シリコンの気相核生成を生
    起させ、これによりポリノジュール（１５）を形成させ
    る工程、およびｂ）該ウエハー面の上方にコンフオーマ
    ル多結晶シリコン層を引き続いて成長させ、これにより
    該ポリノジュールを被覆すると同時にテクスチヤ化ポリ
    シリコンストーレジノードキャパシタセルプレート（３
    １）を形成させる工程から成る方法。
  4. 【請求項４】 成長条件の該組合わせを、成長温度を６
    ００乃至８００℃の範囲内に増加させること、および成
    長圧を１０トル乃至３００ミリトルの範囲内に増加させ
    ることから成る群から実質的に選択することにより該気
    相核生成を均一成長させることから成る請求項１，２お
    よび３のいずれか一つに記載の方法。
  5. 【請求項５】 シラン，ジクロルシラン，トリクロルシ
    ラン，テトラクロルシランおよびジシランから実質的に
    成る群から該ポリシリコン源ガスを選択して成る請求項
    １，２および３のいずれか一つに記載の方法。
  6. 【請求項６】 成長条件の該組合わせが、該気相核生成
    を不均一成長させる物質の注入から成る請求項１，２お
    よび３のいずれか一つに記載の方法。
  7. 【請求項７】 該物質が酸素，水蒸気，Ｎ2 Ｏおよびメ
    タンから実質的に成る群から選択されて成る請求項６に
    記載の方法。
  8. 【請求項８】 該メモリ集積回路がＤＲＡＭから成る請
    求項２に記載の方法。
JP4116697A 1991-04-10 1992-04-10 気相核生成を利用したポリシリコンのテクスチヤ化方法 Pending JPH0629219A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/683,215 US5112773A (en) 1991-04-10 1991-04-10 Methods for texturizing polysilicon utilizing gas phase nucleation
US07/683215 1991-04-10

Publications (1)

Publication Number Publication Date
JPH0629219A true JPH0629219A (ja) 1994-02-04

Family

ID=24743046

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4116697A Pending JPH0629219A (ja) 1991-04-10 1992-04-10 気相核生成を利用したポリシリコンのテクスチヤ化方法

Country Status (3)

Country Link
US (1) US5112773A (ja)
JP (1) JPH0629219A (ja)
DE (1) DE4206848A1 (ja)

Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5208176A (en) * 1990-01-16 1993-05-04 Micron Technology, Inc. Method of fabricating an enhanced dynamic random access memory (DRAM) cell capacitor using multiple polysilicon texturization
USRE35420E (en) * 1991-02-11 1997-01-07 Micron Technology, Inc. Method of increasing capacitance by surface roughening in semiconductor wafer processing
US5244842A (en) * 1991-12-17 1993-09-14 Micron Technology, Inc. Method of increasing capacitance by surface roughening in semiconductor wafer processing
US5234857A (en) * 1991-03-23 1993-08-10 Samsung Electronics, Co., Ltd. Method of making semiconductor device having a capacitor of large capacitance
KR920018987A (ko) * 1991-03-23 1992-10-22 김광호 캐패시터의 제조방법
US5202278A (en) * 1991-09-10 1993-04-13 Micron Technology, Inc. Method of forming a capacitor in semiconductor wafer processing
US5213992A (en) * 1991-10-02 1993-05-25 Industrial Technology Research Institute Rippled polysilicon surface capacitor electrode plate for high density DRAM
EP0553791A1 (en) * 1992-01-31 1993-08-04 Nec Corporation Capacitor electrode for dram and process of fabrication thereof
KR960002097B1 (ko) * 1992-02-28 1996-02-10 삼성전자주식회사 반도체장치의 커패시터 제조방법
JPH0620958A (ja) * 1992-04-10 1994-01-28 Internatl Business Mach Corp <Ibm> 粗いシリコン表面の形成およびその応用
DE4419074C2 (de) * 1993-06-03 1998-07-02 Micron Semiconductor Inc Verfahren zum gleichmäßigen Dotieren von polykristallinem Silizium mit halbkugelförmiger Körnung
US6734451B2 (en) 1993-11-02 2004-05-11 Matsushita Electric Industrial Co., Ltd. Aggregate of semiconductor micro-needles and method of manufacturing the same, and semiconductor apparatus and method of manufacturing the same
DE69433696T2 (de) 1993-11-02 2004-08-12 Matsushita Electric Industrial Co., Ltd., Kadoma Halbleiterbauelement mit einem Aggregat von Mikro-Nadeln aus Halbleitermaterial
US5466626A (en) * 1993-12-16 1995-11-14 International Business Machines Corporation Micro mask comprising agglomerated material
KR100362751B1 (ko) * 1994-01-19 2003-02-11 소니 가부시끼 가이샤 반도체소자의콘택트홀및그형성방법
US5466627A (en) * 1994-03-18 1995-11-14 United Microelectronics Corporation Stacked capacitor process using BPSG precipitates
US5508542A (en) * 1994-10-28 1996-04-16 International Business Machines Corporation Porous silicon trench and capacitor structures
JP2817645B2 (ja) * 1995-01-25 1998-10-30 日本電気株式会社 半導体装置の製造方法
US5885882A (en) * 1995-07-18 1999-03-23 Micron Technology, Inc. Method for making polysilicon electrode with increased surface area making same
US5856007A (en) * 1995-07-18 1999-01-05 Sharan; Sujit Method and apparatus for forming features in holes, trenches and other voids in the manufacturing of microelectronic devices
US5612558A (en) 1995-11-15 1997-03-18 Micron Technology, Inc. Hemispherical grained silicon on refractory metal nitride
US5801413A (en) * 1995-12-19 1998-09-01 Micron Technology, Inc. Container-shaped bottom electrode for integrated circuit capacitor with partially rugged surface
US6015986A (en) * 1995-12-22 2000-01-18 Micron Technology, Inc. Rugged metal electrodes for metal-insulator-metal capacitors
US5830793A (en) * 1995-12-28 1998-11-03 Micron Technology, Inc. Method of selective texfturing for patterned polysilicon electrodes
US6027970A (en) * 1996-05-17 2000-02-22 Micron Technology, Inc. Method of increasing capacitance of memory cells incorporating hemispherical grained silicon
US5677244A (en) * 1996-05-20 1997-10-14 Motorola, Inc. Method of alloying an interconnect structure with copper
US5849624A (en) * 1996-07-30 1998-12-15 Mircon Technology, Inc. Method of fabricating a bottom electrode with rounded corners for an integrated memory cell capacitor
US5798280A (en) * 1996-12-02 1998-08-25 Micron Technology, Inc. Process for doping hemispherical grain silicon
US5849628A (en) * 1996-12-09 1998-12-15 Micron Technology, Inc. Method of producing rough polysilicon by the use of pulsed plasma chemical vapor deposition and products produced by same
US6060354A (en) * 1996-12-20 2000-05-09 Texas Instruments Incorporated In-situ doped rough polysilicon storage cell structure formed using gas phase nucleation
US6188097B1 (en) * 1997-07-02 2001-02-13 Micron Technology, Inc. Rough electrode (high surface area) from Ti and TiN
US6048763A (en) 1997-08-21 2000-04-11 Micron Technology, Inc. Integrated capacitor bottom electrode with etch stop layer
US6559007B1 (en) 2000-04-06 2003-05-06 Micron Technology, Inc. Method for forming flash memory device having a tunnel dielectric comprising nitrided oxide
DE10034005A1 (de) * 2000-07-07 2002-01-24 Infineon Technologies Ag Verfahren zum Erzeugen von Mikro-Rauhigkeiten auf einer Oberfläche
US6455372B1 (en) 2000-08-14 2002-09-24 Micron Technology, Inc. Nucleation for improved flash erase characteristics
US6544908B1 (en) * 2000-08-30 2003-04-08 Micron Technology, Inc. Ammonia gas passivation on nitride encapsulated devices
AU2002306436A1 (en) * 2001-02-12 2002-10-15 Asm America, Inc. Improved process for deposition of semiconductor films
US7026219B2 (en) 2001-02-12 2006-04-11 Asm America, Inc. Integration of high k gate dielectric
US6653199B2 (en) * 2001-10-09 2003-11-25 Micron Technology, Inc. Method of forming inside rough and outside smooth HSG electrodes and capacitor structure
US7186630B2 (en) * 2002-08-14 2007-03-06 Asm America, Inc. Deposition of amorphous silicon-containing films
US7092287B2 (en) * 2002-12-18 2006-08-15 Asm International N.V. Method of fabricating silicon nitride nanodots
US7109556B2 (en) * 2004-11-16 2006-09-19 Texas Instruments Incorporated Method to improve drive current by increasing the effective area of an electrode
US20070054048A1 (en) * 2005-09-07 2007-03-08 Suvi Haukka Extended deposition range by hot spots
US20080246101A1 (en) * 2007-04-05 2008-10-09 Applied Materials Inc. Method of poly-silicon grain structure formation
US7851307B2 (en) 2007-08-17 2010-12-14 Micron Technology, Inc. Method of forming complex oxide nanodots for a charge trap
CN102181940B (zh) * 2011-04-08 2012-07-18 光为绿色新能源股份有限公司 一种多晶硅绒面的制备方法
KR102482896B1 (ko) 2017-12-28 2022-12-30 삼성전자주식회사 이종 휘발성 메모리 칩들을 포함하는 메모리 장치 및 이를 포함하는 전자 장치

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4087571A (en) * 1971-05-28 1978-05-02 Fairchild Camera And Instrument Corporation Controlled temperature polycrystalline silicon nucleation
US3900597A (en) * 1973-12-19 1975-08-19 Motorola Inc System and process for deposition of polycrystalline silicon with silane in vacuum
JPS5721814A (en) * 1980-07-15 1982-02-04 Nec Corp Manufacture of semiconductor device
US4489103A (en) * 1983-09-16 1984-12-18 Rca Corporation SIPOS Deposition method
JPS60119713A (ja) * 1983-12-01 1985-06-27 Nec Corp 半導体装置の製造方法
US4786951A (en) * 1985-02-12 1988-11-22 Mitsubishi Denki Kabushiki Kaisha Semiconductor optical element and a process for producing the same
US5017505A (en) * 1986-07-18 1991-05-21 Nippondenso Co., Ltd. Method of making a nonvolatile semiconductor memory apparatus with a floating gate
KR900007686B1 (ko) * 1986-10-08 1990-10-18 후지쓰 가부시끼가이샤 선택적으로 산화된 실리콘 기판상에 에피택셜 실리콘층과 다결정 실리콘층을 동시에 성장시키는 기상 증착방법
US4897360A (en) * 1987-12-09 1990-01-30 Wisconsin Alumni Research Foundation Polysilicon thin film process
JPH02281614A (ja) * 1989-04-21 1990-11-19 Kyushu Electron Metal Co Ltd 多結晶シリコン薄膜の製造方法

Also Published As

Publication number Publication date
DE4206848A1 (de) 1992-10-15
US5112773A (en) 1992-05-12

Similar Documents

Publication Publication Date Title
JPH0629219A (ja) 気相核生成を利用したポリシリコンのテクスチヤ化方法
US5242855A (en) Method of fabricating a polycrystalline silicon film having a reduced resistivity
US5182232A (en) Metal silicide texturizing technique
US5885869A (en) Method for uniformly doping hemispherical grain polycrystalline silicon
US5616511A (en) Method of fabricating a micro-trench storage capacitor
US5208479A (en) Method of increasing capacitance of polycrystalline silicon devices by surface roughening and polycrystalline silicon devices
JPH0590528A (ja) シリコン多結晶の凹凸形成方法
JPH05206473A (ja) 堆積させた半導体上に形成した改善された誘電体
KR100299784B1 (ko) 요철상폴리실리콘층의형성방법및이방법의실시에사용되는기판처리장치와반도체메모리디바이스
US5854095A (en) Dual source gas methods for forming integrated circuit capacitor electrodes
JP2689935B2 (ja) 半導体薄膜形成方法
US5455204A (en) Thin capacitor dielectric by rapid thermal processing
US5856007A (en) Method and apparatus for forming features in holes, trenches and other voids in the manufacturing of microelectronic devices
JP3313840B2 (ja) 半導体装置の製造方法
JPH10275902A (ja) 半導体素子の電荷貯蔵電極形成方法及びフラッシュメモリ素子の電極形成方法
US5885867A (en) Methods of forming hemispherical grained silicon layers including anti-nucleation gases
KR100234380B1 (ko) 반구형 그레인의 실리콘막을 갖는 반도체장치의 제조방법
JP3149910B2 (ja) 半導体装置の製造方法
JP2000012783A (ja) 半導体素子の製造方法
JP2000196035A (ja) メモリ素子のキャパシタ製造方法
TW393776B (en) Fabricating method of polysilicon film and fabricating method of capacitor using the same
JPH08148584A (ja) 半導体装置とその製造方法
JP3872581B2 (ja) Ｈｓｇポリシリコン膜を利用する高集積半導体記憶素子のキャパシタ形成方法
JP2833338B2 (ja) 半導体装置の製造方法
TW440928B (en) Method for forming a silicon conductive layer by CVD

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080221

Year of fee payment: 5

FPAY Renewal fee payment (prs date is renewal date of database)

Year of fee payment: 7

Free format text: PAYMENT UNTIL: 20100221

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (prs date is renewal date of database)

Year of fee payment: 8

Free format text: PAYMENT UNTIL: 20110221

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120221

Year of fee payment: 9

LAPS Cancellation because of no payment of annual fees