JPH0590528A - シリコン多結晶の凹凸形成方法 - Google Patents

シリコン多結晶の凹凸形成方法

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JPH0590528A
JPH0590528A JP4057298A JP5729892A JPH0590528A JP H0590528 A JPH0590528 A JP H0590528A JP 4057298 A JP4057298 A JP 4057298A JP 5729892 A JP5729892 A JP 5729892A JP H0590528 A JPH0590528 A JP H0590528A
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Abstract

(57)【要約】 【目的】 本発明は、ダイナミック・ランダムアクセス
メモリその他のキャパシタの記憶ノードプレートに凹凸
をつけるのに使用できるポリシリコン表層の凹凸形成方
法を提供することを目的とする。 【構成】 ウエハ表面に、ポリシリコンの蒸着に先立っ
て、ポリシリコンに蒸着の際核をつくりポリシリコン小
瘤（３２）を形成させるような材料を被覆する。ポリシ
リコン（３１）は、蒸着の間中、その前に形成されたポ
リシリコン小瘤（３２）を繰り返し被覆していき、安定
でかつ凹凸のあるポリシリコン構造体を完成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体技術に係り、特
にシリコン多結晶層の表面に凹凸を形成する方法に関す
る。
【０００２】
【従来の技術】シリコン多結晶（以下「ポリシリコン」
とも呼ぶ）の凹凸形成方法については、Ｍ．ヨシマル
ら，「ポリシリコン電極の凹凸表面と６４ＭＢ用低温蒸
着Ｓｉ3Ｎ4 およびＳＴＣ（スタックキャパシタセル）
型ＤＲＡＭセル」，沖電気（株）ＶＬＳＩ研究開発研究
所（東京都八王子市）に述べられている。この論文によ
ると、シリコン多結晶の蒸着温度が５７０℃になると、
シリコン多結晶の表面に凹凸（きめ）ができる。さらに
この論文の第１頁第３段落には、この技術をＤＲＡＭ
（ダイナミックＲＡＭ）記憶スタックキャパシタの記憶
ノードセルプレート（Cell Plate）の形成に応用する
と、セルプレートの表面積が、標準スタックキャパシタ
セル（ＳＴＣ）のそれの２．５倍まで増加すると述べて
いる。
【０００３】
【発明が解決しようとする課題】しかし、この方法には
２つの大きな短所がある。それは、（１）ポリシリコン
に凹凸を形成するための蒸着中、温度を厳密に制御しな
ければならない（５７０℃±３℃）、および（２）凹凸
を形成したポリシリコンを後に５７０℃以上にすると、
表面の凹凸が平らになってしまうということである。そ
こで、本発明においては、通常のＤＲＡＭ製造方法にお
いてもその表面の凹凸を保持できる、安定で均一な凹凸
のきめをもつポリシリコン表面層を形成する方法を目的
とする。
【０００４】
【課題を解決するための手段および作用】本発明は、記
憶装置、特にダイナミック・ランダムアクセスメモリ
（ＤＲＡＭ）等の半導体装置におけるキャパシタの記憶
ノードセルプレートに使用されるポリシリコン表面層に
凹凸を与える方法を提供する。以下では、一例として本
発明の方法を通常のスタックキャパシタＤＲＡＭ製造工
程に使用した場合に焦点を絞って説明する。しかし、当
業者なら、本発明の技術をポリシリコンを用いる種々の
半導体装置に応用できるであろうし、そのような場合に
おけるポリシリコンの表面は上述のようなきめを有する
のが好ましい。
【０００５】ＤＲＡＭアレーにおいてキャパシタの記憶
ノードセルプレートに用いられるシリコンウエハは、ポ
リシリコン層の付着に先立って用意しておく。埋め込み
ディジット線には、引き続いてアクセス装置の活性領域
と接触させるため、コンタクトホールを形成した後ポリ
シリコンの付着を行う。このポリシリコンは後にパター
ン付けとドーピング（不純物の添加）を行い、スタック
キャパシタの記憶ノードセルプレートとして使用する。
【０００６】ポリシリコンは、その付着前に、シリコン
ウエハの表面に二酸化ケイ素あるいはケイ素の超微細粒
子（粒径３０〜３００Ａ）を被覆することによって凹凸
を形成される。また、シリコンウエハは、水や種々の炭
化水素を含む汚染物に晒してもよい。このような微細粒
子あるいは意図的に導入した汚染物は、引き続いて付着
されるポリシリコンに、これを中心として核を形成さ
せ、シリコンウエハ上にポリシリコンの小瘤を生じさせ
る。付着を継続すると、ポリシリコンの小瘤が繰り返し
被覆され、凹凸のあるポリシリコン層ができあがる。
【０００７】本発明に従って形成される凹凸のあるポリ
シリコン層は、種々の用途に用いられるが、とりわけＤ
ＲＡＭセルの容量を増加させるのに使用される。
【０００８】
【実施例】ＤＲＡＭメモリアレーを製造する際における
凹凸形成の好ましい態様は、順に図２、図３および図１
に示される工程を含む。
【０００９】図２を参照すると、シリコンウエハ１０
は、ＤＲＡＭメモリアレーにおける記憶ノードセルプレ
ートの形成に先立ってこの段階まで仕上げられる。標準
的なスタックキャパシタセルの製造方法においては、デ
ィジット線１３をシリコンウエハ１０から分離するフィ
ールド酸化膜１２を形成する。ディジット線１３は、垂
直誘電体スペーサ１４と誘電体層１８、およびこの両者
に跨がる誘電体層１５によって隔離される。記憶ノード
キャパシタプレートのための活性領域１７に以下の工程
でアクセスを与えるため、コンタクトホール１６が開口
される。
【００１０】図３を参照すると、微細粒子２１（好まし
くは粒径が約１００Ａ）は、露出した誘電体層１５、垂
直誘電体スペーサ１４、誘電体層１８および活性領域１
７の表面を均一に被覆している。これらの微細粒子２１
としては、例えば噴霧器で露出ウエハの表面に均一に分
散することができるケイ素（Ｓｉ）や二酸化ケイ素（Ｓ
ｉＯ2 ）を用いることができる。変形例として、ウエハ
表面を、このウエハ表面に汚染物として残留する水や種
々の炭化水素もしくは化学物質に晒す方法がある。さら
に他の変形例として、ＳｉＯ2 やＳｉの微細粒子を、ア
ルコールを主体とする溶媒などの液体と混ぜ合わせた
後、フォトレジストを被覆・形成するときのような通常
の液体高速回転技術を用いてウエハ上に微細粒子の皮膜
を形成する方法がある。こうして微細粒子を混ぜた溶液
で皮膜を形成した後、ウエハを乾燥させて溶液を揮発さ
せ、ウエハ表面に接着した微細粒子だけを残留させる。
もう一つの変形例は、微細粒子がコロイド状に分散した
液槽にウエハを浸す方法である。ウエハは液槽から取り
した後乾燥され、ウエハ表面に接着した微細粒子だけが
残留する。このようにして微細粒子をウエハ表面に存在
させると、この微細粒子を被覆しながらポリシリコンを
付着させる工程の初期の段階に影響を与え、後述するよ
うにポリシリコンの小瘤が形成される。
【００１１】さて図１を参照すると、ポリシリコン層３
１が化学蒸着によって形成されているが、ポリシリコン
層３１蒸着の初期段階において、微細粒子２１または他
のウエハ表面に意図的に存在させた化学汚染物質は、ポ
リシリコン３１に核をつくらせ、この核を基にポリシリ
コン小瘤３２を形成させる。蒸着が続くと、ポリシリコ
ン小瘤３２は繰り返して被覆され、ポリシリコン３１の
凹凸表面を完成させる。
【００１２】この後、通常のＤＲＡＭ用スタックキャパ
シタの製造技術により、スタックキャパシタが完成され
る。
【００１３】上述の好ましい態様においては、本発明の
方法をＤＲＡＭ用スタックキャパシタの製造に適用した
例を説明したが、当業者にとっては、本発明の方法をポ
リシリコンを用いる種々の半導体製造工程に適用するこ
とが可能であろう。そして、そのようなポリシリコンの
表面は上述のようなきめを有するのが好ましい。また、
当業者にとっては、本発明の範囲および主旨を逸脱しな
い範囲で種々の変形を施すことが可能であろう。
【００１４】
【発明の効果】以上説明したように、本発明に寄れば、
ＤＲＡＭスタックキャパシタの記憶ノードセルプレート
等に使用されるポリシリコンにその通常の製造工程にお
いても、温度変化に対して安定で、均一な凹凸を与える
ことができる。
【図面の簡単な説明】
【図１】本発明の方法を適用したウエハの断面図。
【図２】ＤＲＡＭ用ポリシリコン記憶ノードセルプレー
トを形成する直前まで処置を施したシリコンウエハの断
面図。
【図３】図２のシリコンウエハに引き続いて前処理を施
したシリコンウエハの断面図。
【符号の説明】
１０ シリコンウエハ １２ フィールド酸化膜 １３ ディジット線 １４ 垂直誘電体スペーサ １５ 誘電体層 １６ コンタクトホール １７ 活性領域 １８ 誘電体層 ２１ 微細粒子 ３１ ポリシリコン ３２ ポリシリコン小瘤

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 シリコンウエハ表面に付着するシリコン
    多結晶に凹凸を形成する方法であって、 ａ）粒径３０〜３００Ａの粒子（２１）を溶液と混合
    し、高速回転法によりこの混合溶液でシリコンウエハ表
    面を被覆し、このウエハを乾燥して液体を揮発させ、ウ
    エハ表面に付着した粒子（２１）を均一に残留させる前
    処理工程と、 ｂ）前記ウエハ表面にシリコン多結晶（３１）の初期層
    を付着し、このシリコン多結晶初期層により前記粒子
    （２１）を被覆してシリコン多結晶の小瘤（３２）を形
    成する工程と、 ｃ）引き続いて同質のシリコン多結晶層（３１）を前記
    ウエハの表面に重ねて付着させ、前記シリコン多結晶の
    小瘤（３２）を被覆してシリコン多結晶の構造体に凹凸
    を形成させる工程を含む方法。
  2. 【請求項２】 前記溶液はアルコールを主体とする溶媒
    を含む請求項１記載の方法。
  3. 【請求項３】 前記溶液は粒子（２１）がコロイド状に
    分散した溶液を含む請求項１記載の方法。
  4. 【請求項４】 前記溶液はスラリを含む請求項１記載の
    方法。
  5. 【請求項５】 シリコンウエハ表面に付着するシリコン
    多結晶に凹凸を形成する方法であって、 ａ）粒径３０〜３００Ａの粒子（２１）がコロイド状に
    分散した溶液を含む液槽に浸漬し、このウエハを乾燥し
    て液体を揮発させ、ウエハ表面に付着した粒子（２１）
    を残留させる前処理工程と、 ｂ）前記ウエハ表面にシリコン多結晶（３１）の初期層
    を付着し、このシリコン多結晶初期層により前記粒子
    （２１）を被覆してシリコン多結晶の小瘤（３２）を形
    成する工程と、 ｃ）引き続いて同質のシリコン多結晶層（３１）を前記
    ウエハの表面に重ねて付着させ、前記シリコン多結晶の
    小瘤（３２）を被覆してシリコン多結晶の構造体に凹凸
    を形成させる工程を含む方法。
  6. 【請求項６】 既存のシリコンウエハ表面に付着するシ
    リコン多結晶に凹凸を形成する方法であって、 ａ）シリコンウエハを水に浸漬し、粒径３０〜３００Ａ
    の粒子（２１）をウエハ表面に分散させる前処理工程
    と、 ｂ）前記ウエハ表面にシリコン多結晶（３１）の初期層
    を付着し、このシリコン多結晶初期層により前記粒子
    （２１）を被覆してシリコン多結晶の小瘤（３２）を形
    成する工程と、 ｃ）引き続いて同質のシリコン多結晶層（３１）を前記
    ウエハの表面に重ねて付着させ、前記シリコン多結晶の
    小瘤（３２）を被覆してシリコン多結晶の構造体に凹凸
    を形成させる工程を含む方法。
  7. 【請求項７】 シリコンウエハ表面に付着するシリコン
    多結晶に凹凸を形成する方法であって、 ａ）シリコンウエハを水に浸漬し、粒径３０〜３００Ａ
    の粒子（２１）をウエハ表面に分散させる前処理工程
    と、 ｂ）前記ウエハ表面にシリコン多結晶（３１）の初期層
    を付着し、このシリコン多結晶初期層により前記粒子
    （２１）を被覆してシリコン多結晶の小瘤（３２）を形
    成する工程と、 ｃ）引き続いて同質のシリコン多結晶層（３１）を前記
    ウエハの表面に重ねて付着させ、前記シリコン多結晶の
    小瘤（３２）を被覆してシリコン多結晶の構造体に凹凸
    を形成させる工程を含む方法。
  8. 【請求項８】 前記粒子（２１）はケイ素を含む請求項
    １、５、６および７のいずれか一項記載の方法。
  9. 【請求項９】 前記粒子（２１）は二酸化ケイ素を含む
    請求項１、５、６および７のいずれか一項記載の方法。
  10. 【請求項１０】 前記シリコン多結晶の構造体はダイナ
    ミック・ランダムアクセスメモリ装置におけるキャパシ
    タセルの記憶ノードプレートを含む請求項１、５、６お
    よび７のいずれか一項記載の方法。
JP4057298A 1991-02-11 1992-02-12 シリコン多結晶の凹凸形成方法 Pending JPH0590528A (ja)

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US07/653839 1991-02-11
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5798545A (en) * 1994-12-28 1998-08-25 Nippon Steel Corporation Semiconductor storage device

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
USRE35420E (en) * 1991-02-11 1997-01-07 Micron Technology, Inc. Method of increasing capacitance by surface roughening in semiconductor wafer processing
US5244842A (en) * 1991-12-17 1993-09-14 Micron Technology, Inc. Method of increasing capacitance by surface roughening in semiconductor wafer processing
KR960002097B1 (ko) * 1992-02-28 1996-02-10 삼성전자주식회사 반도체장치의 커패시터 제조방법
JPH0620958A (ja) * 1992-04-10 1994-01-28 Internatl Business Mach Corp <Ibm> 粗いシリコン表面の形成およびその応用
JP3156878B2 (ja) * 1992-04-30 2001-04-16 株式会社東芝 半導体装置およびその製造方法
JP3024721B2 (ja) * 1992-10-14 2000-03-21 新日本製鐵株式会社 半導体記憶装置の製造方法
US6734451B2 (en) 1993-11-02 2004-05-11 Matsushita Electric Industrial Co., Ltd. Aggregate of semiconductor micro-needles and method of manufacturing the same, and semiconductor apparatus and method of manufacturing the same
EP0892445B1 (en) 1993-11-02 2004-04-07 Matsushita Electric Industrial Co., Ltd. Semiconductor device comprising an aggregate of semiconductor micro-needles
US5466626A (en) * 1993-12-16 1995-11-14 International Business Machines Corporation Micro mask comprising agglomerated material
US5429972A (en) * 1994-05-09 1995-07-04 Advanced Micro Devices, Inc. Method of fabricating a capacitor with a textured polysilicon interface and an enhanced dielectric
KR0165496B1 (ko) * 1995-03-22 1998-12-15 윤종용 고집적 반도체장치의 캐패시터 제조방법
US5885882A (en) * 1995-07-18 1999-03-23 Micron Technology, Inc. Method for making polysilicon electrode with increased surface area making same
US5856007A (en) * 1995-07-18 1999-01-05 Sharan; Sujit Method and apparatus for forming features in holes, trenches and other voids in the manufacturing of microelectronic devices
US5612558A (en) 1995-11-15 1997-03-18 Micron Technology, Inc. Hemispherical grained silicon on refractory metal nitride
US5801413A (en) 1995-12-19 1998-09-01 Micron Technology, Inc. Container-shaped bottom electrode for integrated circuit capacitor with partially rugged surface
US6015986A (en) * 1995-12-22 2000-01-18 Micron Technology, Inc. Rugged metal electrodes for metal-insulator-metal capacitors
US5830793A (en) * 1995-12-28 1998-11-03 Micron Technology, Inc. Method of selective texfturing for patterned polysilicon electrodes
US5937310A (en) * 1996-04-29 1999-08-10 Advanced Micro Devices, Inc. Reduced bird's beak field oxidation process using nitrogen implanted into active region
US6027970A (en) 1996-05-17 2000-02-22 Micron Technology, Inc. Method of increasing capacitance of memory cells incorporating hemispherical grained silicon
US5849624A (en) * 1996-07-30 1998-12-15 Mircon Technology, Inc. Method of fabricating a bottom electrode with rounded corners for an integrated memory cell capacitor
US5882993A (en) * 1996-08-19 1999-03-16 Advanced Micro Devices, Inc. Integrated circuit with differing gate oxide thickness and process for making same
US6033943A (en) * 1996-08-23 2000-03-07 Advanced Micro Devices, Inc. Dual gate oxide thickness integrated circuit and process for making same
US6069052A (en) * 1996-10-07 2000-05-30 Mosel Vitelic, Inc. Process and structure for increasing capacitance of stack capacitor
US5849628A (en) * 1996-12-09 1998-12-15 Micron Technology, Inc. Method of producing rough polysilicon by the use of pulsed plasma chemical vapor deposition and products produced by same
US5872376A (en) * 1997-03-06 1999-02-16 Advanced Micro Devices, Inc. Oxide formation technique using thin film silicon deposition
US6010935A (en) * 1997-08-21 2000-01-04 Micron Technology, Inc. Self aligned contacts
US6048763A (en) * 1997-08-21 2000-04-11 Micron Technology, Inc. Integrated capacitor bottom electrode with etch stop layer
US5920763A (en) * 1997-08-21 1999-07-06 Micron Technology, Inc. Method and apparatus for improving the structural integrity of stacked capacitors
US5962914A (en) * 1998-01-14 1999-10-05 Advanced Micro Devices, Inc. Reduced bird's beak field oxidation process using nitrogen implanted into active region
US6531364B1 (en) 1998-08-05 2003-03-11 Advanced Micro Devices, Inc. Advanced fabrication technique to form ultra thin gate dielectric using a sacrificial polysilicon seed layer
US6207584B1 (en) * 2000-01-05 2001-03-27 International Business Machines Corp. High dielectric constant material deposition to achieve high capacitance
US6559007B1 (en) 2000-04-06 2003-05-06 Micron Technology, Inc. Method for forming flash memory device having a tunnel dielectric comprising nitrided oxide
US6455372B1 (en) 2000-08-14 2002-09-24 Micron Technology, Inc. Nucleation for improved flash erase characteristics
US6544908B1 (en) 2000-08-30 2003-04-08 Micron Technology, Inc. Ammonia gas passivation on nitride encapsulated devices
US6620675B2 (en) 2001-09-26 2003-09-16 International Business Machines Corporation Increased capacitance trench capacitor
US6653199B2 (en) * 2001-10-09 2003-11-25 Micron Technology, Inc. Method of forming inside rough and outside smooth HSG electrodes and capacitor structure
US6794704B2 (en) * 2002-01-16 2004-09-21 Micron Technology, Inc. Method for enhancing electrode surface area in DRAM cell capacitors

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59123279A (ja) * 1982-12-28 1984-07-17 Semiconductor Energy Lab Co Ltd 光電変換装置作製方法
JPS63239937A (ja) * 1987-03-27 1988-10-05 Canon Inc 半導体多結晶膜の形成方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5798545A (en) * 1994-12-28 1998-08-25 Nippon Steel Corporation Semiconductor storage device

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