JP2833338B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2833338B2 JP2833338B2 JP4109384A JP10938492A JP2833338B2 JP 2833338 B2 JP2833338 B2 JP 2833338B2 JP 4109384 A JP4109384 A JP 4109384A JP 10938492 A JP10938492 A JP 10938492A JP 2833338 B2 JP2833338 B2 JP 2833338B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に容量部の製造方法に関する。
関し、特に容量部の製造方法に関する。
【０００２】
【従来の技術】半導体集積回路の高集積化，微細化に伴
ない容量部の占有面積も縮小され所望の蓄積容量を確保
し難くなっている。容量部の形成は一般に多結晶シリコ
ン膜を堆積後，リン等の不純物を多結晶シリコン膜中に
導入し、フォトレジスト膜を用いてパターニングを行
い、容量電極を形成している。そのため、６４Ｍビット
以上のＤＲＡＭの様にデバイスの微細化が進むと、容量
電極の表面積を増加させて蓄積容量を増大させる方法が
検討され、その一例が１９８８年，インターナショナル
・エレクトロン・デバイセス・ミーティング・テクニカ
ル・ダイジェスト（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌ
ｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ ＴＥ
ＣＨＮＩＣＡＬ ＤＩＧＥＳＴ）第５９２項に報告され
ている。
ない容量部の占有面積も縮小され所望の蓄積容量を確保
し難くなっている。容量部の形成は一般に多結晶シリコ
ン膜を堆積後，リン等の不純物を多結晶シリコン膜中に
導入し、フォトレジスト膜を用いてパターニングを行
い、容量電極を形成している。そのため、６４Ｍビット
以上のＤＲＡＭの様にデバイスの微細化が進むと、容量
電極の表面積を増加させて蓄積容量を増大させる方法が
検討され、その一例が１９８８年，インターナショナル
・エレクトロン・デバイセス・ミーティング・テクニカ
ル・ダイジェスト（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌ
ｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ ＴＥ
ＣＨＮＩＣＡＬ ＤＩＧＥＳＴ）第５９２項に報告され
ている。
【０００３】図５（ａ）〜（ｅ）は従来の半導体装置の
製造方法を説明するための工程順に示した半導体チップ
の断面図である。
製造方法を説明するための工程順に示した半導体チップ
の断面図である。
【０００４】まず、図５（ａ）に示すように、シリコン
基板１の上に形成したＳｉＯ2 膜２の上にＳｉ3 Ｎ4 膜
１１を堆積し、Ｓｉ3 Ｎ4 膜１１の上に多結晶シリコン
膜１２とＳｉＯ2 膜１３を交互に順次堆積し積層を設け
る。
基板１の上に形成したＳｉＯ2 膜２の上にＳｉ3 Ｎ4 膜
１１を堆積し、Ｓｉ3 Ｎ4 膜１１の上に多結晶シリコン
膜１２とＳｉＯ2 膜１３を交互に順次堆積し積層を設け
る。
【０００５】次に、図５（ｂ）に示すように、積層及び
Ｓｉ3 Ｎ4 膜７並びにＳｉＯ2 膜２を選択的に順次異方
性エッチングしてコンタクト孔を形成する。
Ｓｉ3 Ｎ4 膜７並びにＳｉＯ2 膜２を選択的に順次異方
性エッチングしてコンタクト孔を形成する。
【０００６】次に図５（ｃ）に示すように、コンタクト
孔を含む表面に多結晶シリコン膜１４を堆積する。
孔を含む表面に多結晶シリコン膜１４を堆積する。
【０００７】次に、図５（ｄ）に示すように、Ｓｉ3 Ｎ
4 膜１１をエッチングストッパとして多結晶シリコン膜
１４及び積層を選択的に順次エッチングしてブロック状
の電極を形成する。
4 膜１１をエッチングストッパとして多結晶シリコン膜
１４及び積層を選択的に順次エッチングしてブロック状
の電極を形成する。
【０００８】次に、図５（ｅ）に示すように、ＨＦ系の
エッチング液を用いＳｉＯ2 膜１３のみをエッチング除
去し、フィン形状の容量電極１５を形成する。
エッチング液を用いＳｉＯ2 膜１３のみをエッチング除
去し、フィン形状の容量電極１５を形成する。
【０００９】以後、容量電極１５の表面に容量絶縁膜を
形成し、この容量絶縁膜を介して容量電極１４と対向す
る容量電極を設けて容量部を形成することができる。
形成し、この容量絶縁膜を介して容量電極１４と対向す
る容量電極を設けて容量部を形成することができる。
【００１０】
【発明が解決しようとする課題】この従来の半導体装置
の製造方法は、容量電極を形成するための気相成長工程
等の工程数が多く、量産上コストがかかるという問題点
がある。また、工程数が多くなるため、歩留りが低下す
るという問題点がある。
の製造方法は、容量電極を形成するための気相成長工程
等の工程数が多く、量産上コストがかかるという問題点
がある。また、工程数が多くなるため、歩留りが低下す
るという問題点がある。
【００１１】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上に設けた絶縁膜の上にノンドー
プのシリコン膜と不純物を含むシリコン膜とが交互に順
次積層された積層膜を形成する工程と、前記積層膜を選
択的にエッチングしてブロック状の電極を形成する工程
と、前記ブロック状の電極の表面をエッチングして前記
積層膜の側面に凹凸を設け表面積を増大させる工程と、
熱処理により前記ブロック状の電極の不純物を均一化し
て容量電極を形成する工程とを含む半導体装置の製造方
法であって、前記積層膜を形成する工程は、気相成長装
置内に前記半導体基板を載置させＳｉを含むガスを流し
てノンドープのシリコン膜を堆積する工程と、前記Ｓｉ
を含むガスを止めその代わりに前記不純物を含むガスを
流す工程との繰り返しからなることを特徴としている。
造方法は、半導体基板上に設けた絶縁膜の上にノンドー
プのシリコン膜と不純物を含むシリコン膜とが交互に順
次積層された積層膜を形成する工程と、前記積層膜を選
択的にエッチングしてブロック状の電極を形成する工程
と、前記ブロック状の電極の表面をエッチングして前記
積層膜の側面に凹凸を設け表面積を増大させる工程と、
熱処理により前記ブロック状の電極の不純物を均一化し
て容量電極を形成する工程とを含む半導体装置の製造方
法であって、前記積層膜を形成する工程は、気相成長装
置内に前記半導体基板を載置させＳｉを含むガスを流し
てノンドープのシリコン膜を堆積する工程と、前記Ｓｉ
を含むガスを止めその代わりに前記不純物を含むガスを
流す工程との繰り返しからなることを特徴としている。
【００１２】次に本発明に関連する半導体装置の製造方
法の第１の参考例について図面を参照して説明す
法の第１の参考例について図面を参照して説明す
【００１３】図１（ａ）〜（ｄ）は本発明に関連する第
１の参考例を説明するための工程順に示した半導体チッ
プの断面図である。
１の参考例を説明するための工程順に示した半導体チッ
プの断面図である。
【００１４】まず、図１（ａ）に示すように、シリコン
基板１上にＳｉＯ2 膜２を形成した後開口部を形成す
る。次に、開口部を含むＳｉＯ2 膜２の上にリンを含む
多結晶又は非晶質又はこれらの混合からなるシリコン膜
３ａ及びノンドープのシリコン膜３ｂを交互に堆積して
積層し、最上層にノンドープのシリコン膜３ｂを堆積す
る。この積層構造は、例えば同一の気相成長装置でシラ
ン（ＳｉＨ4 ）とフオスフィン（ＰＨ3 ）の混合ガスを
用いて、リンを含むシリコン膜３ａを堆積し、次にシラ
ンガスを用いノンドープのシリコン膜３ｂを堆積するこ
とを繰り返すことで形成できる。また、各層のシリコン
膜の厚さは１０〜１００ｎｍ，シリコン膜３ｂのリン濃
度は１×１０20〜５×１０20ｃｍ-3程度である。
基板１上にＳｉＯ2 膜２を形成した後開口部を形成す
る。次に、開口部を含むＳｉＯ2 膜２の上にリンを含む
多結晶又は非晶質又はこれらの混合からなるシリコン膜
３ａ及びノンドープのシリコン膜３ｂを交互に堆積して
積層し、最上層にノンドープのシリコン膜３ｂを堆積す
る。この積層構造は、例えば同一の気相成長装置でシラ
ン（ＳｉＨ4 ）とフオスフィン（ＰＨ3 ）の混合ガスを
用いて、リンを含むシリコン膜３ａを堆積し、次にシラ
ンガスを用いノンドープのシリコン膜３ｂを堆積するこ
とを繰り返すことで形成できる。また、各層のシリコン
膜の厚さは１０〜１００ｎｍ，シリコン膜３ｂのリン濃
度は１×１０20〜５×１０20ｃｍ-3程度である。
【００１５】次に、図１（ｂ）に示すように、フォトリ
ソグラフィ技術によりシリコン膜３ａ，３ｂの積層構造
を選択的にエッチングしてブロック状の電極を形成す
る。
ソグラフィ技術によりシリコン膜３ａ，３ｂの積層構造
を選択的にエッチングしてブロック状の電極を形成す
る。
【００１６】次に、図１（ｃ）に示すように、弗酸，硝
酸，氷酢酸を含む水溶液を用いて、シリコン膜３ａ，３
ｂの表面をエッチングする。リンを含むシリコン膜３ａ
の方がエッチング速度が大きいので、ブロック状の電極
の側面に溝が形成され表面積は増大する。
酸，氷酢酸を含む水溶液を用いて、シリコン膜３ａ，３
ｂの表面をエッチングする。リンを含むシリコン膜３ａ
の方がエッチング速度が大きいので、ブロック状の電極
の側面に溝が形成され表面積は増大する。
【００１７】次に、図１（ｄ）に示すように、ブロック
状の電極を８００〜９００℃の温度で熱処理してリン濃
度を均一化し、第１の容量電極４を形成する。次に、容
量電極４の表面を窒化処理し容量絶縁膜５を形成する。
ここで、容量電極４中のリン濃度を均一化するための熱
処理を容量絶縁膜５を形成するための熱処理で兼ねるこ
ともできる。次に、容量絶縁膜５を含む表面にアルミニ
ウム膜又はシリコン膜を堆積してパターニングし、第１
の容量電極４と対向する第２の容量電極６を形成し、容
量部を構成する。
状の電極を８００〜９００℃の温度で熱処理してリン濃
度を均一化し、第１の容量電極４を形成する。次に、容
量電極４の表面を窒化処理し容量絶縁膜５を形成する。
ここで、容量電極４中のリン濃度を均一化するための熱
処理を容量絶縁膜５を形成するための熱処理で兼ねるこ
ともできる。次に、容量絶縁膜５を含む表面にアルミニ
ウム膜又はシリコン膜を堆積してパターニングし、第１
の容量電極４と対向する第２の容量電極６を形成し、容
量部を構成する。
【００１８】図２は第１の実施例の容量電極４の側面が
平坦であるときの表面積を１としたときに対するエッチ
ング後の表面積比とリンを含むシリコン膜の層数との関
係を示す図である。
平坦であるときの表面積を１としたときに対するエッチ
ング後の表面積比とリンを含むシリコン膜の層数との関
係を示す図である。
【００１９】図２に示すように、約２０層で約１．６
倍，約３０層で約２倍になっていることがわかる。この
場合、容量電極４は、約０．５μｍ×１μｍ×０．５μ
ｍの大きさで、表面のエッチング量約０．１μｍであ
る。
倍，約３０層で約２倍になっていることがわかる。この
場合、容量電極４は、約０．５μｍ×１μｍ×０．５μ
ｍの大きさで、表面のエッチング量約０．１μｍであ
る。
【００２０】なお、リンを含む多結晶シリコン膜３ａの
代りにヒ素（Ａｓ）を含むシリコン層を用いても良く、
ヒ素を含む多結晶シリコン膜はアルシン（ＡｓＨ3 ）と
シラン（ＳｉＨ4 ）の混合ガスを用いて気相成長させ
る。シリコン膜中の拡散係数は、リンよりヒ素の方が小
さいため、ノンドープのシリコン膜３ｂとヒ素を含むシ
リコン膜との界面がシャープになり、膜厚を薄くできる
利点がある。そのため、第１の容量電極の表面積も増加
させやすくなる。
代りにヒ素（Ａｓ）を含むシリコン層を用いても良く、
ヒ素を含む多結晶シリコン膜はアルシン（ＡｓＨ3 ）と
シラン（ＳｉＨ4 ）の混合ガスを用いて気相成長させ
る。シリコン膜中の拡散係数は、リンよりヒ素の方が小
さいため、ノンドープのシリコン膜３ｂとヒ素を含むシ
リコン膜との界面がシャープになり、膜厚を薄くできる
利点がある。そのため、第１の容量電極の表面積も増加
させやすくなる。
【００２１】図３（ａ）〜（ｄ）は本発明に関連する半
導体装置の製造方法の第２の参考例を説明するための工
程順に示した半導体チップの断面図である。
導体装置の製造方法の第２の参考例を説明するための工
程順に示した半導体チップの断面図である。
【００２２】まず、図３（ａ）に示すように、第１の参
考例と同様の工程で開口部を含むＳｉＯ2 膜２の上にリ
ンを含むシリコン膜及びノンドープのシリコン膜を交互
に順次堆積した後、最下層のリンを含むシリコン膜を残
して選択的に順次エッチングしてブロック状の電極を形
成し、ウェットエッチングによりブロック状電極の側面
に溝を設けて表面積を増大させ、熱処理によりリンを拡
散して均一化し第１の容量電極７を形成する。
考例と同様の工程で開口部を含むＳｉＯ2 膜２の上にリ
ンを含むシリコン膜及びノンドープのシリコン膜を交互
に順次堆積した後、最下層のリンを含むシリコン膜を残
して選択的に順次エッチングしてブロック状の電極を形
成し、ウェットエッチングによりブロック状電極の側面
に溝を設けて表面積を増大させ、熱処理によりリンを拡
散して均一化し第１の容量電極７を形成する。
【００２３】次に、図３（ｂ）に示すように、第１の容
量電極７を含む表面にＳｉＯ2 膜８を堆積した後、エッ
チバックして容量電極７の側面にのみＳｉＯ2 膜８を残
し容量電極７の上面を露出させる。
量電極７を含む表面にＳｉＯ2 膜８を堆積した後、エッ
チバックして容量電極７の側面にのみＳｉＯ2 膜８を残
し容量電極７の上面を露出させる。
【００２４】次に、図３（ｃ）に示すように、容量電極
７を含む表面にリンを含むシリコン膜９ａ及びノンドー
プのシリコン膜９ｂを交互に順次堆積して積層する。
７を含む表面にリンを含むシリコン膜９ａ及びノンドー
プのシリコン膜９ｂを交互に順次堆積して積層する。
【００２５】次に、図３（ｄ）に示すように、シリコン
膜９ａ，９ｂの積層をエッチバックして酸化シリコン膜
８の側面にのみシリコン膜９ａ，９ｂの積層を残して容
量電極７の上面を再度露出させる。次に、弗酸を含む水
溶液により酸化シリコン膜８をエッチング除去した後シ
リコン膜９ａ，９ｂの積層の表面をエッチングして積層
の側面に溝を設け容量電極７の周囲を取囲むリング状の
容量電極を付加した第１の容量電極７ａを形成する。
膜９ａ，９ｂの積層をエッチバックして酸化シリコン膜
８の側面にのみシリコン膜９ａ，９ｂの積層を残して容
量電極７の上面を再度露出させる。次に、弗酸を含む水
溶液により酸化シリコン膜８をエッチング除去した後シ
リコン膜９ａ，９ｂの積層の表面をエッチングして積層
の側面に溝を設け容量電極７の周囲を取囲むリング状の
容量電極を付加した第１の容量電極７ａを形成する。
【００２６】以後、第１の容量電極７ａの表面に容量絶
縁膜を形成した後容量絶縁膜を介して第１の容量電極７
ａと対向する第２の容量電極を設け容量部を形成するこ
とができ、容量部の蓄積容量を更に増加できる。
縁膜を形成した後容量絶縁膜を介して第１の容量電極７
ａと対向する第２の容量電極を設け容量部を形成するこ
とができ、容量部の蓄積容量を更に増加できる。
【００２７】図４は、本発明の実施例のノンドープシリ
コン層とリンを含むシリコン層からなる積層膜の形成方
法を説明するための膜成長時間とガス流量との関係を示
す図である。
コン層とリンを含むシリコン層からなる積層膜の形成方
法を説明するための膜成長時間とガス流量との関係を示
す図である。
【００２８】本発明の実施例につき以下に説明する。容
量部の構成及び製造方法は、図１に示す第１の参考例と
基本的には同じであるので、詳細は省くが、第１の参考
例における第１の容量電極の製造方法のみ異なるので説
明する。図１（ａ）に示すように、シリコン基板１上に
ＳｉＯ2 膜２を形成し、ＳｉＯ2 膜２に開口部を形成し
た後、図４のガスフロータイムチャートに従って、ま
ず、シランガスのみを流し、ノンドープのシリコン層を
堆積する。次にシランガスを止めて気相成長装置内を高
真空度にした後フォスフィンガスを流し、堆積したノン
ドープのシリコン層の表面に、フォスフィンあるいはリ
ン等を吸着させる。次に、フォスフィンガスを止めて気
相成長装置内を高真空度にした後、再度シランガスを流
し、ノンドープのシリコン層を堆積させる。これを繰り
返すことでノンドープのシリコン層とリンを含むシリコ
ン層からなる積層膜が形成できる。形成条件として、例
えば、温度５５０〜６５０℃の窒素ガス中に１０％のＰ
Ｈ3 を含むガスを１０〜２００ｍｌ／分の流量で流すか
又はヘリウム又はアルゴンガス中に２０％のＳｉＨ4を
含むガスを１０００〜２０００ｍｌ／分の流量で流し、
こときの圧力は０．２〜０．８Ｔｏｒｒとする。この方
法を用いることで、リンを含むシリコン層とノンドープ
のシリコン層の界面はシャープになり、積層数を数多く
でき、より大きな表面積の増加が得らえる。また、フォ
スフィン（ＰＨ3 ）ガスの代りにアルシン（ＡｓＨ3 ）
を用いても良くノンドープのシリコン層を成長する間
に、ヒ素がシリコン層中を拡散することが少ないので、
界面はよりシャープになる。また、リン又はヒ素の代り
にアンチモン（Ｓｂ）を用いても良く、シランガスの代
りにジシラン（Ｓｉ2 Ｈ6 ）ガスあるいはジクロロシラ
ン（ＳｉＨ2 Ｃｌ2 ）ガスを用いても良い。
量部の構成及び製造方法は、図１に示す第１の参考例と
基本的には同じであるので、詳細は省くが、第１の参考
例における第１の容量電極の製造方法のみ異なるので説
明する。図１（ａ）に示すように、シリコン基板１上に
ＳｉＯ2 膜２を形成し、ＳｉＯ2 膜２に開口部を形成し
た後、図４のガスフロータイムチャートに従って、ま
ず、シランガスのみを流し、ノンドープのシリコン層を
堆積する。次にシランガスを止めて気相成長装置内を高
真空度にした後フォスフィンガスを流し、堆積したノン
ドープのシリコン層の表面に、フォスフィンあるいはリ
ン等を吸着させる。次に、フォスフィンガスを止めて気
相成長装置内を高真空度にした後、再度シランガスを流
し、ノンドープのシリコン層を堆積させる。これを繰り
返すことでノンドープのシリコン層とリンを含むシリコ
ン層からなる積層膜が形成できる。形成条件として、例
えば、温度５５０〜６５０℃の窒素ガス中に１０％のＰ
Ｈ3 を含むガスを１０〜２００ｍｌ／分の流量で流すか
又はヘリウム又はアルゴンガス中に２０％のＳｉＨ4を
含むガスを１０００〜２０００ｍｌ／分の流量で流し、
こときの圧力は０．２〜０．８Ｔｏｒｒとする。この方
法を用いることで、リンを含むシリコン層とノンドープ
のシリコン層の界面はシャープになり、積層数を数多く
でき、より大きな表面積の増加が得らえる。また、フォ
スフィン（ＰＨ3 ）ガスの代りにアルシン（ＡｓＨ3 ）
を用いても良くノンドープのシリコン層を成長する間
に、ヒ素がシリコン層中を拡散することが少ないので、
界面はよりシャープになる。また、リン又はヒ素の代り
にアンチモン（Ｓｂ）を用いても良く、シランガスの代
りにジシラン（Ｓｉ2 Ｈ6 ）ガスあるいはジクロロシラ
ン（ＳｉＨ2 Ｃｌ2 ）ガスを用いても良い。
【００２９】
【発明の効果】以上説明したように本発明は、同一装置
内でノンドープのシリコン膜と不純物を含むシリコン膜
を順次形成して積層膜とした後パターニングしてブロッ
ク状にし、エッチングにより側面に凹凸を設けて表面積
を増加させた容量電極を形成することにより、工程を大
幅に簡略化できるという効果を有する。
内でノンドープのシリコン膜と不純物を含むシリコン膜
を順次形成して積層膜とした後パターニングしてブロッ
ク状にし、エッチングにより側面に凹凸を設けて表面積
を増加させた容量電極を形成することにより、工程を大
幅に簡略化できるという効果を有する。
【図１】本発明の第１の実施例を説明するための工程順
に示した断面図。
に示した断面図。
【図２】本発明の第１の実施例の容量電極の積層数と表
面積比との関係を示す図。
面積比との関係を示す図。
【図３】本発明の第２の実施例を説明するための工程順
に示した断面図。
に示した断面図。
【図４】本発明の第１及び第２の実施例の積層の形成方
法の他の一例を説明するための工程順に示した断面図。
法の他の一例を説明するための工程順に示した断面図。
【図５】従来の半導体装置の製造方法を説明するための
工程順に示した断面図。
工程順に示した断面図。
１ シリコン基板 ２，８，１３ ＳｉＯ2 膜 ３ａ，９ａ リンを含むシリコン膜 ３ｂ，９ｂ ノンドープシリコン膜 ４，６，７，７ａ，１５ 容量電極 ５ 容量絶縁膜 １１ Ｓｉ3 Ｎ4 膜 １２，１４ 多結晶シリコン膜
Claims (2)
- 【請求項１】 半導体基板上に設けた絶縁膜の上にノン
ドープのシリコン膜と不純物を含むシリコン膜とが交互
に順次積層された積層膜を形成する工程と、前記積層膜
を選択的にエッチングしてブロック状の電極を形成する
工程と、前記ブロック状の電極の表面をエッチングして
前記積層膜の側面に凹凸を設け表面積を増大させる工程
と、熱処理により前記ブロック状の電極の不純物を均一
化して容量電極を形成する工程とを含む半導体装置の製
造方法であって、前記積層膜を形成する工程は、気相成
長装置内に前記半導体基板を載置させＳｉを含むガスを
流してノンドープのシリコン膜を堆積する工程と、前記
Ｓｉを含むガスを止めその代わりに前記不純物を含むガ
スを流す工程との繰り返しからなることを特徴とする半
導体装置の製造方法。 - 【請求項２】 シリコン膜に含まれる不純物がリン，ヒ
素，アンチモンのうちの少なくとも一種類である請求項
１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4109384A JP2833338B2 (ja) | 1992-04-28 | 1992-04-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4109384A JP2833338B2 (ja) | 1992-04-28 | 1992-04-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05304252A JPH05304252A (ja) | 1993-11-16 |
| JP2833338B2 true JP2833338B2 (ja) | 1998-12-09 |
Family
ID=14508877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4109384A Expired - Lifetime JP2833338B2 (ja) | 1992-04-28 | 1992-04-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2833338B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100470165B1 (ko) | 1999-06-28 | 2005-02-07 | 주식회사 하이닉스반도체 | 반도체소자 제조 방법 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0316258A (ja) * | 1989-06-14 | 1991-01-24 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
-
1992
- 1992-04-28 JP JP4109384A patent/JP2833338B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05304252A (ja) | 1993-11-16 |
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