JPH05110026A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05110026A JPH05110026A JP3293765A JP29376591A JPH05110026A JP H05110026 A JPH05110026 A JP H05110026A JP 3293765 A JP3293765 A JP 3293765A JP 29376591 A JP29376591 A JP 29376591A JP H05110026 A JPH05110026 A JP H05110026A
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Abstract
(57)【要約】 （修正有）
【目的】 小さい占有面積で、大容量のキャパシタを有
する半導体装置を、きわめて容易に製造すること。 【構成】 表面に多数の微細な凹部９と凸部１１とが形
成される条件で、化学気相成長法により、ポリシリコン
層１２を基板電極層４上に形成し、微細な凹部９と凸部
１１とが形成してあるポリシリコン層１２の表面にマス
ク層１４を形成し、上記凹部９に入り込んでいるマスク
層１４を残して、マスク層１４を除去し、ポリシリコン
層１２の凸部１１を露出させ、上記凹部９に入り込んで
いるマスク層１４をマスクとして、ポリシリコン層１２
および基板電極層４をエッチングし、表面に多数の微細
なキャパシタ用凹所を形成し、このキャパシタ用凹所に
入り込むように、絶縁層を介して上部電極層を形成す
る。
する半導体装置を、きわめて容易に製造すること。 【構成】 表面に多数の微細な凹部９と凸部１１とが形
成される条件で、化学気相成長法により、ポリシリコン
層１２を基板電極層４上に形成し、微細な凹部９と凸部
１１とが形成してあるポリシリコン層１２の表面にマス
ク層１４を形成し、上記凹部９に入り込んでいるマスク
層１４を残して、マスク層１４を除去し、ポリシリコン
層１２の凸部１１を露出させ、上記凹部９に入り込んで
いるマスク層１４をマスクとして、ポリシリコン層１２
および基板電極層４をエッチングし、表面に多数の微細
なキャパシタ用凹所を形成し、このキャパシタ用凹所に
入り込むように、絶縁層を介して上部電極層を形成す
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に係わり、特に、半導体装置に用いられる大容量のキャ
パシタを容易に製造することができる方法に関する。
に係わり、特に、半導体装置に用いられる大容量のキャ
パシタを容易に製造することができる方法に関する。
【０００２】
【従来の技術】半導体装置、例えばＤＲＡＭには、各メ
モリ素子毎に記憶用キャパシタを形成する必要がある。
記憶用キャパシタは、高集積化の要請から、占有面積が
小さいにも拘らず、大容量であることが望まれる。
モリ素子毎に記憶用キャパシタを形成する必要がある。
記憶用キャパシタは、高集積化の要請から、占有面積が
小さいにも拘らず、大容量であることが望まれる。
【０００３】半導体装置に用いるキャパシタとして、特
定条件の化学気相成長法（ＣＶＤ法）により得られたポ
リシリコン層表面の微小凹凸を利用し、一方のキャパシ
タ用電極として用いられるポリシリコン層の表面に形成
してある微小凹凸に、絶縁層と他方のキャパシタ用電極
とを積層させることにより、ＤＲＡＭ用キャパシタを形
成する技術が開発されている。
定条件の化学気相成長法（ＣＶＤ法）により得られたポ
リシリコン層表面の微小凹凸を利用し、一方のキャパシ
タ用電極として用いられるポリシリコン層の表面に形成
してある微小凹凸に、絶縁層と他方のキャパシタ用電極
とを積層させることにより、ＤＲＡＭ用キャパシタを形
成する技術が開発されている。
【０００４】このようなＤＲＡＭ用キャパシタでは、ポ
リシリコン層表面の微小凹凸により、微小凹凸が形成さ
れていないＤＲＡＭ用キャパシタに比較し、キャパシタ
面積が約２倍程度に増大し、容量も約２倍程度に向上す
ることになる。
リシリコン層表面の微小凹凸により、微小凹凸が形成さ
れていないＤＲＡＭ用キャパシタに比較し、キャパシタ
面積が約２倍程度に増大し、容量も約２倍程度に向上す
ることになる。
【０００５】
【発明が解決しようとする課題】ところが、このような
ＤＲＡＭ用キャパシタでは、特定条件のＣＶＤ法により
得られるポリシリコン層表面の微小凹凸をそのまま利用
しているのみであるため、キャパシタの容量増大として
は、約２〜３倍程度の容量増大しか得られず、それ以上
の容量増大は困難であった。
ＤＲＡＭ用キャパシタでは、特定条件のＣＶＤ法により
得られるポリシリコン層表面の微小凹凸をそのまま利用
しているのみであるため、キャパシタの容量増大として
は、約２〜３倍程度の容量増大しか得られず、それ以上
の容量増大は困難であった。
【０００６】本発明は、このような実状に鑑みてなさ
れ、小さい占有面積で、大容量のキャパシタを有する半
導体装置を、きわめて容易に製造することができる半導
体装置の製造方法を提供することを目的とする。
れ、小さい占有面積で、大容量のキャパシタを有する半
導体装置を、きわめて容易に製造することができる半導
体装置の製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置の製造方法は、表面に多数の微
細な凹部と凸部とが形成される条件で、化学気相成長法
により、ポリシリコン層を基板電極層上に形成し、微細
な凹部と凸部とが形成してあるポリシリコン層の表面に
マスク層を形成し、上記凹部に入り込んでいるマスク層
を残して、マスク層を除去し、ポリシリコン層の凸部を
露出させ、上記凹部に入り込んでいるマスク層をマスク
として、ポリシリコン層および基板電極層をエッチング
し、表面に多数の微細なキャパシタ用凹所を形成し、こ
のキャパシタ用凹所に入り込むように、絶縁層を介して
上部電極層を形成することを特徴とする。
に、本発明の半導体装置の製造方法は、表面に多数の微
細な凹部と凸部とが形成される条件で、化学気相成長法
により、ポリシリコン層を基板電極層上に形成し、微細
な凹部と凸部とが形成してあるポリシリコン層の表面に
マスク層を形成し、上記凹部に入り込んでいるマスク層
を残して、マスク層を除去し、ポリシリコン層の凸部を
露出させ、上記凹部に入り込んでいるマスク層をマスク
として、ポリシリコン層および基板電極層をエッチング
し、表面に多数の微細なキャパシタ用凹所を形成し、こ
のキャパシタ用凹所に入り込むように、絶縁層を介して
上部電極層を形成することを特徴とする。
【０００８】
【作用】本発明の半導体装置の製造方法では、特定条件
のＣＶＤ法によりポリシリコン層の表面に形成される微
細な凹部および凸部をそのまま利用するのではなく、こ
の微細な凹部および凸部を利用してさらに深い溝をエッ
チングなどで形成し、この深い溝に入り込むように、絶
縁層を介してキャパシタ用上部電極層を形成する。この
ため、平坦面で構成されるキャパシタに比較し、同じ占
有面積で、数倍以上の容量を有するキャパシタを持つ半
導体装置を製造することができる。
のＣＶＤ法によりポリシリコン層の表面に形成される微
細な凹部および凸部をそのまま利用するのではなく、こ
の微細な凹部および凸部を利用してさらに深い溝をエッ
チングなどで形成し、この深い溝に入り込むように、絶
縁層を介してキャパシタ用上部電極層を形成する。この
ため、平坦面で構成されるキャパシタに比較し、同じ占
有面積で、数倍以上の容量を有するキャパシタを持つ半
導体装置を製造することができる。
【０００９】
【実施例】以下、本発明の一実施例に係る半導体装置の
製造方法について、図面を参照しつつ詳細に説明する。
図１は本発明の一実施例に係る半導体装置の製造方法で
得られたキャパシタの要部断面図、図２〜５は同実施例
の半導体装置のキャパシタを製造する過程を示す要部断
面図、図６は同実施例の半導体装置のキャパシタを製造
する過程を示す要部断面斜視図、図７，８図は同実施例
のキャパシタを製造する過程で得られるポリシリコン層
の表面に形成される微小凹凸が形成される条件を示すグ
ラフ、図９は本発明の一実施例に係るキャパシタが適用
される他の例を示す回路図、図１０は本発明のその他の
実施例に係るキャパシタが適用される半導体装置の要部
断面図である。
製造方法について、図面を参照しつつ詳細に説明する。
図１は本発明の一実施例に係る半導体装置の製造方法で
得られたキャパシタの要部断面図、図２〜５は同実施例
の半導体装置のキャパシタを製造する過程を示す要部断
面図、図６は同実施例の半導体装置のキャパシタを製造
する過程を示す要部断面斜視図、図７，８図は同実施例
のキャパシタを製造する過程で得られるポリシリコン層
の表面に形成される微小凹凸が形成される条件を示すグ
ラフ、図９は本発明の一実施例に係るキャパシタが適用
される他の例を示す回路図、図１０は本発明のその他の
実施例に係るキャパシタが適用される半導体装置の要部
断面図である。
【００１０】図１に示すように、本発明の一実施例に係
る半導体装置の製造方法で得られるキャパシタ２は、一
方のキャパシタ用電極となる基板電極層４の表面に、多
数の微細なキャパシタ用凹所６を形成してある。キャパ
シタ用凹所６が形成してある基板電極層４の表面には、
キャパシタ用凹所６内に、絶縁層８および他方のキャパ
シタ用電極となる電極層１０が入り込むように積層して
ある。本実施例のキャパシタ２は、例えばＤＲＡＭの記
憶キャパシタとして用いられる。
る半導体装置の製造方法で得られるキャパシタ２は、一
方のキャパシタ用電極となる基板電極層４の表面に、多
数の微細なキャパシタ用凹所６を形成してある。キャパ
シタ用凹所６が形成してある基板電極層４の表面には、
キャパシタ用凹所６内に、絶縁層８および他方のキャパ
シタ用電極となる電極層１０が入り込むように積層して
ある。本実施例のキャパシタ２は、例えばＤＲＡＭの記
憶キャパシタとして用いられる。
【００１１】図１に示すようなキャパシタ２を有する半
導体装置を製造するには、図２に示すように、基板電極
層４の表面に、特定条件下でのＣＶＤ法により、表面に
微細な凹部９と凸部１１とを有するポリシリコン層１２
を成膜する。基板電極層４は、特に限定されないが、例
えば単結晶シリコン基板、通常条件下のＣＶＤ法により
成膜される表面が平坦なポリシリコン薄膜、ないしはそ
の他の導電性基板あるいは導電性薄膜で構成される。
導体装置を製造するには、図２に示すように、基板電極
層４の表面に、特定条件下でのＣＶＤ法により、表面に
微細な凹部９と凸部１１とを有するポリシリコン層１２
を成膜する。基板電極層４は、特に限定されないが、例
えば単結晶シリコン基板、通常条件下のＣＶＤ法により
成膜される表面が平坦なポリシリコン薄膜、ないしはそ
の他の導電性基板あるいは導電性薄膜で構成される。
【００１２】表面に微細な凹部９と凸部１１とが形成さ
れるポリシリコン層１２のＣＶＤ条件は、膜質が非晶質
から多結晶状態に変化する遷移状態となる条件である。
この条件は、特にＣＶＤの温度条件に依存し、図７に示
すように、５５０〜５８０°Ｃ、好ましくは５６０〜５
７５°Ｃ程度のＣＶＤ温度条件が望ましい。このような
ＣＶＤ温度条件でポリシリコン層の成膜を行えば、グレ
インサイズ（図２に示す凸部１１の粒径）が０．０３〜
０．１μｍ程度の凹凸がポリシリコン層１２の表面に形
成される。ポリシリコン層１２を形成するための条件
は、ＣＶＤ温度以外は、通常のポリシリコン層形成用の
ＣＶＤ条件と同様な条件であり、例えばヘリウムＨｅに
より希釈されたモノシランガスＳｉＨ4 （２０％）、１
気圧を雰囲気ガスとするＣＶＤ条件である。なお、表面
が平坦となるポリシリコン層を形成するためのＣＶＤ温
度条件は、６００°Ｃ以上である。
れるポリシリコン層１２のＣＶＤ条件は、膜質が非晶質
から多結晶状態に変化する遷移状態となる条件である。
この条件は、特にＣＶＤの温度条件に依存し、図７に示
すように、５５０〜５８０°Ｃ、好ましくは５６０〜５
７５°Ｃ程度のＣＶＤ温度条件が望ましい。このような
ＣＶＤ温度条件でポリシリコン層の成膜を行えば、グレ
インサイズ（図２に示す凸部１１の粒径）が０．０３〜
０．１μｍ程度の凹凸がポリシリコン層１２の表面に形
成される。ポリシリコン層１２を形成するための条件
は、ＣＶＤ温度以外は、通常のポリシリコン層形成用の
ＣＶＤ条件と同様な条件であり、例えばヘリウムＨｅに
より希釈されたモノシランガスＳｉＨ4 （２０％）、１
気圧を雰囲気ガスとするＣＶＤ条件である。なお、表面
が平坦となるポリシリコン層を形成するためのＣＶＤ温
度条件は、６００°Ｃ以上である。
【００１３】ポリシリコン層１２の膜厚は、特に限定さ
れないが、凸部１１の粒径以上となることが好ましく、
０．０６〜０．３μｍ程度が好ましい。図８に示すよう
に、ポリシリコン層１２の膜厚と、グレインサイズと
は、一定の関係があり、膜厚が厚くなるとグレインサイ
ズも大きくなる傾向にある。したがって、後述するキャ
パシタ用凹所６を形成するために適したグレインサイズ
に基づき、膜厚が決定される。
れないが、凸部１１の粒径以上となることが好ましく、
０．０６〜０．３μｍ程度が好ましい。図８に示すよう
に、ポリシリコン層１２の膜厚と、グレインサイズと
は、一定の関係があり、膜厚が厚くなるとグレインサイ
ズも大きくなる傾向にある。したがって、後述するキャ
パシタ用凹所６を形成するために適したグレインサイズ
に基づき、膜厚が決定される。
【００１４】上述したようなポリシリコン層１２が形成
された後、図３に示すように、ポリシリコン層１２の上
に、マスク層１４が成膜される。マスク層１４は、特に
限定されないが、酸化珪素膜、ホトレジスト膜、および
シリコンを含む有機系ポリマー樹脂（ＳＯＧ膜など）膜
などで構成される。特に好ましくは、マスク層１２は、
ＣＶＤ法により成膜した酸化珪素膜で構成される。この
マスク層１４の膜厚は、ポリシリコン層１２の表面に形
成してある凹部９および凸部１１を十分な厚さで覆う程
度の膜厚であり、具体的には、約１μｍ程度である。
された後、図３に示すように、ポリシリコン層１２の上
に、マスク層１４が成膜される。マスク層１４は、特に
限定されないが、酸化珪素膜、ホトレジスト膜、および
シリコンを含む有機系ポリマー樹脂（ＳＯＧ膜など）膜
などで構成される。特に好ましくは、マスク層１２は、
ＣＶＤ法により成膜した酸化珪素膜で構成される。この
マスク層１４の膜厚は、ポリシリコン層１２の表面に形
成してある凹部９および凸部１１を十分な厚さで覆う程
度の膜厚であり、具体的には、約１μｍ程度である。
【００１５】次に、図４に示すように、ポリシリコン層
１２の表面に成膜してあるマスク層１４を、ホトリソグ
ラフィ法によりエッチバックし、凹部９に入り込んでい
るマスク層１４を、表面から見て網目状に残して、ポリ
シリコン層の凸部１１を露出させる。
１２の表面に成膜してあるマスク層１４を、ホトリソグ
ラフィ法によりエッチバックし、凹部９に入り込んでい
るマスク層１４を、表面から見て網目状に残して、ポリ
シリコン層の凸部１１を露出させる。
【００１６】次に、図５に示すように、凹部９に入り込
んでいる網目状のマスク層１４をマスクとして、ポリシ
リコン層１２および基板電極層４を、異方性ＲＩＥ（Re
active Ion Ething）などの手段でエッチングし、表
面に多数の微細なキャパシタ用凹所６を形成する。キャ
パシタ用凹所６は、図６の斜視図に示すように、基板電
極層４の表面に、所定の深さでハニカム状に形成され
る。塩素系のガスを用いて異方性ＲＩＥを行えば、マス
ク層１４を構成する酸化珪素とポリシリコン層１２を構
成するポリシリコンとの選択比を１０〜２０程度にする
ことができるので、キャパシタ用凹所６の開口径の約２
〜３倍の深さで凹所６を形成することができる。キャパ
シタ用凹所６の開口径は、図４に示すポリシリコン層の
表面に形成してある凸部１１の粒径とほぼ同じになるの
で、０．０３〜０．１μｍ程度の大きさである。
んでいる網目状のマスク層１４をマスクとして、ポリシ
リコン層１２および基板電極層４を、異方性ＲＩＥ（Re
active Ion Ething）などの手段でエッチングし、表
面に多数の微細なキャパシタ用凹所６を形成する。キャ
パシタ用凹所６は、図６の斜視図に示すように、基板電
極層４の表面に、所定の深さでハニカム状に形成され
る。塩素系のガスを用いて異方性ＲＩＥを行えば、マス
ク層１４を構成する酸化珪素とポリシリコン層１２を構
成するポリシリコンとの選択比を１０〜２０程度にする
ことができるので、キャパシタ用凹所６の開口径の約２
〜３倍の深さで凹所６を形成することができる。キャパ
シタ用凹所６の開口径は、図４に示すポリシリコン層の
表面に形成してある凸部１１の粒径とほぼ同じになるの
で、０．０３〜０．１μｍ程度の大きさである。
【００１７】次に、図１に示すように、キャパシタ用凹
所６に入り込むように、絶縁層８を介して上部電極層１
０を形成すれば、半導体装置に用いられるキャパシタ２
が完成する。絶縁層は、特に限定されないが、窒化珪素
膜、酸化珪素膜、熱窒化された酸化珪素膜、酸化タンタ
ル膜、および酸化珪素膜と窒化珪素膜との複合膜などで
構成される。絶縁層８の膜厚は、キャパシタを構成する
ために十分な膜厚とする。キャパシタの容量を増大させ
るためには薄いほど好ましいが、余りに薄いとリークが
生じるおそれがある。上部電極層１０は、特に限定され
ず、例えばポリシリコン層などにより構成される。
所６に入り込むように、絶縁層８を介して上部電極層１
０を形成すれば、半導体装置に用いられるキャパシタ２
が完成する。絶縁層は、特に限定されないが、窒化珪素
膜、酸化珪素膜、熱窒化された酸化珪素膜、酸化タンタ
ル膜、および酸化珪素膜と窒化珪素膜との複合膜などで
構成される。絶縁層８の膜厚は、キャパシタを構成する
ために十分な膜厚とする。キャパシタの容量を増大させ
るためには薄いほど好ましいが、余りに薄いとリークが
生じるおそれがある。上部電極層１０は、特に限定され
ず、例えばポリシリコン層などにより構成される。
【００１８】理論上の計算によれば、特定条件のＣＶＤ
法により、ポリシリコン層１２の表面に４００個／μｍ
2 の凸部１４を形成し、エッチングにより深さ約０．１
μｍのキャパシタ用凹所６を形成したとすると、占有面
積が１μｍ2 の部分に、９μｍ2 のキャパシタ面積を有
するキャパシタ２を形成することができる。すなわち、
平坦面をキャパシタ面積とする従来のキャパシタに比較
すれば、約９倍程度の容量増大を期待できる。
法により、ポリシリコン層１２の表面に４００個／μｍ
2 の凸部１４を形成し、エッチングにより深さ約０．１
μｍのキャパシタ用凹所６を形成したとすると、占有面
積が１μｍ2 の部分に、９μｍ2 のキャパシタ面積を有
するキャパシタ２を形成することができる。すなわち、
平坦面をキャパシタ面積とする従来のキャパシタに比較
すれば、約９倍程度の容量増大を期待できる。
【００１９】本実施例のキャパシタは、例えばＤＲＡＭ
の各メモリセル部分に形成され、記憶キャパシタとして
利用することができる。
の各メモリセル部分に形成され、記憶キャパシタとして
利用することができる。
【００２０】なお、本発明は、上述した実施例に限定さ
れるものではなく、本発明の範囲内で種々に改変するこ
とができる。例えば、本発明の製造方法により得られた
半導体装置用キャパシタは、ＤＲＡＭの記憶キャパシタ
として用いられるのみでなく、例えば図９に示すよう
に、ＳＲＡＭの各メモリセル２０におけるアルファ線に
対するデータ消失防止用キャパシタ２２として用いるこ
とができる。このデータ消失防止用キャパシタ２２も、
小さい占有面積で大容量であることが望まれるからであ
る。
れるものではなく、本発明の範囲内で種々に改変するこ
とができる。例えば、本発明の製造方法により得られた
半導体装置用キャパシタは、ＤＲＡＭの記憶キャパシタ
として用いられるのみでなく、例えば図９に示すよう
に、ＳＲＡＭの各メモリセル２０におけるアルファ線に
対するデータ消失防止用キャパシタ２２として用いるこ
とができる。このデータ消失防止用キャパシタ２２も、
小さい占有面積で大容量であることが望まれるからであ
る。
【００２１】また、図１０に示すように、例えばＥ2 Ｐ
ＲＯＭなどのように、フローティングゲート３２とコン
トロールゲート３４とを有するメモリセル３０におい
て、フローティングゲート３２とコントロールゲート３
４との間に、本発明の製造方法で得られたキャパシタ構
造を適用するようにしても良い。フローティングゲート
３２とコントロールゲート３４との間の容量結合を大き
くして、フローティングゲート３２に対するデータの書
き込み特性を向上させるためである。
ＲＯＭなどのように、フローティングゲート３２とコン
トロールゲート３４とを有するメモリセル３０におい
て、フローティングゲート３２とコントロールゲート３
４との間に、本発明の製造方法で得られたキャパシタ構
造を適用するようにしても良い。フローティングゲート
３２とコントロールゲート３４との間の容量結合を大き
くして、フローティングゲート３２に対するデータの書
き込み特性を向上させるためである。
【００２２】
【発明の効果】以上説明してきたように、本発明によれ
ば、特定条件のＣＶＤ法によりポリシリコン層の表面に
形成される微細な凹部および凸部をそのまま利用するの
ではなく、この微細な凹部および凸部を利用してさらに
深い溝をエッチングなどで形成し、この深い溝に入り込
むように、絶縁層を介してキャパシタ用上部電極層を形
成する。このため、平坦面で構成されるキャパシタに比
較し、同じ占有面積で、数倍以上の容量を有するキャパ
シタを持つ半導体装置を製造することができる。したが
って、ＤＲＡＭなどのようにキャパシタの占める占有面
積が大きいＬＳＩの集積度向上に寄与する。しかも、キ
ャパシタの製造に際しては、特定条件下のＣＶＤ法によ
り形成される微細な凹部と凸部とを利用して、さらに深
い溝を容易に形成するようにしているので、比較的製造
が容易である。
ば、特定条件のＣＶＤ法によりポリシリコン層の表面に
形成される微細な凹部および凸部をそのまま利用するの
ではなく、この微細な凹部および凸部を利用してさらに
深い溝をエッチングなどで形成し、この深い溝に入り込
むように、絶縁層を介してキャパシタ用上部電極層を形
成する。このため、平坦面で構成されるキャパシタに比
較し、同じ占有面積で、数倍以上の容量を有するキャパ
シタを持つ半導体装置を製造することができる。したが
って、ＤＲＡＭなどのようにキャパシタの占める占有面
積が大きいＬＳＩの集積度向上に寄与する。しかも、キ
ャパシタの製造に際しては、特定条件下のＣＶＤ法によ
り形成される微細な凹部と凸部とを利用して、さらに深
い溝を容易に形成するようにしているので、比較的製造
が容易である。
【図１】本発明の一実施例に係る半導体装置の製造方法
で得られたキャパシタの要部断面図である。
で得られたキャパシタの要部断面図である。
【図２】同実施例の半導体装置のキャパシタを製造する
過程を示す要部断面図である。
過程を示す要部断面図である。
【図３】同実施例の半導体装置のキャパシタを製造する
過程を示す要部断面図である。
過程を示す要部断面図である。
【図４】同実施例の半導体装置のキャパシタを製造する
過程を示す要部断面図である。
過程を示す要部断面図である。
【図５】同実施例の半導体装置のキャパシタを製造する
過程を示す要部断面図である。
過程を示す要部断面図である。
【図６】同実施例の半導体装置のキャパシタを製造する
過程を示す要部断面斜視図である。
過程を示す要部断面斜視図である。
【図７】同実施例のキャパシタを製造する過程で得られ
るポリシリコン層の表面に形成される微小凹凸が形成さ
れる条件を示すグラフである。
るポリシリコン層の表面に形成される微小凹凸が形成さ
れる条件を示すグラフである。
【図８】同実施例のキャパシタを製造する過程で得られ
るポリシリコン層の表面に形成される微小凹凸が形成さ
れる条件を示すグラフである。
るポリシリコン層の表面に形成される微小凹凸が形成さ
れる条件を示すグラフである。
【図９】本発明の一実施例に係るキャパシタが適用され
る他の例を示す回路図である。
る他の例を示す回路図である。
【図１０】本発明のその他の実施例に係るキャパシタが
適用される半導体装置の要部断面図である。
適用される半導体装置の要部断面図である。
２…キャパシタ ４…基板電極層 ６…キャパシタ用凹所 ８…絶縁層 ９…凹部 １０…上部電極層 １１…凸部 １２…ポリシリコン層 １４…マスク層
Claims (3)
- 【請求項１】 表面に多数の微細な凹部と凸部とが形成
される条件で、化学気相成長法により、ポリシリコン層
を基板電極層上に形成し、 微細な凹部と凸部とが形成してあるポリシリコン層の表
面にマスク層を形成し、 上記凹部に入り込んでいるマスク層を残して、マスク層
を除去し、ポリシリコン層の凸部を露出させ、 上記凹部に入り込んでいるマスク層をマスクとして、ポ
リシリコン層および基板電極層をエッチングし、表面に
多数の微細なキャパシタ用凹所を形成し、 このキャパシタ用凹所に入り込むように、絶縁層を介し
て上部電極層を形成することを特徴とする半導体装置の
製造方法。 - 【請求項２】 上記マスク層は、酸化珪素膜、ホトレジ
スト膜、およびシリコンを含む有機系ポリマー樹脂膜の
内から選ばれる一つで構成される請求項１に記載の半導
体装置の製造方法。 - 【請求項３】 上記絶縁層は、窒化珪素膜、酸化珪素
膜、熱窒化された酸化珪素膜、酸化タンタル膜、および
酸化珪素膜と窒化珪素膜との複合膜の内から選ばれる一
つで構成される請求項１に記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3293765A JPH05110026A (ja) | 1991-10-14 | 1991-10-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3293765A JPH05110026A (ja) | 1991-10-14 | 1991-10-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05110026A true JPH05110026A (ja) | 1993-04-30 |
Family
ID=17798927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3293765A Pending JPH05110026A (ja) | 1991-10-14 | 1991-10-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05110026A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0669419A (ja) * | 1992-06-02 | 1994-03-11 | Internatl Business Mach Corp <Ibm> | マイクロ・マスク |
| JPH10289980A (ja) * | 1997-04-14 | 1998-10-27 | Internatl Business Mach Corp <Ibm> | 低コスト混合メモリ集積回路の新規な構造、新規なｎｖｒａｍ構造ならびに混合メモリおよびｎｖｒａｍの構造を形成する方法 |
| US6593186B1 (en) | 1998-04-30 | 2003-07-15 | Nec Electronics Corporation | Method for manufacturing non-volatile semiconductor memory device |
| KR100751662B1 (ko) * | 2006-03-31 | 2007-08-23 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조방법 |
| WO2016079631A1 (en) * | 2014-11-21 | 2016-05-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic device |
-
1991
- 1991-10-14 JP JP3293765A patent/JPH05110026A/ja active Pending
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| KR100297077B1 (ko) * | 1997-04-14 | 2001-08-07 | 포만 제프리 엘 | 동적 랜덤 액세스 메모리 셀 구조, 비휘발성 랜덤 액세스 메모리 셀 구조 및 정적 랜덤 액세스 메모리 셀 구조 형성 방법 및 비휘발성 랜덤 액세스 메모리 셀 구조 형성 방법과, 반도체 메모리 소자 |
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| US10249765B2 (en) | 2014-11-21 | 2019-04-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic device |
| US10811540B2 (en) | 2014-11-21 | 2020-10-20 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic device |
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