JPH02226761A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、特に高集積化に好適なダイナミックランダム
アクセスメモリ（ＤＲＡＭ）として、微細で蓄積容量が
大きな半導体装置およびその製造方法に関するものであ
る。

〔従来の技術〕

ＤＲＡＭ　　（Ｄｙｎａｍｉｃ　　Ｒａｎｄａｍ　　Ａ
ｃｃｅｓｓ　　Ｍｅｍｏｒｙ）は３年で４倍の集積度向
上を実現してきており、すでにメガビット級メモリの量
産も行われている。

上記高集積化は、主に素子寸法の微細化に支えられて達
成されてきた。しかしながら、素子微細化に伴う蓄積容
量の減少のために、信号対雑音（ＳＮ）比の低下や、α
線の入射による信号反転（ソフトエラー）等の問題が顕
在化し、信頼性の維持が課題になっている。

このため、蓄積容量が増加できるメモリセルとして、特
開昭６３−５８９５８号に記載されているように、蓄積
容量部を数層に積層する形のメモリセル構造が提案され
ている。

〔発明が解決しようとする課題〕

上記従来技術によるメモリセルを第２図に示す。

この構造のメモリセルは、電荷蓄積電極を幾重にも積層
することによって、理論的には蓄積容量をいくらでも増
大することができる。しかしながら、露光装置の焦点深
度等の現実における製造技術の能力を考えると、大きな
段差を生じることは好ましくない、上記蓄積容量部に許
される段差は、０．３μ馬技術を用いる６４メガＤＲＡ
Ｍでは０．５μｍ程度であろう。すなわち、第２図に示
す構造の場合は、各電極の厚さを０．１μｍとすると、
蓄積電極が２枚、プレート電極３枚が限界であると考え
られる。この電極枚数で構成できる蓄積電極とプレート
電極の対向面の面数は最大４面である。６４メガＤＲＡ
Ｍではセル面積が１μｍ２程度と推定される。かりに１
Ｘ１μｍ２をそのまま蓄積容量に使えたと仮定し、上下
電極の接続用に４０％の無効領域があるものと仮定する
と、第２図に示す構造でキャパシタとして有効な面積は １μｍＸ１μｍＸ４面Ｘ０．６＝２．４μｍ２（１）と
得ら九る。

また、上記構造を実現するには、少なくとも２回の蓄積
電極（材料）の被着工程と、少なくとも２回の電極間絶
縁膜の形成工程と、少なくとも１回以上の上下電極接続
用加工工程、キャパシタ絶縁膜形成工程、およびプレー
ト電極形成工程等が必要になり、工程が非常に多°ぐな
るという問題を有する。

一方、第１図に示す本発明は工程数を減らし、かつ、大
面積の蓄積容量を形成することが可能である０例えば、
上記同様１×１μｍ２で厚さ０．５μｍの蓄積容量を形
成する場合に、厚さ０．ｌｌＡｍの電極を用いると、蓄
積容量の全表面積はっぎのように計算できる（接続部が
存在しないので無効領域はない）。

■外壁側面成分 （高さ）０．４２ｍＸ１μｍＸ４＝１．６μｍ”　　　
　　　　　（２）■内壁側面成分 〔高さ）０．３μｍＸ（１−０，１Ｘ２）μｍＸ４＝０
．９６μｍ”　（３）（つ平面面積成分 １４ｍＸ１μｍ＝１μｍ”　　　　　　　　（４）した
がって、合計はつぎのように考えられる。

１．６＋０．９６＋　１　＝３．５６μｍ”　　　　　
　　　（５）構造が簡単で工程も短いにもかかわらず、
第２図に示したメモリセルに較べ５０％大きな蓄積容量
表面積を実現することができる。

〔課題を解決するための手段〕

蓄積容量の面積を増加させることがＤＲＡＭの最大の課
題であり、この課題を達成するためには。

上記のように、平面面積成分を倍化するよりも周辺側壁
成分を倍化した方がよい。何故なら、ＤＲＡＭは世代ご
とにセル面積および蓄積容量面積が１／３に縮小するが
、蓄積容量の周辺長、すなわち周辺面積成分は５〜６０
　％にしか縮小しないからである。縮小比が小さな周辺
面積成分を倍化する方が、面積増大効果は大きい。

すなわち１本発明では壁状の蓄積電極構造を用い、その
外壁および内壁を蓄積容量として用いることにより、セ
ルの微細化に対しても面積が減りにくい構造をとり、そ
の製造方法を得るものである。

〔作用〕

本発明では、上記のように壁状の蓄積電極構造を用いる
ため、壁の外壁および内壁を容量として活用することに
より、側壁の占有面積を約２倍に倍化することができる
。さらに、壁を同心円状に増やすことによって、より以
上の側壁面積成分を増加することができる。

〔実施例〕

つぎに本発明の実施例を図面とともに説明する。

第１図は本発明による半導体装置の第１実施例を示す断
面図、第３図（ａ）〜（ｊ）は上記実施例の製造工程を
それぞれ示す図、第４図は本発明の第２実施例を示す断
面図、第５図（ａ）および（ｂ）は上記実施例の製造方
法をそれぞれ示す図、第６図はレイアウトの一例を示す
図、第７図はレイアウトの他の例を示す図、第８図は本
発明の第３実施例を示す断面図である。

第１実施例 第１図において、ワード線１４およびビット線１６上に
蓄積電極１８を積み上げた構造を有しているため、蓄積
電極間スペースを除けば、蓄積電極１８の平面面積を最
大限に大きくすることができる。さらに、上記蓄積電極
１８に壁状の構造を採用した結果、壁の内壁表面をも蓄
積容量として用いることができるため、蓄積容量の増大
が可能である。

第３図（ａ）〜（ｊ）は上記第１図に示した第１実施例
の構造を製造するための、それぞれの工程を示す図であ
る。つぎに第３図に用いて製造方法を説明する。まず、
　１０Ω１の比抵抗をもつｐ型（１００）面方位のＳｉ
基板１１上に、アイソレーション１２とゲート酸化膜１
３を第３図（ａ）のように形成する。つぎにりんを１０
”Ｑｌ−’程度以上にドープした多結晶５ｉ１４とＳｉ
ｏ、とをＣＶＤ法（Ｃｈｅｍｉｃａｌ　Ｖ　ａｐｏｒ　
Ｄ　ｅｐｏｓｉｔｉｏｎ法）で被着したのち、図示して
いないがレジストパタンをマスクに、これら　ＳｉＯ□
と多結晶Ｓｉとを異方性ドライエツチング法によってそ
れぞれ加工し、第３図（ｂ）に示すように、ワード線１
４（多結晶Ｓｉ）およびＳｉＯ□層３１層形１する。多
結晶Ｓｉの厚さは１５０ｎｍ、Ｓｉｎ、層３１の厚さは
２００ｎ　ｍである。

ワード線１４をマスクにして訂拡散層１１３を第３図（
ｃ）に示すようにイオン打ち込み法で形成する。つぎに
厚さ１１００ｎのＳｉｏ、をＣＶＤ法によって被着して
異方性ドライエツチングにより加工し、ワード線側壁の
Ｓｉｎ、３２を形成する。その後、厚さ５０ｎ　ｍのＳ
ｉｎ、３３をＣＶＤ法によって被着する。

将来ビット線を拡散層に接触させる領域上を、図示しな
いがレジストをマスクにして異方性ドライエツチングで
加工し、上記ｎ拡散層１１３の所望の部分を第３図（ｄ
）のように露出させる。つぎに、りんを１０”（！ＩＩ
−”程度ドープした多結晶Ｓｉ　（ｐｏｌｙＳｉ）３４
とＳｉＯ２３５とを、第３図（ｅ）に示すようにＣＶＤ
法によって被着する。図示されていないが、レジストパ
タンをマスクとして上記８１０゜３５と多結晶Ｓ　ｉ３
４とをそれぞれ加工し、第３図（ｆ）に示すように上面
をＳｉＯ□３５で被覆されたビット線を形成する。厚さ
１１００ｎのＳＬ、０２３６、厚さ２００ｎ　ｍの５ｉ
Ｎ４３７、厚さ１５０ｎｍのＳｉｏ、をそれぞれＣＶＤ
法を用いて被着する。このとき、Ｓｉｎ、３６によって
第３図（ｇ）に示す領域Ａ（将来蓄積電極とｎ拡散層と
が接触する領域）が埋まってしまわないように注意が必
要である。６４メガＤＲＡＭを想定した本実施例では、
５ｊＯ２３６の厚さは２００ｎ　ｍ以下にすべきである
。また、Ｓｉ３Ｎ４３７の厚さは上記領域Ａがほぼ完全
に埋まり、その表面をほぼ平坦にするにはほぼ１１００
ｎ以上の膜厚が必要であり、本実施例の場合にはＳｉ、
Ｎ４の厚さを１００ｎ　ｍ以上にする。最後に被着する
Ｓｉｎ、３８の厚さは、既に被着したＳｉｎ、３６とＳ
ｉ、Ｎ４３７との厚さの合計が壁状蓄積電極の壁の高さ
になるように、あるいは多少のマージンを追加した値に
等しくなるように設定する。

つぎに図示されていないが、レジストパタンをマスクと
しテ５ｉ０２３８．Ｓｉ３Ｎ４３７．ＳｉＯ２３６゜Ｓ
ｉｎ、３３を、異方性ドライエツチングを用いてそれぞ
れエツチングしＡ部の基板を露出させる。この時、第３
図（ｇ）でも明らかなように、Ｓｉ。

Ｎ、３７はＡ部、すなわちワード線１４の隙間に埋まり
、エツチングしなければならない実質的な膜厚は厚い、
このため、下地８１０．３３に対して、エツチングの選
択比が高い５１３Ｎ４エツチング技術が必要である。具
体的には、ＳＬ、Ｎ４のエツチング量ｃＦ、＋Ｏ，、Ｃ
Ｈ，Ｆ、、ＣＨＦ３、ＣＨ，Ｆ、ＣＨ４＋Ｆ、などのプ
ラズマを用いたプラズマエツチング技術が好ましい、こ
れらのガスを用いた場合には、ｓｉｏ、に対してＳｉ３
Ｎ、のエツチングスピードがｌθ倍径程度以上あり、下
地ＳｉＯ２３３にはほとんどダメージ（削れ）を与える
ことなしにＳｉっＮ４３７の加工をすることが可能であ
る。

これらの膜の加工が終了したのち、りんを１０２０３″
′３程度ドープした多結晶Ｓ　ｉ３９をＣＶＤ法で被着
する。膜厚は１１００ｎを用いた。この膜厚はＳｉｎ、
３６．Ｓｉ３Ｎ４３７．Ｓｉｎ、３８等ノ凹ミを完全に
埋めない厚さにする。その後、１μｍの厚さのレジスト
を塗布し、膜厚分子αのエツチングを施すことによって
、第３図（ｈ）に示すように凹部にレジスト１３１を埋
める。つづいて異方性ドライエツチングを用いて、多結
晶Ｓ　ｉ３９をエツチングする。エツチング量は多結晶
５１３９の膜厚分よりやや多い程度にする。つぎにＨＦ
水溶液によってＳｉｎ、３８をエツチングし、さらにり
ん酸水溶液によってＳｉ３Ｎ４３７をエツチングする。

りん酸の温度を１６０℃〜１８０℃程度に選ぶと１１０
０ｎ程度のＳｉ。

Ｎ４３７が数分〜数ｌＯ分で、第３図（ｉ）に示すよう
にエツチングできる。最後にキャパシタ絶縁膜１３２と
プレート電極１３３を形成する。本実施例ではキャパシ
タ絶縁膜としてＳｉｎ、を用いているが、Ｔａ、ＯいＳ
ｉ、Ｎ４などの絶縁膜、あるいはこれらの複合膜が使え
ることはいうまでもない。さらにＫＮＯ，や他の強誘電
体材料も使用可能である。

また、プレート電極１３３として本実施例ではりんを拡
散した多結晶Ｓｉを用いたが、Ｗ、Ｍｏ、ＷＳｉ２、Ｍ
ｏＳｉ、の他、各種金属材料、金属シリサイド材料を使
うことができる。

第２実施例 第４図に示す第２実施例は、蓄積電極１８の壁状部分を
同心円状に２重に形成した例を示す。第１図に示した第
１実施例に比較して、約５０％増しの蓄積容量を作るこ
とが可能である。

第５図（ａ）および（ｂ）は上記第２実施例に示した半
導体装置の製造方法を示す図で、上記第５図（ａ）の前
段階として、第３図（ａ）〜（ｇ）の工程を行うと実施
しやすい。すなわち第３図（ｇ）に示す工程ののち、Ｓ
ｉ０□３８、Ｓｉ３Ｎ、３７．ＳｉＯ２３６を異方性ド
ライエツチングによってそれぞれエツチングし、引き続
きりんを１０”Ｃ２Ｓ−”程度ドープした多結晶５１３
９をＣＶＤ法によって被着する。厚さは５０ｎ　ｍとし
た。つぎに厚さ８０ｎ　ｍのＳｉｎ、５１をＣＶＤ法に
よって被着し、さらに異方性ドライエツチング法でエツ
チングすることにより、凹部内壁にＳｉｎ、を残す、続
いてりんを１０”（１１−”程度ドープした多結晶５１
５２を、第５図（ａ）に示すようにＣＶＤ法で膜厚を５
０ｎ　ｍに被着した。異方性ドライエツチング法を用い
て、多結晶Ｓ　ｉ５２と多結晶Ｓ　ｉ３９をエツチング
する。多結晶Ｓｌのエツチング量は１１００ｎ＋αとす
る。αは隣接凹部に残る多結晶Ｓｉどうしが、第５図（
ｂ）に示すようにショートしない程度の厚さとする。

その後、キャパシタ絶縁膜とプレート電極とを形成する
と、第４図に示した第２実施例と等価な構造ができあが
る。

また、本実施例は壁を同心円状に２重にした例を示して
い葛が、第５図に示すように５ｕｎ２のデポジション、
ドライエツチング、多結晶Ｓｉデポジションを繰り返す
ことで、３重、４重に壁を作ることも原理的に可能であ
る。ただし、この場合に各膜厚は凹部が完全に埋まらな
いように薄膜化しなければならない。

第６図は本発明による半導体装置の一レイアウトを示す
図である。第１図あるいは第４図に示した第１実施例ま
たは第２実施例では、ビット線１６を蓄積電極より前に
形成するために、上記ビット線の配線部分は、蓄積電極
が基板に接する部分を避ける必要がある。したがって、
本実施例ではビット線はメモリセル領域の上方（第６図
の上方）に形成している。また、本実施例では蓄積電極
６５形成用のレイアウトパタンを、穴パタン（指定した
領域の内側がエツチングされるパタン）で示しである。

なお１図における６１は活性領域、６２はゲート電極（
ワード線）、６３はビットコンタクト穴、６４はビット
線で、６６は蓄積電極６５が基板に接する部分をそれぞ
れ示している。

上記穴パタンは一般的に加工時の六太り現象が起きやす
いため、隣接する穴パタンとの距離が完成時に狭くなる
。すなわち、本来ならば穴パタン間の距離はりソグラフ
ィ技術の解像限界以下にはできないが、上記のような加
工時の六太り現象を利用することによって、実質的な穴
パタン距離を縮めることができる。その分だけ穴パタン
を大きくすることができ、穴の内側に形成する蓄積電極
を大きくできる。

第７図は他のレイアウト例を示す図である。この例では
、ワード線と活性領域とで形成されるトランジスタのチ
ャネルや拡散層の領域（これを活性領域６１という）を
、ワード線６２やビット線６４に対して斜めに配置する
ことによって、ビット線６４を素直にレイアウトしなが
らも、蓄積電極が基板に接する部分６６をビット線６４
の隙間にレイアウトできた例である。

上記第６図および第７図で示したレイアウトでは、蓄積
電極を基板に触れさせるための絶ＩＩｒＩＡのエツチン
グマスクが、そのまま蓄積電極形成マスクに用いられて
いる。従来、別々のマスクパタン、別々のマスク工程が
必要であったのに比較し、マスクパタンやマスク工程等
が簡略化できるのが本発明の特徴でもある。

第３実施例 第８図に示す第３実施例は、ビット線１６を蓄積電極１
８の形成以降に形成する場合の例を示す、ビット線１６
を後から形成しても、壁状蓄積電極１８は問題なく形成
できる。

上記の本発明実施例ではｎチャネル型のメモリセルに関
して説明したが、ｎチャネル型のメモリセルにも適用可
能であることはいうまでもない。

さらに、本発明の実施例では、折り曲げビート線（２交
点／ビット）方式の例を示しているが、オープンビット
（１交点／ビット）方式に適用可能なことはいうまでも
ない。

また、容量形成に限って本発明を用いることによって、
同一面積でも、より大きな蓄積容量値をもつキャパシタ
が形成できることはいうまでもない。

〔発明の効果〕

上記のように本発明による半導体装置およびその製造方
法は、ワード線あるいはビット線上に延在した蓄積電極
をもつ、１トランジスタと１キャパシタ型の半導体装置
およびその製造方法において、上記蓄積電極領域の周部
が薄い壁状をなし、壁の内壁および外壁が蓄積電極を形
成していることにより、微細なセル面積内に、従来の構
造に比較してより大きな容量値をもつ蓄積容量を形成す
る効果がある。このため、集積度が高いメモリを形成す
ることができる。

また、蓄積容量形成時に、従来に較ベマスクパタン使用
回数を１回減らすことが可能であるため。

工程短縮の効果を有する。

【図面の簡単な説明】

第１図は本発明による半導体装置の第１実施例を示す断
面図、第２図は従来の半導体装置の断面図、第３図（ａ
）〜（ｊ）は上記第１実施例の製造工程をそれぞれ示す
図、第４図は本発明の第２実施例を示す断面図、第５図
（ａ）および（ｂ）は上記第２実施例の製造方法をそれ
ぞれ示す図、第６図はレイアウトの一例を示す図、第７
図はレイアウトの他の例を示す図、第８図は本発明の第
３実施例を示す断面図である。 １４・・・ワード線　　　　　１６・・・ビット線１８
、６５・・・蓄積電極　　１９・・・キャパシタ絶縁膜
代理人弁理士　　中　村　純之助 １４：　フード線 １６：　ビット剃に 第２図 ＋ａ、ＳＳ：蓄１ｔｔｆｆｉ １９：　キャハ０シフ盪色縁屓 （ｅ） 第 図 第５ 第７ 図 第８ 図

Claims (1)

1. 【特許請求の範囲】 １、ワード線あるいはビット線上に延在した蓄積電極を
   もつ、１トランジスタと１キャパシタ型の半導体装置に
   おいて、上記蓄積電極領域の周部が薄い壁状をなし、壁
   の内壁および外壁が蓄積電極を形成していることを特徴
   とする半導体装置。 ２、上記薄い壁状の部分は、同心状に、少なくとも２重
   以上に形成されていることを特徴とする特許請求の範囲
   第１項に記載した半導体装置。 ３、上記キャパシタは、その絶縁膜材料に、ＳｉＯ＿２
   、Ｓｉ＿３Ｎ＿４、Ｔａ＿２Ｏ＿５あるいはこれらの複
   合膜を用いることを特徴とする特許請求の範囲第１項に
   記載した半導体装置。 ４、上記薄い壁状の蓄積電極をもつキャパシタは、論理
   演算を主たる目的とするＬＳＩ内部に、組み込まれたこ
   とを特徴とする特許請求の範囲第１項ないし第３項のい
   ずれかに記載した半導体装置。 ５、周囲を絶縁膜でほぼ囲まれたワード線を形成する工
   程と、ＳｉＯ＿２、およびＳｉ＿３Ｎ＿４を被着して、
   ワード線間の少なくとも一部の基板上またはワード線の
   少なくとも一部を含む領域に延在した穴パタンマスクを
   用いて、上記Ｓｉ＿３Ｎ＿４およびＳｉＯ＿２の順にエ
   ッチングして穴パタンを形成する工程と、その後、導電
   性薄膜を被着し、上記導電性薄膜で覆われた穴内にレジ
   ストを埋める工程と、上記穴の内壁表面を残して上記導
   電性薄膜をエッチングする工程と、つぎにＳｉ＿３Ｎ＿
   ４をエッチングしたのち、キャパシタ絶縁膜とプレート
   電極を形成する工程とを有する半導体装置の製造方法。 ６、上記穴パタンを形成する工程は、Ｓｉ＿３Ｎ＿４上
   にＳｉＯ＿２、を被着したのち、続く穴パタン形成時に
   、まず上記ＳｉＯ＿２をエッチングし、導電性薄膜形成
   後に上記ＳｉＯ＿２を除去する工程を含むことを特徴と
   する特許請求の範囲第５項に記載した半導体装置の製造
   方法。