FR2676863A1 - Procede de fabrication d'un condensateur de cellule dram et structure de celui-ci. - Google Patents
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Abstract
Procédé de fabrication d'un condensateur de cellule DRAM (mémoire vive dynamique) du type multi-chambres ayant une capacité élevée à l'intérieur d'une zone limitée. Une première zone concave de l'électrode de mémorisation (72) est formée au moyen d'un film d'oxyde en tant que couche de scarification. Un séparateur isolant est formé dans la première zone concave. Puis, une première et une seconde couches conductrices sont formées sur le substrat (26) et les parties de sommet des couches conductrices sont retirées consécutivement, de manière à former un condensateur comportant une pluralité de zones concaves.
Description
PROCEDE DE FABRICATION D'UN CONDENSATEUR DE CELLULE DRAM
ET STRUCTURE DE CELUI-CI
La présente invention se rapporte à un dispositif de mémoire à semiconducteurs, et plus particulièrement à un procédé de fabrication d'un condensateur de cellule DRAM (mémoire vive dynamique) avec une capacité élevée et à une
structure de celui-ci.
Comme les dispositifs à semiconducteurs tendent d'une manière générale vers des densités de puce élevées, les zones occupées par le dispositif de mémoire à semiconducteurs sont de plus en plus réduites Par conséquent, lors de la fabrication d'une cellule DRAM qui est constituée d'un transistor et d'un condensateur, il est très important d'accroître la capacité à l'intérieur d'une
zone limitée.
Les figures l A à 1 C représentent un processus de fabrication d'un condensateur cylindrique classique, qui est décrit dans "Symposium On VLSI Technology", pages 13 et 14, publié en 1990 A la figure 1 A, une couche d'oxyde de champ 4, une grille 6, une ligne de bit 8, une couche d'isolation intercouche 10 sont formées sur un substrat semiconducteur 2 d'un premier type de conductivité Du polyimide 12 est déposé par centrifugation sur le substrat 2 et par ce moyen un dessin inversé d'électrode de
mémorisation est formé.
A la figure 1 B, du silicium polycristallin est déposé sur la totalité du substrat 2 par le procédé CVD (dépôt chimique en phase gazeuse) pour former une première couche conductrice 14 Ensuite, un agent photorésistant 16 est déposé sur la surface de la première couche conductrice 14 et ensuite un processus de gravure en retrait est exécuté jusqu'à ce que la première couche conductrice 14 déposée
sur la partie supérieure du polyimide 12 soit mise à nu.
A la figure 1 C, les parties mises à nu de la première couche conductrice 14, de l'agent photorésistant 16 et du polyimide 12 sont retirées consécutivement de manière à former une électrode de mémorisation cylindrique 18 Puis, une couche d'isolation 20 de Ta 2 05 et une électrode de plaque 22 faite de tungstène sont formées sur le substrat 2 pour terminer la fabrication du condensateur Comme cela a été décrit ci-dessus, dans un condensateur cylindrique classique, les extrémités de l'électrode de mémorisation s'étendent toutes deux vers le haut perpendiculairement au substrat de sorte que la capacité du condensateur peut être
largement augmentée.
Il y a, cependant, un inconvénient en ce que le polyimide utilisé comme couche de scarification pour la formation du dessin de l'électrode de mémorisation peut être affaibli à chaud Par conséquent, il y avait un problème en ce que le polyimide peut être transformé ou contaminé à la haute température à laquelle la couche de silicium polycristallin est déposée De plus, l'augmentation de la capacité était limitée, puisque seulement une surface concave unique était réalisée dans le condensateur. C'est par conséquent un objectif de la présente invention que de créer un procédé de fabrication d'un condensateur de cellule DRAM en utilisant une couche de scarification qui ne soit pas transformée et contaminée par la chaleur, pour former un dessin d'électrode de
mémorisation.
C'est un autre objectif de la présente invention que de créer un procédé de fabrication d'un condensateur de cellule DRAM avec une capacité élevée en utilisant un
processus de fabrication aisé et fiable.
C'est encore un autre objectif de la présente invention que de créer une cellule DRAM comportant une pluralité de zones concaves dans une électrode de mémorisation. Afin d'atteindre les objectifs ci-dessus et d'autres particularités de l'invention, un mode de réalisation de l'invention utilise une couche d'oxyde à la place de la couche de polyimide, comme couche de scarification pour
former le dessin de l'électrode de mémorisation.
Selon un autre aspect de l'invention, un mode de réalisation de l'invention forme une première surface concave en utilisant une couche d'oxyde comme couche de scarification, et ensuite forme un séparateur isolant de la couche d'oxyde dans la première surface concave Ensuite, une couche conductrice est formée et puis la couche conductrice formée sur la surface concave et au sommet de la couche conductrice, est retirée, pour former par ce moyen un condensateur comportant une pluralité de surfaces concaves. Les caractéristiques et avantages de l'invention
ressortiront d'ailleurs de la description qui va suivre à
titre d'exemple en référence aux dessins annexés, sur lesquels: les figures l A à 1 C montrent un processus de fabrication d'un condensateur de cellule DRAM selon un procédé classique; la figure 2 montre une vue en perspective d'un condensateur de cellule DRAM selon la présente invention; la figure 3 montre une vue en coupe transversale d'un condensateur de cellule DRAM selon la ligne A-A' de la figure 2; et les figures 4 A à 4 F montrent un processus de fabrication du condensateur de cellule DRAM selon la
présente invention.
En se référant à la figure 2, qui est une vue en perspective du condensateur de cellule DRAM de l'invention, une couche d'oxyde de champ 28 est formée sur un substrat semiconducteur 26 d'un premier type de conductivité Des régions de source et de drain 34, 36 d'un second type de conductivité sont séparées d'une distance spécifique par une région de canal disposée entre elles Des grilles 32 sont formées par dessus la couche d'oxyde de champ 28 et la région de canal En plus, l'électrode de mémorisation 72 comporte une pluralité de surfaces concaves 64, 66, 68, 70 qui sont formées de manière à ce que la région de source 34 et les grilles 32 adjacentes à la région de source soient connectées à la partie inférieure de l'électrode de
mémorisation 72.
En se référant à la figure 3, qui est une vue en coupe transversale du condensateur de cellule DRAM de l'invention, les mêmes références numériques sont utilisées pour les mêmes éléments ou des éléments équivalents à ceux montrés à la figure 2 Il est à noter que, dans le dessin,
deux transistors et deux condensateurs sont représentés.
Chaque condensateur possède une électrode de mémorisation 72 comportant une pluralité de surfaces concaves En outre, une couche diélectrique 74 et une électrode de plaque 76
sont déposées sur l'électrode de mémorisation 72.
En se référant aux figures 4 A à 4 F, un processus de fabrication du condensateur de cellule DRAM de l'invention est décrit, dans lequel les mêmes références numériques sont utilisées pour les mêmes éléments ou des éléments équivalents à ceux montrés aux figures 2 et 3 A la figure 4 A, est montré un substrat semiconducteur 26 d'un premier type de conductivité sur lequel la couche d'oxyde de champ 28 d'une épaisseur de 200 nm à 300 nm, la couche d'oxyde de grille 30 d'une épaisseur de 10 nm à 20 nm, une source 34 et un drain 36 d'un second type de conductivité séparés par une région de canal sont formés Puis, le séparateur isolant 38 est formé sur la région de canal, la grille 32 et les parois latérales de la grille 32 disposées sur la couche d'oxyde de champ 28 Ensuite, une première couche d'oxyde 40 et une couche de nitrure 42 sont empilées consécutivement sur le dessus du substrat Ensuite, un premier agent photorésistant 44 est déposé de manière à recouvrir le substrat 26 avec une épaisseur de 0,5 pm à 11 et le processus de photogravure est exécuté pour faire en sorte que le premier agent photorésistant demeure seulement dans la région dans laquelle l'électrode de mémorisation doit être formée Une seconde couche d'oxyde de champ 46 est déposée de manière à remplir les parties laissées vides par le dessin du premier agent photorésistant, et le processus de gravure en retrait est effectué jusqu'à ce que
le premier agent photorésistant 44 soit entièrement retiré.
La seconde couche d'oxyde de champ remplissant les parties laissées vides par le dessin du premier agent photorésistant peut être remplacée par une couche de nitrure ou une couche de SOG (verre déposé par centrifugation). A la figure 4 B, le premier agent photorésistant 44 est retiré pour former un dessin en creux de l'électrode de mémorisation dans une première zone concave 54 Dans ce mode de réalisation, les parois restantes de la seconde couche d'oxyde 46 constituent des couches de scarification
pour la formation d'un dessin d'électrode de mémorisation.
En se référant à la figure 4 C, les parties mises à nue de la couche de nitrure 42 et de la première couche d'oxyde formée sous celle-ci sont retirées pour mettre à nu la surface de la région de source 34 L'épaisseur de la première couche de silicium polycristallin 48 est de façon préférable d'environ 100 nm Ensuite, un second agent photorésistant 50 est déposé de manière à recouvrir le substrat 26 et le processus de gravure en retrait est exécuté jusqu'à ce que la première couche de silicium polycristallin déposée sur le sommet de la seconde couche
d'oxyde 46 soit mise à nu.
En se référant à la figure 4 D, les parties mises à nu de la première couche de silicium polycristallin 48 sont retirées pour former une électrode de mémorisation 52 dans la première zone concave 54 Le second agent photorésistant demeurant dans la partie centrale de la première zone concave 54 est retirée pour réaliser une ouverture 56 qui comporte une première et une seconde parois latérales séparées par une distance spécifique des deux parois se faisant face de la première zone concave 54 L'ouverture 56 comprend de plus une troisième et une quatrième parois de la première couche de silicium polycristallin disposée entre les première et seconde parois sensiblement perpendiculairement à celles-ci, les deux extrémités des troisième et quatrième parois étant reliées, respectivement, aux extrémités avant et arrière des première et seconde parois Une troisième couche d'oxyde d'une épaisseur de 150 nm est formée sur le substrat 26 et puis le processus de gravure en retrait est exécuté pour réaliser sur les parois de l'ouverture 56, le séparateur
isolant 58 constitué de la troisième couche d'oxyde.
A la figure 4 E, le second agent photorésistant 50 qui demeure encore dans la première zone concave 54 est retiré, et une seconde couche de silicium polycristallin 60 d'une épaisseur de 50 à 100 nm est formée sur le substrat 26 Un troisième agent photorésistant 62 est déposé de manière à recouvrir le substrat 26 et le processus de gravure en retrait est exécuté jusqu'à ce que la seconde couche de silicium polycristallin 60 déposée sur le sommet de la seconde couche d'oxyde 46 et le séparateur isolant 58 soit
mise à nu.
A la figure 4 F, les parties mises à nu de la seconde couche de silicium polycristallin 60 sont retirées, et consécutivement, le troisième agent photorésistant 62 et le séparateur isolant 58 constitué de la troisième couche d'oxyde sont retirés pour former l'électrode de mémorisation 72 comportant les seconde à cinquième zones concaves 64, 66, 68, et 70 Ensuite, la seconde couche d'oxyde 46, la couche de nitrure 42 formée au dessous de la première couche d'oxyde 40 sont retirées Puis, la couche diélectrique 74 et l'électrode de plaque 76 sont formées sur le substrat 26 pour terminer la fabrication d'un condensateur du type multi chambres comportant une pluralité de zones concaves Dans ce mode de réalisation, la couche diélectrique 74 est d'une manière préférable faite soit de Ta 2 05, soit d'une couche de ONO soit d'une couche de PZT, dans une épaisseur de 3 à 8 nm De plus,
l'électrode de plaque 76 est de 100 à 300 nm d'épaisseur.
Comme cela a été décrit dans ce qui précède, un mode de réalisation de l'invention comporte une électrode de mémorisation 72 dans laquelle les parois latérales gauche et droite de l'ouverture 56 sont formées, avec une distance spécifique entre elles, parallèlement aux parois latérales correspondantes 52 de la première zone concave 54, avec une colonne concave rectangulaire de type annulaire 66 entourant une zone concave centrale 68 de la première zone concave 54 et avec deux zones concaves 64, 70 qui sont disposées de manière symétrique sur les côtés gauche et
droit de celle-ci.
Selon un autre mode de réalisation de l'invention, cependant, l'électrode de mémorisation peut être formée de manière à ce que quatre parois latérales de l'ouverture 56 soient réalisées avec une distance spécifique entre elles, parallèlement aux parois latérales correspondantes de la première zone concave 54, avec une première et une seconde colonnes concaves de type annulaire entourant une zone
concave centrale 68 de la première zone concave 54.
Le condensateur de cellule DRAM de l'invention, tel qu'il est présenté ci-dessus, utilise une couche d'oxyde à la place du polyimide classique comme couche de scarification afin de former un dessin d'électrode de mémorisation Par conséquent, même si des processus de dépôt de silicium polycristallin consécutifs sont effectués à haute température, la couche de scarification faite d'une couche d'oxyde n'est n'y transformée ni contaminée, de sorte qu'un dessin d'électrode de mémorisation souhaité peut être formé, et de plus, le rendement du processus peut
être amélioré.
En outre, le condensateur de la cellule DRAM de l'invention possède une pluralité de zones concaves formées dans la première zone concave en réalisant des séparateurs isolants dans le dessin de l'électrode de mémorisation, de sorte que la capacité de celui-ci peut être largement augmentée par comparaison avec le condensateur cylindrique classique Par conséquent, dans le cas de dispositif à semiconducteurs de densité élevée supérieure à 64 Mbit, le condensateur de la cellule DRAM de l'invention peut avoir une capacité suffisante sans augmentation de la surface
occupée par le condensateur.
Claims (16)
1 Procédé de fabrication de condensateur de cellule DRAM incluant un transistor et un condensateur, caractérisé en ce qu'il comprend les étapes de: dépôt d'une première et d'une seconde couches isolantes ( 40, 42) et d'un premier agent photorésistant ( 44) de manière consécutive sur un substrat semiconducteur ( 26) d'un premier type de conductivité sur lequel ledit transistor est formé, et enlèvement dudit premier agent photorésistant qui recouvre le substrat dans les parties autres que la région de diffusion ( 34) et la grille ( 32) adjacente à la région de diffusion; remplissage avec une troisième couche isolante ( 46) des parties laissées libres par le dessin du premier agent photorésistant et enlèvement du premier agent photorésistant restant pour former une pluralité de parois constituées de la troisième couche isolante, et une première zone concave ( 54) entourant la troisième couche isolante ( 46); gravure des parties mises à nu des première et seconde couches isolantes ( 40, 42) et mise à nu de la surface de la région de diffusion ( 34) de manière à former une première couche conductrice ( 48) sur le substrat ( 26); recouvrement par un second agent photorésistant ( 50) de la première couche conductrice ( 48) et exécution d'un processus de gravure en retrait jusqu'à ce que la première couche conductrice ( 48) déposée sur le sommet de la troisième couche isolante ( 46) soit mise à nu; et enlèvement des parties mises à nu de la première couche conductrice ( 48) et du second agent photorésistant
( 50) pour former une électrode de mémorisation.
2 Procédé tel que revendiqué dans la revendication 1, caractérisé en ce que ladite première couche isolante ( 40)
est une couche d'oxyde.
3 Procédé tel que revendiqué dans la revendication 1, caractérisé en ce que ladite seconde couche isolante ( 42)
est une couche de nitrure.
4 Procédé tel que revendiqué dans la revendication 1, caractérisé en ce que ladite troisième couche isolante ( 46) est constituée de soit une couche d'oxyde, soit une couche de nitrure, soit une couche de verre déposé par centrifugation. Procédé tel que revendiqué dans la revendication 1, caractérisé en ce que ladite première couche conductrice
( 48) est une couche de silicium polycristallin.
6 Procédé de fabrication de condensateur de cellule DRAM incluant un transistor et un condensateur, caractérisé en ce qu'il comprend les étapes de: formation d'une première zone concave ( 54) entourée par des parois d'oxyde ( 46) formées sur un substrat semiconducteur ( 26) dans les parties autres que la région de diffusion ( 34) et la grille ( 32) adjacente à la région de diffusion; formation, dans la première zone concave ( 54), d'une première couche conductrice ( 48) en contact avec la région de diffusion ( 34); recouvrement par un premier agent photorésistant ( 50) de la première couche conductrice ( 48) et exécution d'un processus de gravure en retrait jusqu'à ce que la première couche conductrice ( 48) formée sur le sommet des parois d'oxyde ( 46) soit mise à nu; enlèvement des parties mises à nu de la première couche conductrice ( 48) et gravure d'une partie prédéterminée du premier agent photorésistant ( 50) restant dans la première zone concave ( 54) jusqu'à ce que la première couche conductrice déposée sur le sommet de la région de diffusion ( 34) soit mise à nu, de manière à réaliser une ouverture ( 56) et à former sur les parois intérieures de celle-ci un séparateur isolant ( 58) fait d'une couche isolante; enlèvement des parties restantes du premier agent photorésistant ( 50) pour former sur le substrat ( 26) une seconde couche conductrice ( 60); recouvrement par un second agent photorésistant ( 62) il de la seconde couche conductrice ( 60) et exécution d'un processus de gravure en retrait jusqu'à ce que la seconde couche conductrice ( 60) formée sur le sommet des parois d'oxyde ( 46) et du séparateur isolant ( 58) soit mise à nu; et enlèvement des parties mises à nu de la seconde couche conductrice ( 60) et enlèvement du second agent photorésistant ( 62) et du séparateur isolant de manière à former une électrode de mémorisation comportant une pluralité de zones concaves ( 64, 66, 68, 70) dans la
première zone concave ( 54).
7 Procédé tel que revendiqué dans la revendication 6, caractérisé en ce que ladite ouverture ( 56) possède une première et une seconde parois ( 58) séparées par une distance spécifique parallèlement aux parois latérales gauche et droite ( 52) de la première zone concave ( 54), et une troisième et une quatrième parois constituées de la première couche conductrice ( 48), disposées entre les première et seconde parois, les troisième et quatrième parois étant reliées pratiquement perpendiculairement aux extrémités avant et arrière, respectivement, de la première
et de la seconde parois.
8 Procédé tel que revendiqué dans la revendication 6, caractérisé en ce que ladite ouverture ( 56) comprend quatre parois séparées par une distance spécifique des parois
correspondantes de la première zone concave ( 54).
9 Procédé tel que revendiqué dans la revendication 6, caractérisé en ce que ladite première couche conductrice
( 48) est une couche de silicium polycristallin.
10 Procédé tel que revendiqué dans la revendication 6, caractérisé en ce que ladite seconde couche conductrice
( 60) est une couche de silicium polycristallin.
11 Procédé tel que revendiqué dans la revendication 6, caractérisé en ce que ledit séparateur isolant ( 58) est
une couche d'oxyde.
12 Procédé tel que revendiqué dans la revendication 6, caractérisé en ce qu'il comprend de plus l'étape de formation d'une première et d'une seconde couches isolantes sur le substrat ( 26) avant l'étape de formation d'une
première zone concave ( 54).
13 Procédé tel que revendiqué dans la revendication 12, caractérisé en ce que ladite première couche isolante
est une couche d'oxyde.
14 Procédé tel que revendiqué dans la revendication 12, caractérisé en ce que ladite seconde couche isolante
est une couche de nitrure.
15 Condensateur de cellule DRAM, caractérisé en ce qu'il comprend: une électrode de mémorisation ( 72) comportant une pluralité de zones concaves ( 64, 66, 68, 70) disposées sur une région de diffusion ( 34) et deux grilles ( 32) adjacentes à la région de diffusion; et une électrode de plaque ( 76) formée sur la surface de l'électrode de mémorisation ( 72) avec, formée entre elles,
une couche isolante ( 74).
16 Condensateur de cellule DRAM tel que revendiqué dans la revendication 15, caractérisé en ce que ladite électrode de mémorisation ( 72) comprend: une première zone concave ( 68) disposée sur la région de diffusion ( 34); une seconde zone concave de type annulaire ( 66) entourant la première zone concave ( 68); et une troisième et une quatrième zones concaves ( 64, 70) disposées de manière symétrique sur les côtés gauche et
droit de la seconde zone concave de type annulaire ( 66).
17 Condensateur de cellule DRAM tel que revendiqué dans la revendication 15, caractérisé en ce que ladite électrode de mémorisation ( 72) comprend: une première zone concave ( 68) disposée sur la région de diffusion ( 34); une seconde zone concave de type annulaire ( 66) entourant la première zone concave ( 68); et une troisième zone concave de type annulaire entourant
la seconde zone concave de type annulaire.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5162248A (en) * | 1992-03-13 | 1992-11-10 | Micron Technology, Inc. | Optimized container stacked capacitor DRAM cell utilizing sacrificial oxide deposition and chemical mechanical polishing |
| USRE39665E1 (en) | 1992-03-13 | 2007-05-29 | Micron Technology, Inc. | Optimized container stacked capacitor DRAM cell utilizing sacrificial oxide deposition and chemical mechanical polishing |
| KR950021710A (ko) * | 1993-12-01 | 1995-07-26 | 김주용 | 반도체 장치의 캐패시터 제조방법 |
| US5536671A (en) * | 1993-12-28 | 1996-07-16 | Hyundai Electronics Industries, Co., Ltd. | Method for fabricating capacitor of a semiconductor device |
| KR960006030A (ko) * | 1994-07-18 | 1996-02-23 | 김주용 | 반도체소자의 캐패시터 제조방법 |
| US5550077A (en) * | 1995-05-05 | 1996-08-27 | Vanguard International Semiconductor Corporation | DRAM cell with a comb-type capacitor |
| US5950092A (en) * | 1995-06-02 | 1999-09-07 | Micron Technology, Inc. | Use of a plasma source to form a layer during the formation of a semiconductor device |
| US7294578B1 (en) * | 1995-06-02 | 2007-11-13 | Micron Technology, Inc. | Use of a plasma source to form a layer during the formation of a semiconductor device |
| US6716769B1 (en) | 1995-06-02 | 2004-04-06 | Micron Technology, Inc. | Use of a plasma source to form a layer during the formation of a semiconductor device |
| US5627094A (en) * | 1995-12-04 | 1997-05-06 | Chartered Semiconductor Manufacturing Pte, Ltd. | Stacked container capacitor using chemical mechanical polishing |
| US5607874A (en) * | 1996-02-02 | 1997-03-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for fabricating a DRAM cell with a T shaped storage capacitor |
| US5702989A (en) * | 1996-02-08 | 1997-12-30 | Taiwan Semiconductor Manufacturing Company Ltd. | Method for fabricating a tub structured stacked capacitor for a DRAM cell having a central column |
| US5856220A (en) | 1996-02-08 | 1999-01-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for fabricating a double wall tub shaped capacitor |
| US5940713A (en) * | 1996-03-01 | 1999-08-17 | Micron Technology, Inc. | Method for constructing multiple container capacitor |
| US5604146A (en) * | 1996-06-10 | 1997-02-18 | Vanguard International Semiconductor Corporation | Method to fabricate a semiconductor memory device having an E-shaped storage node |
| US5721154A (en) * | 1996-06-18 | 1998-02-24 | Vanguard International Semiconductor | Method for fabricating a four fin capacitor structure |
| US5998256A (en) | 1996-11-01 | 1999-12-07 | Micron Technology, Inc. | Semiconductor processing methods of forming devices on a substrate, forming device arrays on a substrate, forming conductive lines on a substrate, and forming capacitor arrays on a substrate, and integrated circuitry |
| US5726086A (en) * | 1996-11-18 | 1998-03-10 | Mosel Vitelic Inc. | Method of making self-aligned cylindrical capacitor structure of stack DRAMS |
| US6534409B1 (en) | 1996-12-04 | 2003-03-18 | Micron Technology, Inc. | Silicon oxide co-deposition/etching process |
| US5972769A (en) * | 1996-12-20 | 1999-10-26 | Texas Instruments Incoporated | Self-aligned multiple crown storage capacitor and method of formation |
| US6146961A (en) | 1997-06-23 | 2000-11-14 | Micron Technology, Inc. | Processing methods of forming a capacitor |
| US6590250B2 (en) | 1997-11-25 | 2003-07-08 | Micron Technology, Inc. | DRAM capacitor array and integrated device array of substantially identically shaped devices |
| US6037213A (en) * | 1998-06-03 | 2000-03-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for making cylinder-shaped capacitors for dynamic random access memory |
| KR100533376B1 (ko) * | 1998-12-30 | 2006-04-21 | 주식회사 하이닉스반도체 | 반도체 장치의 크라운형 커패시터 제조 방법 |
| TW448565B (en) * | 1999-06-03 | 2001-08-01 | Taiwan Semiconductor Mfg | Structure and manufacture method for window-frame type capacitor |
| US6297121B1 (en) * | 2000-08-16 | 2001-10-02 | Vanguard International Semiconductor Corporation | Fabrication method for capacitors in integrated circuits with a self-aligned contact structure |
| KR100599051B1 (ko) | 2004-01-12 | 2006-07-12 | 삼성전자주식회사 | 향상된 캐패시턴스를 갖는 캐패시터 및 그 제조 방법 |
| FR2885452A1 (fr) * | 2005-05-04 | 2006-11-10 | St Microelectronics Sa | Circuit integre comprenant au moins un condensateur et procede de formation de condensateur |
| US9997548B1 (en) * | 2017-05-11 | 2018-06-12 | Himax Technologies Limited | Method of fabricating semiconductor display apparatus |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01257365A (ja) * | 1988-04-07 | 1989-10-13 | Fujitsu Ltd | 半導体集積回路装置 |
| JPH0276257A (ja) * | 1988-09-12 | 1990-03-15 | Sharp Corp | 半導体メモリ素子 |
| JPH0290563A (ja) * | 1988-09-28 | 1990-03-30 | Hitachi Ltd | 電荷蓄積キヤパシタ |
| JPH02226761A (ja) * | 1989-02-28 | 1990-09-10 | Hitachi Ltd | 半導体装置およびその製造方法 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62286270A (ja) * | 1986-06-05 | 1987-12-12 | Sony Corp | 半導体メモリ装置 |
| JPS6474752A (en) * | 1987-09-17 | 1989-03-20 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
| JP2723530B2 (ja) * | 1988-04-13 | 1998-03-09 | 日本電気株式会社 | ダイナミック型ランダムアクセスメモリ装置の製造方法 |
| US5075428A (en) * | 1988-07-30 | 1991-12-24 | Bayer Aktiengesellschaft | 2,4-diamino-6-fluorotriazine disazo reactive dyestuffs |
| JP2724209B2 (ja) * | 1989-06-20 | 1998-03-09 | シャープ株式会社 | 半導体メモリ素子の製造方法 |
| US5047826A (en) * | 1989-06-30 | 1991-09-10 | Texas Instruments Incorporated | Gigaohm load resistor for BICMOS process |
| JP2514435B2 (ja) * | 1989-08-02 | 1996-07-10 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
| JPH0364964A (ja) * | 1989-08-03 | 1991-03-20 | Toshiba Corp | 半導体記憶装置の製造方法 |
| JPH0391957A (ja) * | 1989-09-04 | 1991-04-17 | Sony Corp | メモリ装置の製造方法 |
| JPH03127859A (ja) * | 1989-10-13 | 1991-05-30 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JPH07114260B2 (ja) * | 1989-11-23 | 1995-12-06 | 財団法人韓国電子通信研究所 | コップ状のポリシリコン貯蔵電極を有するスタック構造のｄｒａｍセル，およびその製造方法 |
| DD299990A5 (de) * | 1990-02-23 | 1992-05-14 | Dresden Forschzentr Mikroelek | Ein-Transistor-Speicherzellenanordnung und Verfahren zu deren Herstellung |
| US5030585A (en) * | 1990-03-22 | 1991-07-09 | Micron Technology, Inc. | Split-polysilicon CMOS DRAM process incorporating selective self-aligned silicidation of conductive regions and nitride blanket protection of N-channel regions during P-channel gate spacer formation |
| JPH0437062A (ja) * | 1990-05-31 | 1992-02-07 | Sony Corp | スタックトキャパシタ型ｄｒａｍの製造方法 |
| US5126280A (en) * | 1991-02-08 | 1992-06-30 | Micron Technology, Inc. | Stacked multi-poly spacers with double cell plate capacitor |
| JPH04264767A (ja) * | 1991-02-20 | 1992-09-21 | Fujitsu Ltd | 半導体装置及びその製造方法 |
-
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01257365A (ja) * | 1988-04-07 | 1989-10-13 | Fujitsu Ltd | 半導体集積回路装置 |
| JPH0276257A (ja) * | 1988-09-12 | 1990-03-15 | Sharp Corp | 半導体メモリ素子 |
| JPH0290563A (ja) * | 1988-09-28 | 1990-03-30 | Hitachi Ltd | 電荷蓄積キヤパシタ |
| JPH02226761A (ja) * | 1989-02-28 | 1990-09-10 | Hitachi Ltd | 半導体装置およびその製造方法 |
Non-Patent Citations (4)
| Title |
|---|
| PATENT ABSTRACTS OF JAPAN vol. 14, no. 12 (E-871)(3955) 11 Janvier 1990 & JP-A-1 257 365 ( FUJITSU LTD. ) 13 Octobre 1989 * |
| PATENT ABSTRACTS OF JAPAN vol. 14, no. 255 (E-935)(4198) 31 Mai 1990 & JP-A-2 076 257 ( SHARP CORP ) 15 Mars 1990 * |
| PATENT ABSTRACTS OF JAPAN vol. 14, no. 282 (E-942)(4225) 19 Juin 1990 & JP-A-2 090 563 ( HITACHI LTD. ) 30 Mars 1990 * |
| PATENT ABSTRACTS OF JAPAN vol. 14, no. 533 (E-126)(1005) 22 Novembre 1990 & JP-A-2 226 761 ( HITACHI LTD. ) 10 Septembre 1990 * |
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| Publication number | Publication date |
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