FR2664098A1 - Condensateur empile d'une cellule dram et son procede de fabrication. - Google Patents
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Abstract
Il est décrit un condensateur empilé comportant une électrode de stockage en forme d'ailette composée de couches de polysilicium multiples (51, 52, 53, 54) des couches de support (47', 61', 62', 63') les séparant de façon à remédier à la fragilité structurelle de l'électrode de stockage en forme d'ailette.
Description
CONDENSATEUR EMPILE D'UNE CELLULE DRAM
ET SON PROCEDE DE FABRICATION
La présente invention se rapporte à un condensateur d'un dispositif de mémoire à semiconducteur et particulièrement à un condensateur empilé d'une DRAM et à son
processus de fabrication.
La capacité de mémoire d'un dispositif de mémoire à semiconducteur, particulièrement d'une cellule DRAM, est déterminée par la capacité du condensateur constituant la cellule mémoire Or, tandis que le dispositif de mémoire gagne toujours davantage en intégration et devient ainsi d'une taille toujours plus réduite, la zone occupée par chaque cellule diminue la capacité du condensateur ayant ainsi à subir une réduction structurelle Le condensateur doit pourtant disposer d'une capacité suffisante en dépit de la réduction dimensionnelle de la cellule mémoire On trouvera un exemple caractéristique de condensateur de cellule DRAM présentant une capacité dépassant 4 méga bits dans une structure compilée, dans laquelle les électrodes de stockage sont empilées sur le substrat de sorte que les zones de surface expansée des électrodes de stockage sont
utilisées pour accroître la capacité du condensateur.
En se référant à la fig 1 pour illustrer la section en coupe d'un condensateur empilé amélioré de manière conventionnelle, sur le substrat 1 comportant une couche d'oxyde d'isolation d'élément 2, des régions de source et de drain 3 et 4, des lignes de mots et de bits 5 et 10 et une couche isolante 6 est formé un condensateur comprenant une électrode de stockage en forme d'ailette 7 en contact avec la
région de source 3, une couche diélectrique et une anode 9.
La surface du substrat 1 est entièrement recouverte d'une couche protectrice d'élément 11 L'électrode de stockage en forme d'ailette 7 est obtenue en déposant en alternance sur le substrat une pluralité de couches de polysilicium et une pluralité de couches d'oxyde et par gravure, le substrat étant ensuite entièrement immergé dans un réactif d'attaque afin d'éliminer toutes les couches d'oxyde demeurant entre les couches de polysilicium La couche diélectrique 8 et l'anode 9 sont ensuite formées Dans ce cas, toutefois, les parties d'aile 12 et 13 de l'électrode de stockage sont exposées à une cassure lors de l'immersion du substrat dans le réactif d'attaque Plus précisément, si toutes les couches d'oxyde entre les couches de polysilicium sont éliminées, les parties d'aile 12 et 13 de l'électrode de stockage 7 se trouvent en porte-à-faux, sans aucune couche portante, ce qui entraîne l'affaiblissement des parties d'aile Cet inconvénient diminue la fiabilité du processus de même qu'il conduit à une structure instable des condensateurs empilés
formés de couches de polysilicium multiples.
C'est par suite un but de la présente invention de créer un condensateur empilé de structure stable pour
cellule DRAM.
C'est un autre but de la présente invention de créer un procédé pour assurer la fiabilité et la stabilité du processus et augmenter la capacité d'un condensateur pour
cellule DRAM.
Conformément à un aspect de la présente invention, un condensateur empilé comprend une électrode de stockage constituée de couches de polysilicium multiples
séparées par une couche de support.
Conformément à un autre aspect de la présente invention, seules des parties des couches d'oxyde séparant les couches de polysilicium multiples sont gravées pour
former des couches de support.
La présente invention sera maintenant décrite en
référence aux dessins annexés à titre d'exemple seulement.
Les caractéristiques et avantages de l'invention
ressortiront d'ailleurs de la description qui va suivre à
titre d'exemple en référence aux dessins annexés, sur lesquels: la fig 1 est une vue en coupe d'un condensateur
empilé conventionnel.
la fig 2 est une vue plan servant à illustrer la
configuration d'un condensateur empilé inventif.
la fig 3 est une vue en coupe suivant une ligne
A-B de la fig 2.
la fig 4 est une vue en coupe suivant une ligne C-D de la fig 2, et la fig 5 <A à I) illustre le procédé inventif
pour la fabrication d'un condensateur empilé.
En se référant à la fig 2 servant à illustrer la configuration du condensateur empilé inventif, les couches de polysilicium adjacentes 101 et 102 formant l'électrode de stockage du condensateur se chevauchent mutuellement, présentant un chevauchement 103 Les régions des couches de polysilicium à l'exception du chevauchement, comportent des ouvertures de contact 72, 73, 75 permettant de mettre en relation les couches de polysilicium les plus basses avec les sources de transistor MOS Dans les régions centrales des couches de polysilicium 101 et 102 s'étend une couche d'oxyde 104 parallèlement à celles-ci, cette couche étant interposée
entre les couches de polysilicium de façon à les supporter.
Après le dép 8 t sur le substrat d'une pluralité de couches de polysilicium, une empreinte d'épargne gravure 76 est placée sur celles- ci pour former le modèle de l'électrode de stockage L'empreinte d'épargne gravure est utilisée dans la
procédure qui sera décrite ci-après en référence à la fig 3.
En se référant à la fig 3, sont successivement déposées sur le substrat semiconducteur 31 qui comprend des couches d'oxyde d'isolation d'élément 32, 33, des régions de source 35, 36, 38, des régions de drain 34, 37, une ligne de mots 40 et une ligne de bits 41, une intercouche isolante épaisse 45 et une couche de nitrure 46 Les parties de l'intercouche isolante 45 et de la couche de nitrure 46 qui se trouvent placées sur les régions de source 35, 36, 38 sont éliminées pour former des ouvertures de contact 72, 73, 75 pour la mise en relation des régions de source avec le condensateur L'électrode de stockage 80 du condensateur est au contact des régions de source 35, 36, 38 à travers les ouvertures de contact 72, 73, 75 On dépose successivement sur la surface de l'électrode de stockage 80 une couche diélectrique 81 et une anode 90 L'électrode de stockage 80 est en forme d'ailette, ses parties d'aile étant interposées entre les parties d'aile des électrodes de stockage adjacentes Plus précisément, l'électrode de stockage reliée à la région de source 36 comprend une première paroi de polysilicium 54 ' reliée à la région de source 36 et s'étendant perpendiculaire au substrat, une quatrième couche de polysilicium 54 reliée à l'extrémité supérieure de la première paroi de polysilicium 54 ' et s'étendant parallèlement au substrat, ainsi qu'une deuxième couche de polysilicium 52 reliée à la première paroi de polysilicium 54 ' en-dessous de la quatrième couche de polysilicium 54 et s'étendant parallèlement au substrat De manière similaire, l'électrode de stockage reliée à une région de source 38 adjacente à la région de source 36 comprend une deuxième paroi de polysilicium 53 ' reliée à la région de source 38 et s'étendant perpendiculaire au substrat, une troisième couche de polysilicium 53 reliée à l'extrémité supérieure de la deuxième paroi de polysilicium 53 ' et s'étendant parallèlement au substrat entre la quatrième couche de polysilicium 54 et la deuxième couche de polysilicium 52, ainsi qu'une première couche de polysilicium 51 reliée à la deuxième paroi de polysilicium 53 ' en-dessous de la deuxième couche de polysilicium 52 et s'étendant parallèlement au
substrat.
Par ailleurs, bien que la fig 3 ne montre pas la couche d'oxyde 104 demeurant entre les couches de polysilicium telles que représentées à la fig 2, en se référant à la fig 4, sont successivement déposées sur le substrat semiconducteur 31 une couche d'oxyde d'isolation d'élément 32, une intercouche isolante 45 et une couche de nitrure 46, sur lesquelles sont successivement déposées les première, deuxième, troisième et quatrième couches de polysilicium 51, 52, 53, 54, des première, deuxième, troisième et quatrième couches de support 47 ', 61 ', 62 ', 63 '
étant interposées entre les régions centrales de celles-ci.
Ici, les première, deuxième, troisième et quatrième couches de support sont semblables à la couche d'oxyde 104 représentée à la fig 2 Une couche diélectrique 81 est déposée sur la surface des couches de polysilicium 51, 52, 53, 54 de même que les couches de support 47 ', 61 ', 62 ', 63 ' sur lesquelles est à son tour déposée une anode 90. Comme représenté aux fig 2, 3 et 4, ont appréciera que la structure de l'électrode de stockage du condensateur empilé inventif comprend une pluralité de couches de polysilicium en forme d'ailette empilée, des couches de support étant interposées entre elles afin de
remédier à la fragilité de la structure en forme d'ailette.
Le procédé pour la fabrication du condensateur empilé inventif sera décrit ci-après en référence à la fig. 5. Tout d'abord, comme représenté à la fig 5 A, sont successivement déposées sur le substrat semiconducteur 31 comportant les couches d'oxyde d'isolation d'élément 32, 33, des régions de source 35, 36, 38, 39, des régions de drain 34, 37, une ligne de mots 40 et une ligne de bits 41, l'intercouche isolante 45 et la couche de nitrure 46 d'une épaisseur de 1000 à 2000 A afin d'arrêter la gravure dans l'étape de traitement suivante Pour la commodité de la
description, les parties indiquées par les numéros de
référence 36 et 39 sont appelées première région de source et celles indiquées par les numéros de référence 35 et 38 la
deuxième région de source.
Sont ensuite déposées successivement, comme représenté à la fig 5 B, sur la surface de la couche de nitrure 45 une première couche d'oxyde 47 d'une épaisseur de 1000 à 4000 A et une première couche de polysilicium 51 d'une épaisseur de 500 à 3000 A La partie de la première couche de polysilicium 51 placée au-dessus de la première région de source 36, 39 est gravée sélectivement La couche d'oxyde et la couche de polysilicium qui sont ensuite formées sont de la même épaisseur que la première couche d'oxyde 47 et la première couche de polysilicium 51 Sont ensuite déposées successivement, comme représenté à la fig 5 C, sur la surface exposée de la première couche d'oxyde 47 et sur la surface de la première couche de polysilicium 51 la deuxième couche d'oxyde 61 et la deuxième couche de polysilicium 52 La partie de la deuxième couche de polysilicium 52 placée au-dessus de la deuxième région de source 35, 38 est gravée sélectivement, la troisième couche d'oxyde 62 étant ensuite
déposée sur la surface totale du substrat.
La première empreinte d'épargne gravure 71, comme représenté à la fig 5 D, est déposée sur la troisième couche d'oxyde pour graver séquentiellement les parties de la troisième couche d'oxyde 62, de la deuxième couche d'oxyde 61, de la première couche de polysilicium 51, de la première couche d'oxyde 47, de la couche de nitrure 46 et de l'intercouche isolante 45 placées au-dessus de la deuxième région de source 35, 38, formant ainsi les premières ouvertures de contact 72, 73 pour exposer la surface de la deuxième région de source 35, 38 Ensuite, comme représenté à la fig 5 E, après que la première empreinte d'épargne gravure 71 a été éliminée, la deuxième paroi de polysilicium 53 ' avec la troisième couche de polysilicium est formée au contact de la deuxième région de source 35, 38 et de la première couche de polysilicium 51, la quatrième couche d'oxyde 63 étant
alors déposée sur la surface entière du substrat.
Puis, comme représenté à la fig 5 F, la deuxième empreinte d'épargne gravure 74 est déposée sur la quatrième couche d'oxyde 63 afin de graver séquentiellement les parties de la quatrième couche d'oxyde 63, la troisième couche d'oxyde 62, la deuxième couche de polysilicium 52, la deuxième couche d'oxyde 61, la première couche d'oxyde 47, la couche de nitrure 46 et l'intercouche isolante 45 placées au-dessus de la première région de source 36, formant ainsi la deuxième ouverture de contact pour exposer la surface de
la première région de source.
La troisième empreinte d'épargne gravure 76, comme représenté à la fig 5 G, est déposée sur la surface entière du substrat La troisième empreinte d'épargne gravure est la même que l'empreinte d'épargne gravure 76 représentée à la fig 2 La partie qui n'est pas recouverte par la troisième empreinte d'épargne gravure 76 est gravée jusqu'à ce que la couche de nitrure 46 soit exposée (voir fig 2) La
couche de nitrure 46 sert à arrêter la processus de gravure.
Le substrat semiconducteur 31 est ensuite immergé dans une solution BOE <Gravure d'Oxyde Tamponnée) dans le rapport de 7:1 <NK 4 F:HF> pendant 3 à 4 minutes, ou dans une solution HF dans le rapport de 100:1 <H 20:HF> pendant 100 à minutes ou est soumis à une gravure à sec isotropique pendant un temps donné tout en maintenant l'empreinte d'épargne gravure 76, de façon à graver environ 4500 à 4700 'A à l'extérieur de l'empreinte d'épar gne gravure 76 vers l'intérieur des première, deuxième, troisième et quatrième couches d'oxyde 47, 61, 62, 63 en- dessous de l'empreinte d'épargne gravure 76, permettant ainsi d'obtenir la structure telle que représentée à la fig 5 H ou 5 I On peut voir sur ces figures, les première, deuxième, troisième et quatrième couches de support 47 ', 61 ', 62 ', 63 ' formées par gravure de parties des première, deuxième, troisième et quatrième couches d'oxyde Les couches de support sont semblables à la couche de support 104 s'étendant dans le sens de la longueur en-dessous de la partie centrale de la troisième empreinte d'épargne gravure 76 comme représenté à la fig 2 Dans ce mode de réalisation, lorsque la largeur de l'empreinte d'épargne gravure 76 est d'une épaisseur de 0,5 jim, il est préférable que les couches de support situées au-dessus soient d'une épaisseur d'environ 300 à 500 À La couche diélectrique 81 est ensuite déposée sur les surfaces des première, deuxième, troisième et quatrième couches de polysilicium exposées 51, 52, 53, 54 et première, deuxième, troisième et quatrième couches de support 47 ', 61 ', 62 ', 63 ', la cinquième couche de polysilicium 90 étant ensuite déposée comme anode sur la surface entière du substrat, le condensateur de la cellule DRAM étant ainsi réalisé La couche diélectrique peut ê,tre formée par oxydation thermique dans une atmosphère d'oxygène ou formée par un film ONO (Oxyde-Nitrure-Oxyde) d'une épaisseur de 30 à 50 A avec une
bonne caractéristique diélectrique.
Ainsi, conformément à la présente invention, les couches d'oxyde de support sont interposées entre les couches de polysilicium afin de remédier à la fragilité structurelle des parties d'aile des électrodes de stockage en forme d'ailette afin également d'améliorer la fiabilité du traitement C'est ainsi, qu'il est créé un condensateur de cellule DRAM approprié pour une haute intégration et ayant une grande capacité, permettant de surmonter les limites
associées à l'augmentation de la capacité du condensateur.
Tandis que l'invention a été particulièrement représentée et décrite en référence à un mode de réalisation préféré, il sera compris des spécialistes de la technique que des modification dans le détail peuvent être apportées sans
sortir de l'esprit ni de la portée de l'invention.
Claims (18)
1 Dispositif de mémoire à semiconducteur comportant une première et une deuxième régions conductrices formées sur un substrat semiconducteur ( 31) caractérisé en ce qu'il comprend: une première paroi de polysilicium ( 54 ') s'étendant perpendiculairement audit substrat semiconducteur ( 31) au contact de ladite première région conductrice; une deuxième couche de polysilicium ( 52) s'étendant parallèlement audit substrat semiconducteur ( 31) sur une distance donnée au contact de ladite première paroi de polysilicium ( 54 '); une quatrième couche de polysilicium silicium ( 54) s'étendant dans la même direction que ladite deuxième couche de polysilicium ( 52} sur une distance donnée au contact de l'extrémité supérieure de ladite première paroi de polysilicium ( 54 '); une extrémité paroi de polysilicium ( 53 ') s'étendant perpendiculairement audit substrat semiconducteur ( 31) au contact de ladite deuxième région conductrice; une première couche de polysilicium ( 51) s'étendant dans la direction opposée à ladite deuxième couche de polysilicium ( 52) en-dessous de ladite deuxième couche de polysilicium sur une distance donnée au contact de ladite deuxième paroi de polysilicium ( 53 '); une troisième couche de polysilicium ( 53) s'étendant dans la même direction que ladite première couche de polysilicium ( 54 ') sur une distance donnée entre ladite deuxième couche de polysilicium ( 52) et ladite quatrième couche de polysilicium ( 54) au contact de l'extrémité supérieure de ladite deuxième paroi de polysilicium ( 53 '); une couche isolante formée en- dessous de ladite première couche de polysilicium ( 51) et entre lesdites première et deuxième paroi de polysilicium ( 54 ', 53 '); une pluralité de couches de support ( 47 ', 61 ', 62 ', 63 ') s'étendant dans le sens de la longueur de ladite troisième couche de polysilicium ( 53} de façon à remplir les parties d'intervalle séparant lesdites première, deuxième, troisième et quatrième couches de polysilicium ( 51, 52, 53, 54) et ladite couche isolante; une couche diélectrique ( 81) formée sur la surface desdites première et deuxième parois de polysilicium ( 53 ', 54 '), desdites première, deuxième, troisième et quatrième couches de polysilicium ( 51, 52, 53, 54) et desdites couches de support ( 47 ', 61 ', 62 ', 63 '), et une cinquième couche de polysilicium recouvrant la surface supérieure de ladite quatrième couche de polysilicium ( 54) au contact de la surface de ladite couche
diélectrique ( 81).
2 Dispositif de mémoire à semiconducteur selon la revendication 1, caractérisé en ce que lesdites première, deuxième, troisième et quatrième couches de polysilicium ( 51, 52, 53, 54) ont la même largeur et la même longueur supplémentaires, ladite longueur supplémentaire étant comprise dans la distance séparant lesdites première et
deuxième régions conductrices.
3 Dispositif de mémoire à semiconducteur selon la revendication 1 ou 2, caractérisé en ce que lesdites couches de support ( 47 ', 61 ', 62 ', 63 ') comprennent l'oxyde de silicium, ayant une largeur au moins égale ou inférieure à la largeur desdites première, deuxième, troisième et
quatrième couches de polysilicium ( 51, 52, 53, 54).
4 Dispositif de mémoire à semiconducteur selon la revendication 1, caractérisé en ce que ladite première paroi de polysilicium ( 54 ') et lesdites deuxième et quatrième couches de polysilicium ( 52, 54) et lesdites deuxième parois de polysilicium ainsi que lesdites première et troisième couches de polysilicium ( 51, 53) servent d'électrode de
stockage ( 80) de condensateur.
Dispositif de mémoire à semiconducteur selon la revendication 1, caractérisé en ce que ladite cinquième
couche de polysilicium sert d'anode ( 90) d'un condensateur.
6 Cellule DRAM caractérisée en ce qu'elle comprend: un condensateur comportant une électrode de stockage et une anode < 80, 90); un transistor comportant une région conductrice formée dans un substrat; ladite électrode de stockage ( 80) comprenant une paroi de polysilicium s'étendant perpendiculairement audit substrat au contact de la région conductrice dudit transistor; une première couche de polysilicium ( 51) s'étendant parallèlement audit substrat au contact de ladite paroi de polysilicium; une deuxième couche de polysilicium ( 52) s'étendant parallèlement au substrat au-dessus de ladite première couche de polysilicium ( 51) au contact de ladite paroi de polysilicium, et une couche de support s'étendant dans le sens de la longueur desdites couches de polysilicium ( 51, 52, 53, 54) entre lesdites première et deuxième couches de polysilicium
( 51, 52).
7 Cellule DRAM selon la revendication 6, caractérisée en ce que lesdites première et deuxième couches de polysilicium ( 51, 52) sont de même largeur et de même longueur, ladite longueur étant au moins inférieure à la distance séparant ladite région conductrice et la région
adjacente.
8 Cellule DRAM selon la revendication 6 ou 7, caractérisée en ce que ladite couche de support est une couche d'oxyde de silicium, ayant une longueur au moins égale ou inférieure à la largeur desdites première et deuxième
couches de polysilicium ( 51, 52 >.
9 Procédé pour la fabrication d'un dispositif de semiconducteur caractérisé en ce qu'il comprend les opérations consistant à: déposer séquentiellement une intercouche isolante ( 45) et une couche de nitrure ( 46) sur un substrat semiconducteur ( 31) comprenant une couche d'oxyde d'isolation d'élément ( 32, 33), des première et deuxième régions de source < 35, 36, 38), une région de drain ( 34, 37) et une électrode de grille d'un transistor ainsi que des électrodes de ligne de bits; la formation d'une première couche d'oxyde ( 47) sur ladite couche de nitrure ( 46), ladite première couche d'oxyde étant recouverte par une première couche de polysilicium ( 51), la partie de ladite couche de polysilicium placée au-dessus de ladite première région de source ( 36, 39) étant gravée; la formation d'une deuxième couche d'oxyde ( 61) sur la surface exposée de ladite première couche d'oxyde ( 47) et de ladite première couche de polysilicium ( 51), ladite deuxième couche d'oxyde étant recouverte par une deuxième couche de polysilicium ( 52), la partie de ladite deuxième couche de polysilicium qui se trouve au-dessus de ladite deuxième source étant gravée; la formation d'une troisième couche d'oxyde ( 62) sur la surface exposée de ladite deuxième couche d'oxyde ( 61) et de ladite deuxième couche de polysilicium ( 52), les parties de ladite troisième couche d'oxyde ( 62), de la deuxième couche d'oxyde ( 61), de la première couche de polysilicium ( 51), de la première couche d'oxyde ( 47), de la couche de nitrure ( 46) et de l'intercouche isolante ( 45) placées au-dessus de ladite deuxième région de source ( 35, 38) étant gravées séquentiellement pour former une première ouverture de contact; la déposition d'une troisième couche de polysilicium ( 62) sur l'intérieur de ladite première ouverture de contact et sur la surface supérieure de ladite couche d'oxyde, la partie de ladite troisième couche de polysilicium ( 62) qui est placée au-dessus de ladite première région de source ( 36, 39) étant gravée; la formation d'une quatrième couche d'oxyde ( 63) sur la surface exposée de ladite troisième couche d'oxyde ( 62) et de ladite troisième couche de polysilicium ( 52), des parties de ladite quatrième couche d'oxyde ( 63), de la troisième couche d'oxyde ( 62), de la deuxième couche de polysilicium < 52), de la deuxième couche d'oxyde < 61), de la première couche d'oxyde ( 47), de la couche de nitrure ( 46 > et de l'intercouche isolante ( 45) étant gravées séquentiellement pour former une deuxième ouverture de contact; la déposition d'une quatrième couche de polysilicium ( 54) de ladite deuxième ouverture de contact et sur la surface supérieure de ladite quatrième couche d'oxyde, la partie de ladite quatrième couche de polysilicium ( 54) placée au-dessus de ladite deuxième région de source ( 35, 38) étant gravée; la formation d'une empreinte d'épargne gravure ( 71) sur la surface de ladite quatrième couche de polysilicium ( 54) et de la quatrième couche d'oxyde ( 63), les régions desdites couches non recouvertes par ladite empreinte d'épargne gravure étant gravées jusqu'à ce que ladite couche de nitrure ( 46) soit exposée; la mise en oeuvre partielle d'une gravure à sec isotropique ou d'une gravure mouillée sur lesdites première, deuxième, troisième et quatrième couches d'oxyde ( 47, 61, 62, 63) placées respectivement en-dessous desdites première, deuxième, troisième et quatrième couches de polysilicium ( 51, 52, 53, 54) pendant une durée donnée tandis que ladite empreinte d'épargne gravure ( 71) est maintenue, de façon à
former des couches de support ( 47 ', 61 ', 62 ', 63 ').
10 Procédé pour la fabrication d'un dispositif semiconducteur selon la revendication 9, caractérisé en ce que ladite troisième couche de polysilicium ( 53) est reliée à ladite première couche de polysilicium ( 51) au cours de la
cinquième étape.
11 Procédé pour la fabrication d'un dispositif semiconducteur selon la revendication 9, caractérisé en ce que ladite quatrième couche de polysilicium ( 54) est reliée à ladite deuxième couche de polysilicium ( 52) au cours de la
septième étape.
12 Procédé pour la fabrication d'un dispositif
semiconducteur selon l'une quelconque des revendications 9,
ou 11 caractérisé en ce que lesdites première, deuxième, troisième et quatrième couches isolent lesdites deuxième et quatrième couches de polysilicium ( 52, 54) à partir desdites
première et troisième couches de polysilicium ( 51, 53 >.
13 Procédé pour la fabrication d'un dispositif semiconducteur selon la revendication 9, caractérisé en ce que ladite couche de nitrure ( 46) sert de couche de
protection contre la gravure au cours de la huitième étape.
14 Procédé pour la fabrication d'un dispositif semiconducteur selon la revendication 9, caractérisé en ce que lesdites première, deuxième, troisième et quatrième couches d'oxyde < 47, 61, 62, 63) gravées selon un mode isotropique dans le sens de la largeur de ladite empreinte d'épargne gravure ( 71) au cours de la neuvième étape, et en ce que lesdites couches de support ( 47 ', 61 ', 62 ', 63 ') sont respectivement étendues dans le sens de la longueur de ladite empreinte d'épargne gravure disposée au centre au-dessous desdites première, deuxième, troisième et quatrième couches
de polysilicium ( 51, 52, 53, 54).
Procédé pour la fabrication d'un dispositif semiconducteur selon la revendication 9, caractérisé en ce qu'il comprend en outre les opérations consistant à: former une mince couche diélectrique ( 81) sur la surface exposée de ladite couche de nitrure ( 46), lesdites couches de support ( 47 ', 61 ', 62 ', 63 ') et lesdites première, deuxième, troisième et quatrième couches de polysilicium ( 51, 52, 53, 54), et déposer des cinquièmes couches de polysilicium sur la surface supérieure dudit substrat semiconducteur ( 31) comprenant la surface de ladite couche diélectrique ( 81), d'o il résulte que lesdites première et troisième couches de polysilicium ( 51, 53) ou lesdites deuxième et quatrième couches de polysilicium ( 52, 54) servent d'électrodes de stockage ( 80) d'un condensateur et que ladite cinquième couche de polysilicium sert d'anode ( 90)
dudit condensateur.
16 Procédé pour la fabrication d'un dispositif semiconducteur selon la revendication 9, caractérisé en ce que la procédure de la quatrième étape à la septième étape
peut être répétée.
17 Procédé pour la fabrication d'un condensateur empilé d'une cellule DRAM comprenant les opérations consistant à: déposer en alternance une pluralité de couches de polysilicium ( 51, 52, 53, 54) et une pluralité de couches d'oxyde ( 47, 61, 62, 63) sur une région conductrice formée sur un substrat semiconducteur ( 31); graver les parties données de ladite pluralité de couches de polysilicium ( 51, 52, 53, 54) et de ladite pluralité de couches d'oxyde ( 47, 61, 62, 63) jusqu'à ce que la surface de ladite couche conductrice soit exposée de façon à former une ouverture de contact ( 72, 73, 75); déposer une autre couche de polysilicium sur l'intérieur de ladite ouverture de contact ( 72, 73, 75), ladite autre couche de polysilicium étant reliée à ladite pluralité de couches de polysilicium ( 51, 52, 53, 54); éliminer les parties desdites couches d'oxyde séparant ladite pluralité de couches de polysilicium ( 51, 52,
53, 54);
former une couche diélectrique ( 81) sur la surface exposée des couches d'oxyde restantes et desdites couches de polysilicium ( 51, 52, 53, 54), et déposer une nouvelle couche de polysilicium sur la partie supérieure dudit substrat semiconducteur ( 31)
incluant la surface de ladite couche diélectrique ( 81).
18 Procédé pour la fabrication d'un condensateur empilé d'une cellule DRAM selon la revendication 17, caractérisé en ce que la couche de polysilicium formée à l'intérieur de ladite ouverture de contact ( 72, 73, 75) est reliée à ladite pluralité de couches de polysilicium ( 51, 52,
53, 54).
19 Procédé pour la fabrication d'un condensateur empilé d'une cellule DRAM selon la revendication 17 ou 18, caractérisé en ce que ladite pluralité de couches de polysilicium ( 51, 52, 53, 54) et la couche de polysilicium formée à l'intérieur de ladite ouverture de contact ( 72, 73,
) servent d'électrode de stockage ( 80) dudit condensateur.
Procédé pour la fabrication d'un condensateur empilé d'une cellule DRAM selon la revendication 17, caractérisé en ce que les couches d'oxyde restantes au cours de la quatrième étape servent de couches de support ( 47 ', 61 ', 62 ', 63 ') pour supporter ladite pluralité de couches de
polysilicium ( 51, 52, 53, 54).
21 Procédé pour la fabrication d'un condensateur empilé de cellule DRAM selon la revendication 17, caractérisé en ce que ladite autre couche de polysilicium supplémentaire
sert d'anode ( 90) dudit condensateur.
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