KR920001761A - 디램셀의 적층형 캐패시터 및 제조방법 - Google Patents

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Abstract

내용 없음

Description

디램셀의 적층형 캐패시터 및 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따른 패턴을 보여주는 평면도.
제3도는 제2도의 절단선 a-b에 따른 단면구조도.
제4도는 절단선 c-d에 따른 단면구조.

Claims (21)

  1. 반도체기판(31)에 형성된 제1및 제2도전영역(36)(38)을 가지는 반도체메모리소자에 있어서, 상기 제1도전 영역 (36)과 접촉되고 상기 반도체기판(31)에 수직방향으로 신장하는 제1폴리실리콘벽(54')과, 상기 제1폴리실기콘벽(54')에 접촉되어 상기 반도체기판(31)의 수평면과 평행하게 소정거리까지 신장하는 제2폴리실리콘층(52)과, 상기 제1폴리실리콘벽(54')의 상단에 접촉하어 상기 제2 폴리실리콘층(52)과 같은방향으로 소정거리까지 신장하는 제4폴리실리콘층(54)과 상기 제2도전영역(38)과 접촉되고 상기 반도제기판(31)에 수직방향으로 신장하는 제2폴리실리콘벽(53')과 상기 제2폴리실리콘벽(53')에 접촉되고 상기 제2폴리실리콘층(52)의 하부에서 상기 제2폴리실리콘층(52)과 반대 방향으로 소정거리까지 신장하는 제1폴리실리콘층(51)과, 상기 제2폴리실리콘층(53')의 상단에 접촉되고 상기 제2폴리실리콘층(52)의 상부및 상기 제4폴리실리콘층(54)의 하부사이에서 상기 제1폴리시리콘층(51)과 같은 방향으로 소정거리까지 신장하는 제3폴리실리콘층(53)과, 상기 제1 및 제2폴리실콘벽(54')(53')의 사이와 상기 제1폴리실리콘층(51)의 하부에 형성된 절연층(45)과 상기 제1, 제2, 제3및 제4폴리실리콘층(51,52,53,54)과 절연층 (45)사이의 일부영역을 채우며 상기 제3폴리실리콘층(53)의 길이방향으로 신장하는 지지층(47',61',62',63')과, 상기 제1및 제2폴리실리콘벽(54')(53')과 제1, 제2, 제3및 제4폴리실리콘층(51,52,53,54)과 지지층(47',61;62',63')의 표면에 형성된 유전막 (81)과, 상기 유전막(81)의 표면과 접촉되고 상기 제4폴리실리콘층(54)의 상부영역에 걸쳐 형성된 제5폴리실리콘층(90)을 구비함을 특징으로하는 반도체메모리소자.
  2. 제1항에 있어서, 상기 제1, 제2, 제3 및 제4폴리실리콘층이 동일한 폭과 신장거리를 가지며, 최소한 상기 제1 및 제2도전영역사이의 거리이내에서 신장됨을 특징으로 하는 반도체메모리소자
  3. 제1항 또는 제2항에 있어서, 상기 지지층이 산화실리콘으로 이루어지고 상기 제1, 제2, 제3 및 제4폴리실리콘층의 폭보다 최소한 길거나 크지않음을 특징으로 하는 반도체 메모리소자.
  4. 제1항에 있엇서, 상기 제1폴리시리콘벽과 제2및 제4폴리실리콘층, 또는 제2폴리실리콘벽과 제1 및제3폴리실리콘층이 캐패시터의 스토리지극이 형성됨을 특징으로 하는 반도체메모리소자.
  5. 제1항에 있어서, 상기 제5폴리실리콘벽층이 캐패시터의 플레이트 전극이 됨을특징을 하는 반도체메모리소자.
  6. 스토리지 및 플레이트전극을 가지는 하나의 캐패시터와, 기판에 형성된 도전영역을 가지는 하나의 트랜지스터로 구성된 디램셀에 있어서, 상기 스토리전극이 상기 트랜지스터의 도전영과 접촉되어 상기 기판에 수직방향으로 신장하는 폴리실리콘벽과 , 상기 폴리실리콘벽에 접촉되어 상기 기판의 수평면과 평행하게 신장하는 하나의 폴리실리콘층과 상기 폴리실리콘벽의상단에 접촉되고 상기 하나의 폴리실리콘층의 상부에서 상기 기판의 수평면과 평행하게 신장하는 다른 하나의 폴리실리콘층과, 상기 하나 및 다른 하나의 폴리실리콘층사이에 형성되어 상기 폴리실리콘층의 길이방향으로 신장하는 지지층으로 구성됨을 특징으로 하는 디램셀.
  7. 제6항에 있어서, 상기 하나 및 다른하나의 폴리실리콘층이 동일한 폭과 신장길이를 가지며, 상기 신장길이가 최소한 상기 도전영역과 이웃하는 도전영역 사이의 거리보다 짧음을 특징으로 하는 디램셀.
  8. 제6항 또는 제7항에 있어서, 상기 지지층이 산화실리콘으로 이루어지며, 상기 하나 및 다른하나의 폴리실리콘층의 폭보다 최소한 길거나 크지 않음을 특징으로 하는 디램셀.
  9. 반도체장치의 제조방법에 있어서, 소자분리산화막(11)과 트랜지스터의 제1및 제2소오스영역(36,38)과 트래인영역(37)과 게이트전극과 비트라인전극(40,41)이 형성된 반도체기관(10)상에 층간절연막(45)과 질화막(46)을 순차적으로 도포하는 제1공정과, 상기 질화막(45)의 상면에 제1산화막(47)을 형성하고 제1폴리실리콘층(51)을 침적시킨 다음 상기 제1소오스영역(36)의 상부에 있는 상기 제1폴리시리콘층(51)을 선택식각하는 제2공정과, 상기 제1폴리실리콘층(51)과 제1산화막(47)의 노출된 표면상에 제2산화막(51)을 형성하고 제2폴리실리콘층(52)을 침적시킨 다음 상기 제2소오스영역(38)의 상부에 있는 제2폴리실리콘층(52)을 선택식각하는 제3공정과, 상기 제2폴리실리콘층(52)과 제2산화막(61)의 노출된 표면상에 제3산화막(53)을 형성한 다음, 상기 제2소오스영역(8)의 상부에 있는 상기 제3산화막(62)과 제2산화막(61)과 제1폴리실리콘층(51)과 제1산화막(47)과 질화막(46)및 중산질연막(45)을 순차적으로 식각하여 제1접촉개구(73)을 형성하는 제1공정과, 상기 제2접촉개구(73)의 내면과 제3산화막(62)의 상면에 제3폴리실리콘층(53)을 침적시킨 다음 상기 제1소오스영역(36)의 상부에있는 제3폴리실리콘층(53)을 선택식각하는 제5공정과, 상기 제3폴리실리콘층(53)과 제3산화막(62)의 노출된 표면상에 제4산화막(63)을 형성한 다음, 상기 제1소오스영역(38)의 상부에 있는 상기 제1산화막(53)과 제3산화막(62)과 제2폴리실리콘층(52)과 제2산화막(61)과 제1산화막(47)과 질화막(48) 및 층간절연막(45)을 순차적으로 식각하여 제2접촉개구(75)를 형성하는 제6공정과, 상기 제2접촉개구(75)의 내면과 제4산화막(63)의 상면에 제4폴리실리콘층(54)을 침적시킨 다음 상기 제2소오스영역(38)의 상부에 있는 제4폴리실리콘층(54)을 선택식각하는 제7공정과, 상기 제4폴리실리콘층(54)과 제4산화막(63)의 표면상에 소정의 포토레지스터패턴(78)을 형성한 다음, 상기 포토래지스터패턴(78)에 덮히지 않은 영역을 상기 질화막(46)에 노출될때까지 식각하는 제3공정과, 상기 포토래지스터패턴(76)을 제거하지 않은 상태에서 상기 제1, 제2, 제3 및 제4폴리실리콘층(51,52,53,54)의 각 하부에 위차한 제1, 제2, 제3 및 제4산화막(47,61,62,63)을 소정시간동안 등방성 건식에칭 또는 습식에칭에 의해 부분적으로 식각하여 지지층(47´,61´,62´,63´)을 형성하는 제9공정이 연속적으로 이루어짐을 특징으로 하는 반도체장치의 제조방법.
  10. 제9항에 있어서, 상기 제5공정에서 상기 제3폴리실리콘층이 상기 제1폴리실리콘층에 연결됨을 특징으로 하는 반도체장치의 제조방법.
  11. 제9항에 있어서, 상기 제7공정에서 상기 제4폴리실리콘층이 상기 제2폴리실리콘층에 연결됨을 특징으로 하는 반도체장치의 제조방법.
  12. 제9항, 제10항 또는 제11항에 있어서, 상기 제1, 제2, 제3 및 제4산화막이 상기 제1및 제3폴리실리콘층으로부터 상기 제2및 제4폴리실리콘층을 절연시킴을 특징으로 하는 반도체장치의 제조방법.
  13. 제9항에 있어서, 상기 점화막이 제8공정에서 식각정지층이 됨을 특징으로 하는 반도체장치의 제조방법.
  14. 제9항에 있어서, 상기 제9공정에서 상기 제1, 제2, 제3 및 제4산화막이 상기 포토레지스터패턴의 폭방향으로 등방성에칭되고, 상기 지지층이 상기 제1, 제2, 제3 및 제4폴리실리콘층의 각 하부외 중앙영역에서 상기 포토레지스터패턴의 길이방향으로 신장되어 있음을 특징으로하는 반도체장치의 제조방법.
  15. 제9항에 있어서, 상기 제1, 제2, 제3 및 제4폴리실리콘층(51,52,53,54)과 지지층(47´,61´,62´,63´)과 절화막(46)의 노출된 표면에 얇은 두께의 유전막(81)을 형성하는 제10공정과, 상기 유전막(46)의 표면을 포함한 반도체기관(31)의 상부에 걸쳐 제5폴리실리콘층(90)을 침적시키는 제11공정을 더 구비하여, 상기 제1및 제3폴리실리콘층(51,53)또는 제2 및 제4폴리실리콘층(52,54)이 캐패시터의 스토리지전극이 되고 제5폴리실리콘층(90)이 개패시터의 플레이트전극이 됨을 특징으로 하는 반도체장치의 제조방법.
  16. 제9항에 있어서, 상기 제4공정으로부터 제7공정에 이르는 과정이 반복가능함을 특징으로 하는 반도체장치의 제조방법.
  17. 디램셀의 적층형캐패시터를 제조하는 방법에 있어서, 반도체기관에 형성된 도전영역의 상부에서 복수의 폴리실리콘층과 산화막을 교대로 적층하는 제1공정과, 상기 복수의 폴리실리콘층과 산화막의 소정부분을 상기 도전층의 표면이 노출될 때까지 식각하여 접촉개구를 형성하는 제2공정과, 상기 접촉개구의 내면에 침적되고, 상기 복수의 폴리실리콘층들과 연결되는 하나의 폴리실리콘층을 형성하는 제3공정과, 상기 복수의 폴리실리콘층들외 사이에 있는 상기 산화막의 일부를 제거하는 제4공정과, 상기 폴리실리콘층들과 남아있는 산화막의 노출된 표면상에 유전막을 형성하는 제5공정과, 상기 유전막으이 표면을 포함한 반도체기관의 상부에 걸쳐 다른하나의 폴리실리콘층을 침적시키는 제6공정으로 이루어짐을 특징으로 하는 디램셀의 적층형캐피시터제조방법.
  18. 제17항에 있어서, 상기 접촉개구의 내면에 형성된 폴리실리콘층이 상기 복수의 폴리실리콘층들과 연결됨을 특징으로하는 디램셀의 적층형캐피시터 제조방법.
  19. 제17항 또는 제18항에 있어서, 상기 복수의 폴리실리콘층들과 하나의 폴리실리콘층이 캐패시터의 스토리지전극이 됨을 특징으로 하는 디램셀의 적층형캐패시터의 제조방법.
  20. 제17항에 있어서, 상기 제4공정에서 남아있는 산화막이 상기 복수의 폴리실리콘층들을 받치는 지지층이 됨을 특징으로 하는 디램셀의 적층형캐패시터제조방법.
  21. 제17항에 있어서, 상기 다른하나의 폴리실리콘층이 캐패시터의 플레이트전극이 됨을 특징으로하는 디램셀의 적층형캐패시터의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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