JPH0691210B2 - Ｄｒａｍセル用高性能トレンチコンデンサ - Google Patents
Ｄｒａｍセル用高性能トレンチコンデンサInfo
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- JPH0691210B2 JPH0691210B2 JP60505252A JP50525285A JPH0691210B2 JP H0691210 B2 JPH0691210 B2 JP H0691210B2 JP 60505252 A JP60505252 A JP 60505252A JP 50525285 A JP50525285 A JP 50525285A JP H0691210 B2 JPH0691210 B2 JP H0691210B2
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H—ELECTRICITY
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- H10B—ELECTRONIC MEMORY DEVICES
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Description
【発明の詳細な説明】 発明の背景 本発明はVLSI動的ランダム アクセス メモリ（DRAM）
アレイ、より詳細には高キヤパシタンス（Hi−Ｃ）タイ
プのトレンチ コンデンサを含む高性能VLSI DRAMセル
に関する。
アレイ、より詳細には高キヤパシタンス（Hi−Ｃ）タイ
プのトレンチ コンデンサを含む高性能VLSI DRAMセル
に関する。
VLSI DRAMアレイの小型化をさらに進めるため、このア
レイを構成する基本メモリ セルの面積を減少するため
の一層の努力が払われている。当技術において周知のセ
ル構成は、例えば、合衆国特許第3,387,286号に開示さ
れているように、１つのトランジスタと関連するコンデ
ンサを含む。
レイを構成する基本メモリ セルの面積を減少するため
の一層の努力が払われている。当技術において周知のセ
ル構成は、例えば、合衆国特許第3,387,286号に開示さ
れているように、１つのトランジスタと関連するコンデ
ンサを含む。
現実的には、VLSI DRAMメモリ セル内に含まれる従来
のプレーナ タイプのコンデンサの表面積は、この小さ
な面積のコンデンサの電荷容量がアルフア粒子に起因す
るノイズ機構によつて生成される電荷のレベルをかろう
じて越える程度の所まで減少されている。いわめるHi−
Ｃタイプのプレーナ コンデンサでさえもさらに小さく
された面積を持つVLSI DRAMメモリセルに対して要求さ
れる幾つかの現在の設計要件を満たすことができないこ
とがある。プレーナ Hi−Ｃメモリ コンデンサに関し
ては、IEEE トランザクシヨン オン エレクトロン
デバイス（IEEE Transactions on Electron Device
s）、Vol.ED−25、No.1、1978年１月号、ページ３−34
に掲載のA.F.タツチ（A.F.Tasch）らの論文〔Hi−Ｃ R
AMセルの概念（The Hi−C RAM Cell Concepr）〕を参照
すること。
のプレーナ タイプのコンデンサの表面積は、この小さ
な面積のコンデンサの電荷容量がアルフア粒子に起因す
るノイズ機構によつて生成される電荷のレベルをかろう
じて越える程度の所まで減少されている。いわめるHi−
Ｃタイプのプレーナ コンデンサでさえもさらに小さく
された面積を持つVLSI DRAMメモリセルに対して要求さ
れる幾つかの現在の設計要件を満たすことができないこ
とがある。プレーナ Hi−Ｃメモリ コンデンサに関し
ては、IEEE トランザクシヨン オン エレクトロン
デバイス（IEEE Transactions on Electron Device
s）、Vol.ED−25、No.1、1978年１月号、ページ３−34
に掲載のA.F.タツチ（A.F.Tasch）らの論文〔Hi−Ｃ R
AMセルの概念（The Hi−C RAM Cell Concepr）〕を参照
すること。
比較的小さな表面積のコンデンサで所定のキヤパシタン
ス値を実現するため、最近、個々のセル コンデンサを
VLSI DRAMメモリが形成される半導体チツプの基板内に
延長する垂直構造に製造する試みがなされている。この
いわゆるトレンチ コンデンサにおいては、コンデンサ
のプレートの主な部分がチツプの表面に沿つてでなく、
チツプの内部に延びる。コンデンサ当たりに要求される
表面積の量はチツプの表面の所のトレンチの面積のみと
なる。トレンチ タイプのメモリ コンデンサに関して
は、IEEE エレクトロン デバイス レターズ（IEEE E
lectron Device Letters）、Vol.EDL−４、No.11、1983
年11月号、ページ411−414号に掲載のT.モリエ（T.Mori
e）らによる論文〔メガビツト レベルMOS DRAMのため
のデイプリーシヨン トレンチ コンデンサ技術（Depl
etion Trench Capacitor Technology for Megabit Leve
l MOS DRAM）〕を参照すること。
ス値を実現するため、最近、個々のセル コンデンサを
VLSI DRAMメモリが形成される半導体チツプの基板内に
延長する垂直構造に製造する試みがなされている。この
いわゆるトレンチ コンデンサにおいては、コンデンサ
のプレートの主な部分がチツプの表面に沿つてでなく、
チツプの内部に延びる。コンデンサ当たりに要求される
表面積の量はチツプの表面の所のトレンチの面積のみと
なる。トレンチ タイプのメモリ コンデンサに関して
は、IEEE エレクトロン デバイス レターズ（IEEE E
lectron Device Letters）、Vol.EDL−４、No.11、1983
年11月号、ページ411−414号に掲載のT.モリエ（T.Mori
e）らによる論文〔メガビツト レベルMOS DRAMのため
のデイプリーシヨン トレンチ コンデンサ技術（Depl
etion Trench Capacitor Technology for Megabit Leve
l MOS DRAM）〕を参照すること。
プレーナ構造に使用されるHi−Ｃコンデンサと類似する
Hi−Ｃ形式のVLSI DRAMトレンチ コンデンサを製造す
ることには幾つかの動機がある。第１に、Hi−Ｃトレン
チ コンデンサでは、キヤパシタンス対チツプ表面積比
を上げることができる。これに加えて、これによつてVL
SI チツプで比較的高いキヤパシタンス値が達成可能で
あるため、アルフア粒子に起因するエラーが発生する確
率を減少することができる。さらに、Hi−Ｃコンデンサ
は上側プレートをチツプ基板の電位にして動作できるた
め、この構成においては（遭遇される空乏幅によつて決
定される最小限の間隔を満足させることを越えて）メモ
リ セル間の分離を提供する必要はない。Hi−Ｃトレン
チ コンデンサが持つメモリ セルのこれらの全ての長
所から、例えば、漏れ電流及び寄生キヤパシタンスが比
較的小さく、シート抵抗が低く、また単位面積当たりの
セル キヤパシタンスが比較的高いことを特徴とする高
密度セル パツキングの高性能メモリ アレイを実現す
ることを可能となる。
Hi−Ｃ形式のVLSI DRAMトレンチ コンデンサを製造す
ることには幾つかの動機がある。第１に、Hi−Ｃトレン
チ コンデンサでは、キヤパシタンス対チツプ表面積比
を上げることができる。これに加えて、これによつてVL
SI チツプで比較的高いキヤパシタンス値が達成可能で
あるため、アルフア粒子に起因するエラーが発生する確
率を減少することができる。さらに、Hi−Ｃコンデンサ
は上側プレートをチツプ基板の電位にして動作できるた
め、この構成においては（遭遇される空乏幅によつて決
定される最小限の間隔を満足させることを越えて）メモ
リ セル間の分離を提供する必要はない。Hi−Ｃトレン
チ コンデンサが持つメモリ セルのこれらの全ての長
所から、例えば、漏れ電流及び寄生キヤパシタンスが比
較的小さく、シート抵抗が低く、また単位面積当たりの
セル キヤパシタンスが比較的高いことを特徴とする高
密度セル パツキングの高性能メモリ アレイを実現す
ることを可能となる。
従つて、原理的には、前述のメモリ トレンチ コンデ
ンサをHi−Ｃ形式に製造するという概念は非常に魅力的
である。しかし、このHi−Ｃ構造を製造するためには、
急な傾斜を持つトレンチ壁のドーピングを制御すること
が必要であり、現在に至たるまでこれを達成するために
有効な完全な方法が開示されていない。また、このメモ
リ セルのHi−Ｃトレンチ コンデンサと関連する隣接
トランジスタとを相互接続するための簡単で確実な方法
も開示されてない。このような製造方法が開発されたな
ら、これは非常に高ビツト容量のVLSI DRAMアレイの実
現に大きく寄与することは明白である。
ンサをHi−Ｃ形式に製造するという概念は非常に魅力的
である。しかし、このHi−Ｃ構造を製造するためには、
急な傾斜を持つトレンチ壁のドーピングを制御すること
が必要であり、現在に至たるまでこれを達成するために
有効な完全な方法が開示されていない。また、このメモ
リ セルのHi−Ｃトレンチ コンデンサと関連する隣接
トランジスタとを相互接続するための簡単で確実な方法
も開示されてない。このような製造方法が開発されたな
ら、これは非常に高ビツト容量のVLSI DRAMアレイの実
現に大きく寄与することは明白である。
発明の要約 シリコン基板内にHi−Ｃトレンチ コンデンサが形成さ
れる。１つのバージヨンにおいては、このトレンチコン
デンサの１つのプレートはトレンチの壁の真下の浅い高
濃度にドーピングされたｎ領域から構成される。好まし
くは、このn+領域のドーピングはこのトレンチ壁上に前
もつて形成されたドープされたポリシリコン層を急激に
酸化することによつて達成される。
れる。１つのバージヨンにおいては、このトレンチコン
デンサの１つのプレートはトレンチの壁の真下の浅い高
濃度にドーピングされたｎ領域から構成される。好まし
くは、このn+領域のドーピングはこのトレンチ壁上に前
もつて形成されたドープされたポリシリコン層を急激に
酸化することによつて達成される。
このトレンチのドーピングの前に、トレンチとじかに隣
接するシリコン表面の選択された部分が意図的に露出さ
れる。結果として、このシリコンの横方向に延びる部分
も前述のプレートの形成ステツプの際にn+領域を形成す
るようにドーピングされる。n+コンデンサ プレートの
横方向に延びる導電性の延長部分を構成するこれら領域
によつて、トレンチ コンデンサのこのプレートと後に
製造される隣接トランジスタとの間の直接的な接触が簡
単に達成できる。
接するシリコン表面の選択された部分が意図的に露出さ
れる。結果として、このシリコンの横方向に延びる部分
も前述のプレートの形成ステツプの際にn+領域を形成す
るようにドーピングされる。n+コンデンサ プレートの
横方向に延びる導電性の延長部分を構成するこれら領域
によつて、トレンチ コンデンサのこのプレートと後に
製造される隣接トランジスタとの間の直接的な接触が簡
単に達成できる。
前述の新規のステツプを含む製造手順によつて製造され
るHi−Ｃトレンチ コンデンサはVLSI DRAMアレイの好
ましい要素を構成する。このコンデンサは高性能の非常
に小さなセル サイズのメモリの実現を可能とする。
るHi−Ｃトレンチ コンデンサはVLSI DRAMアレイの好
ましい要素を構成する。このコンデンサは高性能の非常
に小さなセル サイズのメモリの実現を可能とする。
図面の簡単な説明 第１図から第11図は本発明の原理を具現する一例として
の製造手順の各段階でのVLSI DRAMメモリアレイの部分
を簡略的に示す。
の製造手順の各段階でのVLSI DRAMメモリアレイの部分
を簡略的に示す。
詳細な説明 一例として、下に説明される特定のVLSI DRAMアレイは
個々が１つのｎ−チヤネル金属酸化物半導体（NMOS）ト
ランジスタ及び関連するHi−Ｃトレンチ コンデンサを
持つメモリ セルを含む。１ミクロン（μｍ）の世界の
設計においては、整合公差は約0.25μｍ程度であり、約
0.425平方センチメートルの総メモリ アレイ表面積を
持つ１個のシリコン チツプの表面上に個々のセルはた
つた4.25μｍ×2.5μｍ程度の寸法を持つ。従つて、こ
の寸法のチツプ面積では、この中にこの小さな面積のセ
ルから構成される４メガビツトのメモリ アレイを収容
することができる。
個々が１つのｎ−チヤネル金属酸化物半導体（NMOS）ト
ランジスタ及び関連するHi−Ｃトレンチ コンデンサを
持つメモリ セルを含む。１ミクロン（μｍ）の世界の
設計においては、整合公差は約0.25μｍ程度であり、約
0.425平方センチメートルの総メモリ アレイ表面積を
持つ１個のシリコン チツプの表面上に個々のセルはた
つた4.25μｍ×2.5μｍ程度の寸法を持つ。従つて、こ
の寸法のチツプ面積では、この中にこの小さな面積のセ
ルから構成される４メガビツトのメモリ アレイを収容
することができる。
下の説明においては、ｐ−ドープされた領域内に関連す
るNMOSトランジスタに接続されるHi−Ｃトレンチ コン
デンサを製造することに強調が置かれるが、ここに説明
される製造手順はｎ−ドープされた領域内に関連するPM
OSトランジスタに接続されるHi−Ｃトレンチ コンデン
サを製造する場合にも適用する。これに加えて、必要で
あれば、下に説明の一般的なタイプのメモリ アレイを
これによつて相補形MOS（CMOS）に製造することもでき
る。
るNMOSトランジスタに接続されるHi−Ｃトレンチ コン
デンサを製造することに強調が置かれるが、ここに説明
される製造手順はｎ−ドープされた領域内に関連するPM
OSトランジスタに接続されるHi−Ｃトレンチ コンデン
サを製造する場合にも適用する。これに加えて、必要で
あれば、下に説明の一般的なタイプのメモリ アレイを
これによつて相補形MOS（CMOS）に製造することもでき
る。
第１図はVLSI DRAMシリコン チツプの部分の断面を示
す。一例として、ｐタイプ バルク基板16内に点線14に
よつて示されるｐ−タイプにドープされた（例えば、ほ
う素にてドープされた）タブ12が形成されている。（別
の方法として、ｐ−タブ12を表面のｐ−タイプ エピタ
キシヤル層を垂直方向に貫通して下のp+基板に延びるよ
うに形成することもできる）。示されるタブ12の寸法ａ
及びｂは、例えば、それぞれ約3.5μｍ及び５から７μ
ｍである。ｐタブ12の表面の所の不純物の濃度Nsは約15
e16≦Ns≦2e17とされる。タブ領域内の不純物の深さｂ
の所の濃度Nbは約≧1e16である。以下に詳細に示される
ように、タブ12内に個々が約40から55フエムトフアラツ
ドのキヤパシタンスを持つ２つのHi−Ｃトレンチ コン
デンサが形成される。
す。一例として、ｐタイプ バルク基板16内に点線14に
よつて示されるｐ−タイプにドープされた（例えば、ほ
う素にてドープされた）タブ12が形成されている。（別
の方法として、ｐ−タブ12を表面のｐ−タイプ エピタ
キシヤル層を垂直方向に貫通して下のp+基板に延びるよ
うに形成することもできる）。示されるタブ12の寸法ａ
及びｂは、例えば、それぞれ約3.5μｍ及び５から７μ
ｍである。ｐタブ12の表面の所の不純物の濃度Nsは約15
e16≦Ns≦2e17とされる。タブ領域内の不純物の深さｂ
の所の濃度Nbは約≧1e16である。以下に詳細に示される
ように、タブ12内に個々が約40から55フエムトフアラツ
ドのキヤパシタンスを持つ２つのHi−Ｃトレンチ コン
デンサが形成される。
第２図に示されるように、一連の標準の製造ステツプに
よつて、タブ12内にエツチングされるトレンチを定義す
る３層マスキング パターンが示される構造の最も上の
面上に形成される。層18、20及び22はそれぞれ、例え
ば、10,000オングストロームの厚さのテトラエチルオル
ソシリケート（TEOS）層、1200オングストロームの厚さ
の窒化けい素（Si 3N4）層、及び3400オングストローム
の厚さの二酸化けい素（SiO2）の層から成る。一例とし
て、第２図に示される寸法ｃ、ｄ及びｅはそれぞれ約１
μｍとされる。実施における第２図に示される整合公差
ｆは、例えば、約0.25μｍである。
よつて、タブ12内にエツチングされるトレンチを定義す
る３層マスキング パターンが示される構造の最も上の
面上に形成される。層18、20及び22はそれぞれ、例え
ば、10,000オングストロームの厚さのテトラエチルオル
ソシリケート（TEOS）層、1200オングストロームの厚さ
の窒化けい素（Si 3N4）層、及び3400オングストローム
の厚さの二酸化けい素（SiO2）の層から成る。一例とし
て、第２図に示される寸法ｃ、ｄ及びｅはそれぞれ約１
μｍとされる。実施における第２図に示される整合公差
ｆは、例えば、約0.25μｍである。
次に、第３図に示されるように、ｐ−タブ12のマスクさ
れてない部分の中に２つのトレンチが形成される。一例
として、個々のトレントの基板16の表面の所の断面は正
方形（１μｍ×１μｍ）とされ、個々のトレンチの深さ
（寸法ｇ）は約４から６μｍとされる。個々のトレンチ
の底の所の幅ｈは、例えば、約０から0.5μｍとされ
る。
れてない部分の中に２つのトレンチが形成される。一例
として、個々のトレントの基板16の表面の所の断面は正
方形（１μｍ×１μｍ）とされ、個々のトレンチの深さ
（寸法ｇ）は約４から６μｍとされる。個々のトレンチ
の底の所の幅ｈは、例えば、約０から0.5μｍとされ
る。
一例として、第３図に示されるトレンチが標準の反応性
イオン（あるいはスパツター）エツチング（RIE）によ
つて反応性塩素から得られるプラズマを使用して形成さ
れる。その後、TEOS層18（第２図）の残りの部分がもう
１つの標準のRIEステツプによつてCHF3から得られるプ
ラズマを使用してこの構造から除去される。マスク層20
及び22のみを含む結果としての構造が第３図に示され
る。
イオン（あるいはスパツター）エツチング（RIE）によ
つて反応性塩素から得られるプラズマを使用して形成さ
れる。その後、TEOS層18（第２図）の残りの部分がもう
１つの標準のRIEステツプによつてCHF3から得られるプ
ラズマを使用してこの構造から除去される。マスク層20
及び22のみを含む結果としての構造が第３図に示され
る。
高品質のコンデンサを得るために、第３図に示されるト
レンチの壁の表面が洗浄される。これは、例えば、トレ
ンチの表面上に約400オングストロームの厚さの二酸化
けい素の犠牲層を熱的に成長させることを含む工程にお
いて行なわれる。次に窒素けい素層20が標準のエツチン
グ ステツプにてデバイス構造から、例えば、熱いリン
酸を使用して除去される。製造工程のこの時点におい
て、この構造は第４図に示される外見を持つ。第４図の
左及び右側のトレンチの表面上に形成された前述の犠牲
酸化物層24及び25がそれぞれ番号24及び25によつて示さ
れる。示される構造はさらに先に形成された比較的厚い
二酸化けい素層22を含む。
レンチの壁の表面が洗浄される。これは、例えば、トレ
ンチの表面上に約400オングストロームの厚さの二酸化
けい素の犠牲層を熱的に成長させることを含む工程にお
いて行なわれる。次に窒素けい素層20が標準のエツチン
グ ステツプにてデバイス構造から、例えば、熱いリン
酸を使用して除去される。製造工程のこの時点におい
て、この構造は第４図に示される外見を持つ。第４図の
左及び右側のトレンチの表面上に形成された前述の犠牲
酸化物層24及び25がそれぞれ番号24及び25によつて示さ
れる。示される構造はさらに先に形成された比較的厚い
二酸化けい素層22を含む。
本発明の原理によれば、第４図に示される構造がエツチ
ングされる。これは、例えば、標準の湿式エツチングス
テツプによつて緩衝フツ化水素酸溶液を使用して行なわ
れる。このステツプにおいて、犠牲酸化物層24及び25が
完全に除去され、きれいなトレンチ面が露出される。こ
れに加えて、酸化物層22が選択的に修正される。より具
体的には、層22が薄くされるのと同時にトレンチのエツ
ジから所定の量だけエツチングによつて後退される。こ
のエツチングによる後退によつてチツプの表面部分がそ
の後のドーピングのために露出される。
ングされる。これは、例えば、標準の湿式エツチングス
テツプによつて緩衝フツ化水素酸溶液を使用して行なわ
れる。このステツプにおいて、犠牲酸化物層24及び25が
完全に除去され、きれいなトレンチ面が露出される。こ
れに加えて、酸化物層22が選択的に修正される。より具
体的には、層22が薄くされるのと同時にトレンチのエツ
ジから所定の量だけエツチングによつて後退される。こ
のエツチングによる後退によつてチツプの表面部分がそ
の後のドーピングのために露出される。
第５図は前述のエツチング ステツプの後の構造を示
す。一例として、トレンチのエツジからのエツチング後
退の量ｉは約3000オングストロームとされ、酸化物層22
の残りの厚さｊは約400オングストロームとされる。よ
り具体的には、層22の厚さは後に導入されるドーパント
が下のシリコンに侵入するのを阻止するのに十分な厚さ
に選択される。
す。一例として、トレンチのエツジからのエツチング後
退の量ｉは約3000オングストロームとされ、酸化物層22
の残りの厚さｊは約400オングストロームとされる。よ
り具体的には、層22の厚さは後に導入されるドーパント
が下のシリコンに侵入するのを阻止するのに十分な厚さ
に選択される。
エツチングによる後退工程によつて、第５図に示される
チツプの所定の表面領域が露出される。後のステツプに
おいて、この露出された表面領域がドープされ、後に詳
細に説明されるように、隣接するトランジスタとのコン
タクトを確立するように設計された横方向に延びる導電
部分が提供される。
チツプの所定の表面領域が露出される。後のステツプに
おいて、この露出された表面領域がドープされ、後に詳
細に説明されるように、隣接するトランジスタとのコン
タクトを確立するように設計された横方向に延びる導電
部分が提供される。
次に、ここに説明のデバイス構造内にドープされたトレ
ンチ領域からなるコンデンサプレートが形成される。同
時に、前述の横方向に延びる導電コンタクト部分がこの
構造の露出された表面領域内に形成される。好ましく
は、これらドープされた領域は合衆国特許第4,471,524
号及び4,472,212号に開示の手順によつて形成される。
ンチ領域からなるコンデンサプレートが形成される。同
時に、前述の横方向に延びる導電コンタクト部分がこの
構造の露出された表面領域内に形成される。好ましく
は、これらドープされた領域は合衆国特許第4,471,524
号及び4,472,212号に開示の手順によつて形成される。
上の特許に開示される手順によると、ここに説明の構造
内に非常に浅い高濃度にドープされた領域が形成され
る。一例として、これは、後に詳細に説明されるよう
に、ドープされたシリコン層をシリコン表面の所定の面
積と接触するように形成することによつて行なわれる。
この層が次にドーパントが下のシリコンに拡散する速度
より速い速度で完全に酸化される。結果として、ドーパ
ントがシリコン内に侵入するがこれは高ドーパント濃度
を特徴とする非常に浅い層を形成する。個々のトレンチ
内で、このドープされた層がいわゆるHi−Ｃコンデンサ
の１つのプレートを構成する。
内に非常に浅い高濃度にドープされた領域が形成され
る。一例として、これは、後に詳細に説明されるよう
に、ドープされたシリコン層をシリコン表面の所定の面
積と接触するように形成することによつて行なわれる。
この層が次にドーパントが下のシリコンに拡散する速度
より速い速度で完全に酸化される。結果として、ドーパ
ントがシリコン内に侵入するがこれは高ドーパント濃度
を特徴とする非常に浅い層を形成する。個々のトレンチ
内で、このドープされた層がいわゆるHi−Ｃコンデンサ
の１つのプレートを構成する。
より詳細には、前述のドーピング工程の最初のステツプ
は、第６図に示される構造の上側面全体に約500オング
ストロームの厚さのポリシリコンの層24を被着すること
からなる。これは、例えば、従来の低圧化学蒸着ステツ
プによつて行なわれる。適当なｎ−タイプの不純物、例
えば、ヒ素などによるポリシリコン層24のドーピング
は、ポリシリコンの被着のとき同時に現場に行なうこと
も、被着の後に行なうこともできる。現場ドーピング
は、通常、毒性の高いガスの使用を伴なう。従つて、説
明の目的上、ここでは、被着の後に行なう方法に重点が
置かれる。
は、第６図に示される構造の上側面全体に約500オング
ストロームの厚さのポリシリコンの層24を被着すること
からなる。これは、例えば、従来の低圧化学蒸着ステツ
プによつて行なわれる。適当なｎ−タイプの不純物、例
えば、ヒ素などによるポリシリコン層24のドーピング
は、ポリシリコンの被着のとき同時に現場に行なうこと
も、被着の後に行なうこともできる。現場ドーピング
は、通常、毒性の高いガスの使用を伴なう。従つて、説
明の目的上、ここでは、被着の後に行なう方法に重点が
置かれる。
被着されたポリシリコン層24（第６図）のドーピング
は、例えば、標準のイオン打込みステツプによつて遂行
される。矢印26によつて表わされるヒ素イオンが第６図
の構造の上側面の全体に約30キロ電子ボルトのエネルギ
ー及び約3e15イオン／センチメートルのドーズにて向け
られる。層24内に導入されたヒ素イオンはマイナスの符
号で示される。
は、例えば、標準のイオン打込みステツプによつて遂行
される。矢印26によつて表わされるヒ素イオンが第６図
の構造の上側面の全体に約30キロ電子ボルトのエネルギ
ー及び約3e15イオン／センチメートルのドーズにて向け
られる。層24内に導入されたヒ素イオンはマイナスの符
号で示される。
実際には、第６図のポリシリコン層24内に注入されるヒ
素イオンがトレンチの両壁上のこの層の急な傾斜部分に
均一に分散することは期待できない。しかし、ポリシリ
コン内でのヒ素の横方向の拡散が相対的に速いため、95
0゜から1050゜にて約50から60分間だけ焼きなましを行
なうと、層24の全体を通じてヒ素イオンが実質的に均一
に拡散する。ヒ素の拡散を促進するために、焼きなまし
ステツプを遂行する前にポリシリコン層24の上にケイ化
物（例えば、200オングストロームの厚さのケイ化タン
タルの膜）を形成することもできる。
素イオンがトレンチの両壁上のこの層の急な傾斜部分に
均一に分散することは期待できない。しかし、ポリシリ
コン内でのヒ素の横方向の拡散が相対的に速いため、95
0゜から1050゜にて約50から60分間だけ焼きなましを行
なうと、層24の全体を通じてヒ素イオンが実質的に均一
に拡散する。ヒ素の拡散を促進するために、焼きなまし
ステツプを遂行する前にポリシリコン層24の上にケイ化
物（例えば、200オングストロームの厚さのケイ化タン
タルの膜）を形成することもできる。
次に、前述の特許に開示される手順によると、ドープさ
れたポリシリコン層24が蒸気などの湿つた雰囲気内で酸
化される。（層24上に金属ケイ化物層が形成されている
ときは、この酸化ステツプの前にこのケイ化物層を除去
することが必要な場合もある。ただし、幾つかのケイ化
物では、この酸化ステツプの前にこれを除去する必要は
ない）。この酸化ステツプは層24を二酸化ケイ素に変化
させ、ドーパント層24から下のシリコン基板の浅い部分
に移送する。一例として、この変換及び移送ステツプは
約950℃にて約20分間行なわれる。結果として、ドープ
されたポリシリコン層24が、第７図に示される二酸化ケ
イ素層27に変化する。
れたポリシリコン層24が蒸気などの湿つた雰囲気内で酸
化される。（層24上に金属ケイ化物層が形成されている
ときは、この酸化ステツプの前にこのケイ化物層を除去
することが必要な場合もある。ただし、幾つかのケイ化
物では、この酸化ステツプの前にこれを除去する必要は
ない）。この酸化ステツプは層24を二酸化ケイ素に変化
させ、ドーパント層24から下のシリコン基板の浅い部分
に移送する。一例として、この変換及び移送ステツプは
約950℃にて約20分間行なわれる。結果として、ドープ
されたポリシリコン層24が、第７図に示される二酸化ケ
イ素層27に変化する。
前述のステツプの結果として、ここに説明のデバイスの
構造内に浅い高濃度にドープされたn+層28及び29（第７
図）が形成される。最初、これら層の厚さｋは、例え
ば、たつた約500オングストロームである。このデバイ
ス製造手順のその後に遂行される標準の加熱ステツプに
よつて、この層の厚さは典型的には約1000オングストロ
ームとなる。重要なことは、最後に得られる層28及び29
のシート抵抗が相対的に低い、例えば、たつた約100オ
ーム／平方あるいはこれ以下であるということである。
構造内に浅い高濃度にドープされたn+層28及び29（第７
図）が形成される。最初、これら層の厚さｋは、例え
ば、たつた約500オングストロームである。このデバイ
ス製造手順のその後に遂行される標準の加熱ステツプに
よつて、この層の厚さは典型的には約1000オングストロ
ームとなる。重要なことは、最後に得られる層28及び29
のシート抵抗が相対的に低い、例えば、たつた約100オ
ーム／平方あるいはこれ以下であるということである。
n+層28及び29（第７図）の主要な部分はｐ−タブ14内に
存在する。これら主要な部分はそれぞれ上に説明のｐ−
ドープされたタブ領域によつて境界されるn+コンデンサ
プレートを構成する。この構成は高キヤパシタンス
トレンチ コンデンサの基本を提供し、このコンデンサ
間の間隔を小さくする。さらに、前述のように、長所と
して、高濃度にドープされた層28及び29は低いシート抵
抗を示す。
存在する。これら主要な部分はそれぞれ上に説明のｐ−
ドープされたタブ領域によつて境界されるn+コンデンサ
プレートを構成する。この構成は高キヤパシタンス
トレンチ コンデンサの基本を提供し、このコンデンサ
間の間隔を小さくする。さらに、前述のように、長所と
して、高濃度にドープされた層28及び29は低いシート抵
抗を示す。
第７図に示されるような、前にエツチング後退された酸
化物層22のエツジにn+層の他の部分30及び32が延びる。
これら導電部分は後に詳細に説明されるように関連する
隣接トランジスタへの接続のためのコンタクト領域を形
成する。
化物層22のエツジにn+層の他の部分30及び32が延びる。
これら導電部分は後に詳細に説明されるように関連する
隣接トランジスタへの接続のためのコンタクト領域を形
成する。
その後、第７図に示される二酸化ケイ素層22及び27が除
去される。これは、例えば、標準の湿式エツチング ス
テツプにてフツ化水素酸を使用して行なわれる。次に、
第８図に示されるように、誘電層34が形成される。層34
はここに説明のトレンチ コンデンサの誘電体を構成す
る一例として、層34は熱的に約150から175オングストロ
ームの厚さに成長された二酸化ケイ素から成る。別の方
法として、層34は他の適当な誘電体から構成すること
も、あるいは、例えば、二酸化ケイ素と窒化ケイ素など
のように複数の層を含む複合誘電体から構成することも
できる。
去される。これは、例えば、標準の湿式エツチング ス
テツプにてフツ化水素酸を使用して行なわれる。次に、
第８図に示されるように、誘電層34が形成される。層34
はここに説明のトレンチ コンデンサの誘電体を構成す
る一例として、層34は熱的に約150から175オングストロ
ームの厚さに成長された二酸化ケイ素から成る。別の方
法として、層34は他の適当な誘電体から構成すること
も、あるいは、例えば、二酸化ケイ素と窒化ケイ素など
のように複数の層を含む複合誘電体から構成することも
できる。
次に、第９図に示されるように、前に説明の誘電層34の
全体を覆うようにここに説明のHi−Ｃトレンチコンデン
サのいわゆるバイアス プレートを構成する導電層36が
形成される。実際には、層36は基板16に電気的に接続さ
れる目的を持つ。ここで、基板16は、典型的なメモリに
おいては、アースのような基準電位に接続される。
全体を覆うようにここに説明のHi−Ｃトレンチコンデン
サのいわゆるバイアス プレートを構成する導電層36が
形成される。実際には、層36は基板16に電気的に接続さ
れる目的を持つ。ここで、基板16は、典型的なメモリに
おいては、アースのような基準電位に接続される。
一例として、第９図の導電層36は1000から2000オングス
トロームの厚さのp+にドープされたポリシリコンの層か
ら成る。ポリシリコン層36の適当なｐタイプ不純物、例
えば、ホウ素によるドーピングはポリシリコンの被着と
同時に現場で行なうことも、あるいはポリシリコンの被
着が終了した後に行なうこともできる。後者の場合は、
好ましくは、層36の全体を通じて不純物が実質的に均一
に拡散するように、ドープされた層36を焼きなましする
が、これはドープされたポリシリコン層24の焼きなまし
と同じ方法によつて行なうことができる。さらに、層24
に関して前述したように、好ましくは、層36内に注入さ
れた不純物が拡散するのを促進するために層36の上にケ
イ化物層が形成される。
トロームの厚さのp+にドープされたポリシリコンの層か
ら成る。ポリシリコン層36の適当なｐタイプ不純物、例
えば、ホウ素によるドーピングはポリシリコンの被着と
同時に現場で行なうことも、あるいはポリシリコンの被
着が終了した後に行なうこともできる。後者の場合は、
好ましくは、層36の全体を通じて不純物が実質的に均一
に拡散するように、ドープされた層36を焼きなましする
が、これはドープされたポリシリコン層24の焼きなまし
と同じ方法によつて行なうことができる。さらに、層24
に関して前述したように、好ましくは、層36内に注入さ
れた不純物が拡散するのを促進するために層36の上にケ
イ化物層が形成される。
次に、従来の方法によつて、第９図に示されるトレンチ
に適当な誘電材質が、充填部分38によつて示されるよう
にドープされたポリシリコン層36の上側表面のレベルま
で満たされる。これは、例えば、ドープされたポリシリ
コン層36の上に薄い酸化物膜（図示なし）を生成し、ト
レンチにこの酸化物膜の全体を覆うように厚い（例え
ば、1.5から２μｍの）ドープされてないポリシリコン
層をあふれるように被着し、次にこのドープされてない
層をRIEエツチングによつて酸化物膜の上側表面のレベ
ルまで除去することによつて達成される。別の方法とし
て、トレンチをTEOSなどの適当な誘電体の厚い層であふ
れるまで満し、次にエツチングによつて平坦化すること
によつて部分38を形成することもできる。
に適当な誘電材質が、充填部分38によつて示されるよう
にドープされたポリシリコン層36の上側表面のレベルま
で満たされる。これは、例えば、ドープされたポリシリ
コン層36の上に薄い酸化物膜（図示なし）を生成し、ト
レンチにこの酸化物膜の全体を覆うように厚い（例え
ば、1.5から２μｍの）ドープされてないポリシリコン
層をあふれるように被着し、次にこのドープされてない
層をRIEエツチングによつて酸化物膜の上側表面のレベ
ルまで除去することによつて達成される。別の方法とし
て、トレンチをTEOSなどの適当な誘電体の厚い層であふ
れるまで満し、次にエツチングによつて平坦化すること
によつて部分38を形成することもできる。
次に、第９図に示されるように、TEOSなどの適当な誘電
材質の電界酸化物層40がドープされたポリシリコン層36
及び充填部分38の上に被着される。一例として、層40
は、約3000から3500オングストロームの厚さとされる。
材質の電界酸化物層40がドープされたポリシリコン層36
及び充填部分38の上に被着される。一例として、層40
は、約3000から3500オングストロームの厚さとされる。
次に説明のデバイス構造内にケート−ソース−ドレイン
（GASAD）領域が定義される。これらの領域内に直近のH
i−Ｃトレンチ コンデンサに接続されるように設計さ
れたMOSトランジスタが形成される。
（GASAD）領域が定義される。これらの領域内に直近のH
i−Ｃトレンチ コンデンサに接続されるように設計さ
れたMOSトランジスタが形成される。
より詳細には、第10図に示されるように、層40、36及び
34が２個のここに説明のHi−Ｃトレンチ コンデンサに
隣接するGASAD領域の垂直の側面42及び44を定義するた
めに異方的にエツチングされる。重要なことは、これら
定義されたGASAD領域と示されるトレンチの間の整合公
差が隣接するトランジスタの後に形成されるn+ソース／
ドレイン領域が第10図に示される横方向に延びるn+コン
タクト部分30及び32と接触することを保証するのに十分
に正確であることである。より詳細には、本発明の原理
に従がう一例としての実施態様においては、側壁42と部
分30の最も左端との間の距離並びに側壁44と部分32の最
も右端との間の距離がそれぞれ０より大きいが典型的に
は500オングストローム以下となるように設計される。
（これら距離がそれぞれ０であつても、後の工程でのド
ーパントの横方向の拡散によつて、ソース／ドレイン領
域と横方向に延びる表面部分30と32の間の良好な電気的
接触が保証される）。
34が２個のここに説明のHi−Ｃトレンチ コンデンサに
隣接するGASAD領域の垂直の側面42及び44を定義するた
めに異方的にエツチングされる。重要なことは、これら
定義されたGASAD領域と示されるトレンチの間の整合公
差が隣接するトランジスタの後に形成されるn+ソース／
ドレイン領域が第10図に示される横方向に延びるn+コン
タクト部分30及び32と接触することを保証するのに十分
に正確であることである。より詳細には、本発明の原理
に従がう一例としての実施態様においては、側壁42と部
分30の最も左端との間の距離並びに側壁44と部分32の最
も右端との間の距離がそれぞれ０より大きいが典型的に
は500オングストローム以下となるように設計される。
（これら距離がそれぞれ０であつても、後の工程でのド
ーパントの横方向の拡散によつて、ソース／ドレイン領
域と横方向に延びる表面部分30と32の間の良好な電気的
接触が保証される）。
次の製造ステツプにおいて、個々が１つのトランジスタ
及び関連するHi−Ｃトレンチコンデンサを含むメモリ
セルの部分として設計された標準のMOSトランジスタが
基板16内に形成される。このトランジスタを代表する幾
つかがVLSIアレイの２個の完全なメモリセルを第11図に
簡略的に示される。
及び関連するHi−Ｃトレンチコンデンサを含むメモリ
セルの部分として設計された標準のMOSトランジスタが
基板16内に形成される。このトランジスタを代表する幾
つかがVLSIアレイの２個の完全なメモリセルを第11図に
簡略的に示される。
第11図の左側のメモリ セルはn+ソース／ドレイン領域
46及び48、ゲート酸化物層50、ゲート電極52並びに側壁
酸化物層54及び56を含むMOSトランジスタを含む。重要
なことは、n+領域48が簡単に横方向に延びる導電部分30
と重複しこの大部分を包囲することである。こうして、
n+領域48とタブ14内に含まれる左側のHi−Ｃコンデンサ
の１つのプレートを構成するn+層28の間で確実な電気接
続が提供される。
46及び48、ゲート酸化物層50、ゲート電極52並びに側壁
酸化物層54及び56を含むMOSトランジスタを含む。重要
なことは、n+領域48が簡単に横方向に延びる導電部分30
と重複しこの大部分を包囲することである。こうして、
n+領域48とタブ14内に含まれる左側のHi−Ｃコンデンサ
の１つのプレートを構成するn+層28の間で確実な電気接
続が提供される。
第11図に示される右側メモリ セルは前述の左側のセル
と同一である。第11図に示されるごとく、右側のMOSト
ランジスタはn+ソース／ドレイン領域58を含む。この領
域は横方向に延びる導電部分32を介してタブ14内に形成
される右側のHi−Ｃトレンチ コンデンサのn+層29に接
続される。こうして、右側のメモリ セルのMOSトラン
ジスタがそれと関連するHi−Ｃトレンチ コンデンサの
１つのプレートに電気的に接続される。
と同一である。第11図に示されるごとく、右側のMOSト
ランジスタはn+ソース／ドレイン領域58を含む。この領
域は横方向に延びる導電部分32を介してタブ14内に形成
される右側のHi−Ｃトレンチ コンデンサのn+層29に接
続される。こうして、右側のメモリ セルのMOSトラン
ジスタがそれと関連するHi−Ｃトレンチ コンデンサの
１つのプレートに電気的に接続される。
第11図に簡略的に示される一例としてのメモリ アレイ
はさらに側壁酸化物層60及び62、誘電層64及び導電層66
を含む。このアレイにおいては、ゲート電極52及び他の
ゲート電極67から69はそれぞれ集積回路デバイスの製造
に使用される標準のゲート電極材質から作られる。一例
として、個々のゲート電極は金属ケイ化物の被覆層を持
つドープされたポリシリコンから成る複合構造を持つ。
これらゲート電極はワード ラインを構成する。これに
加えて、層66は、例えば、アルミニウムから成るが、こ
れはこのアレイのビツト ラインを構成する。この構成
においては、個々のセルはビツトラインコンタクトを隣
接するセルと共有する。勿論、前述したごとく、このア
レイの個々のｐタブは２個のトレンチ コンデンサによ
つて共有される。
はさらに側壁酸化物層60及び62、誘電層64及び導電層66
を含む。このアレイにおいては、ゲート電極52及び他の
ゲート電極67から69はそれぞれ集積回路デバイスの製造
に使用される標準のゲート電極材質から作られる。一例
として、個々のゲート電極は金属ケイ化物の被覆層を持
つドープされたポリシリコンから成る複合構造を持つ。
これらゲート電極はワード ラインを構成する。これに
加えて、層66は、例えば、アルミニウムから成るが、こ
れはこのアレイのビツト ラインを構成する。この構成
においては、個々のセルはビツトラインコンタクトを隣
接するセルと共有する。勿論、前述したごとく、このア
レイの個々のｐタブは２個のトレンチ コンデンサによ
つて共有される。
１つのメモリ セル内に含まれるここに説明のトレンチ
コンデンサの各々は結果として並列に接続された２個
のコンデンサを含む。つまり、例えば、第11図のn+領域
48に接続されたコンデンサの１つはn+層28、誘電層34及
び基板16に接続されたp+層36を含む。n+領域48に接続さ
れた他方のコンデンサはn+層28と勿論これも基板16に電
気的に接続されたｐタブ12によつて形成されるn+-p接合
の有効キヤパシタンスを構成する。一方、基板は基準電
位、例えば、アースに接続される。
コンデンサの各々は結果として並列に接続された２個
のコンデンサを含む。つまり、例えば、第11図のn+領域
48に接続されたコンデンサの１つはn+層28、誘電層34及
び基板16に接続されたp+層36を含む。n+領域48に接続さ
れた他方のコンデンサはn+層28と勿論これも基板16に電
気的に接続されたｐタブ12によつて形成されるn+-p接合
の有効キヤパシタンスを構成する。一方、基板は基準電
位、例えば、アースに接続される。
一例として、第11図に示されるアレイのp+バイアス プ
レート、つまり層36はGASAD開口部を持つ連続した層か
ら成る。例えば、前述の層36と基板16との間の電気接続
はこのアレイのトレンチ コンデンサから物理的に離れ
たこのデバイス構造の適当な所で行なわれる。重要なこ
とに、層36は基板に電気的に接続されているため、示さ
れるアレイにおいては、（前述した通りに、空乏幅によ
つて決定される最小の寸法を満すことを越えては）隣接
するセル間の隔離を行なう必要はない。勿論、いわゆる
反転モード コンデンサの問題を起こすプレート36と基
板の間の短絡の可能性はこの構造では存在しない。
レート、つまり層36はGASAD開口部を持つ連続した層か
ら成る。例えば、前述の層36と基板16との間の電気接続
はこのアレイのトレンチ コンデンサから物理的に離れ
たこのデバイス構造の適当な所で行なわれる。重要なこ
とに、層36は基板に電気的に接続されているため、示さ
れるアレイにおいては、（前述した通りに、空乏幅によ
つて決定される最小の寸法を満すことを越えては）隣接
するセル間の隔離を行なう必要はない。勿論、いわゆる
反転モード コンデンサの問題を起こすプレート36と基
板の間の短絡の可能性はこの構造では存在しない。
フロントページの続き (56)参考文献 特開 昭59−184555（ＪＰ，Ａ) 特開 昭58−137245（ＪＰ，Ａ) 特開 昭59−117258（ＪＰ，Ａ) 特開 昭53−121480（ＪＰ，Ａ)
Claims (9)
- 【請求項１】半導体部材内に集積回路を製造する方法で
あり、該部材内にトレンチを形成するステップを含む方
法において 該トレンチ及び該部材の横方向に延びる表面部分をドー
ピングすることによって各々が導電性の横方向に延びる
表面延長部分を持つ導電トレンチ層（24）を形成するド
ーピング ステップを含み、 当該ドーピング ステップは、 該トレンチと該部材の該横方向に延びる表面部分とに接
触して適当な不純物にて高濃度にドープされたソース層
を形成するステップ、及び 該ドープされたソース層を該不純物が該部材内に拡散す
る速度を越える速度で該ソース層を消費する反応を起こ
すように適当な反応物の存在下で適当な温度に加熱する
ステップを含み、 これによって高不純物濃度を特徴とする浅いトレンチ層
及び横方向に延びる表面延長部分が形成されることを特
徴とする方法。 - 【請求項２】請求の範囲第１項に記載の方法において、
該トレンチ及び該横方向に延びる表面部分が同時にドー
ピングされることを特徴とする方法。 - 【請求項３】請求の範囲第１項に記載の方法において、
該ソース層がポリシリコンから成ることを特徴とする方
法。 - 【請求項４】請求の範囲第３項に記載の方法において、
該ポリシリコン層が該トレンチと該横方向に延びる表面
部分とに接触して形成された後にドーピングされること
を特徴とする方法。 - 【請求項５】請求の範囲第４項に記載の方法において、
該ポリシリコン層がイオン打込みステップによってドー
ピングされることを特徴とする方法。 - 【請求項６】請求の範囲第５項に記載の方法において、
該ポリシリコン層がドーピングされた後に該層内のドー
パントが均一に拡散するように焼きなましされることを
特徴とする方法。 - 【請求項７】請求の範囲第３項に記載の方法において、
該ポリシリコン層内の該ドーパントがヒ素からなり、そ
して該反応生成物が二酸化ケイ素から成ることを特徴と
する方法。 - 【請求項８】半導体部材内にVLSI DRAMデバイスを製造
する方法であり、該部材の一部の中に所定の導電タイプ
を示す各々がその主プレーナ面から該部材内に延びる壁
を持つトレンチを形成するステップを含み、該トレンチ
壁が該主プレーナ面とあう所でエッジが定義される該方
法において、 該部材の主プレーナ面全体を該エッジから所定の距離だ
け離れた限定された表面部分を除いてマスクするステッ
プ、及び 反対の導電タイプのドーパントを該表面部分と該トレン
チ壁の下の浅い領域に導入することによって個々のトレ
ンチ内及びこれに隣接して導電トレンチ層及び横方向に
延びる導電性の表面延長部分を有する連続した導電層を
形成するステップを含み、 当該ドーパントを導入するステップは、 該トレンチと該部材の該横方向に延びる表面部分とに接
触して適当な不純物にて高濃度にドープされたソース層
を形成するステップ、及び 該ドープされたソース層を該不純物が該部材内に拡散す
る速度を越える速度で該ソース層を消費する反応を起こ
すように適当な反応物の存在下で適当な温度に加熱する
ステップを含み、これによって高不純物濃度を特徴とす
る浅いトレンチ層及び横方向に延びる表面延長部分が形
成されることを特徴とする方法。 - 【請求項９】請求の範囲第８項に記載の方法において、
該方法がさらに該部材の上側面全体を覆う誘電層を形成
するステップ、 該誘電層を覆う導電層を形成するステップ、 該誘電層と導電層を該トレンチ層の該横方向に延びる延
長部分の少なくとも一部が露出されるようにパターン化
するステップ、及び 個々のトレンチと隣接して該部材内にソース及びドレイ
ン領域を含む関連するMOSトランジスタを形成するステ
ップを含み、個々の該隣接するトランジスタの１つの領
域が該領域と該横方向の延長部分との間の電気接続を確
立するために該隣接するトレンチ層の該横方向に延びる
延長部分の少なくとも一部と重複しこれを包囲するよう
にされ、これによって個々のトランジスタが隣接するト
レンチ内のコンデンサ構造と電気的に接続され、該デバ
イスのメモリ セルが形成されることを特徴とする方
法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/676,677 US4694561A (en) | 1984-11-30 | 1984-11-30 | Method of making high-performance trench capacitors for DRAM cells |
| PCT/US1985/002234 WO1986003333A2 (en) | 1984-11-30 | 1985-11-11 | High-performance trench capacitors for dram cells |
| US676677 | 2000-10-02 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62500972A JPS62500972A (ja) | 1987-04-16 |
| JPH0691210B2 true JPH0691210B2 (ja) | 1994-11-14 |
Family
ID=24715497
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60505252A Expired - Lifetime JPH0691210B2 (ja) | 1984-11-30 | 1985-11-11 | Ｄｒａｍセル用高性能トレンチコンデンサ |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4694561A (ja) |
| EP (1) | EP0203960B1 (ja) |
| JP (1) | JPH0691210B2 (ja) |
| KR (1) | KR940011101B1 (ja) |
| CA (1) | CA1244143A (ja) |
| DE (1) | DE3579454D1 (ja) |
| WO (1) | WO1986003333A2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| TW214610B (en) * | 1992-08-31 | 1993-10-11 | Siemens Ag | Method of making contact for semiconductor device |
| US5627092A (en) * | 1994-09-26 | 1997-05-06 | Siemens Aktiengesellschaft | Deep trench dram process on SOI for low leakage DRAM cell |
| US5652170A (en) * | 1996-01-22 | 1997-07-29 | Micron Technology, Inc. | Method for etching sloped contact openings in polysilicon |
| US5793075A (en) * | 1996-07-30 | 1998-08-11 | International Business Machines Corporation | Deep trench cell capacitor with inverting counter electrode |
| US6057216A (en) * | 1997-12-09 | 2000-05-02 | International Business Machines Corporation | Low temperature diffusion process for dopant concentration enhancement |
| US6001704A (en) * | 1998-06-04 | 1999-12-14 | Vanguard International Semiconductor Corporation | Method of fabricating a shallow trench isolation by using oxide/oxynitride layers |
| US6498381B2 (en) | 2001-02-22 | 2002-12-24 | Tru-Si Technologies, Inc. | Semiconductor structures having multiple conductive layers in an opening, and methods for fabricating same |
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| KR102258769B1 (ko) | 2011-10-14 | 2021-06-01 | 지엘팜텍주식회사 | 장용소화효소제 및 그 제조방법 |
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-
1984
- 1984-11-30 US US06/676,677 patent/US4694561A/en not_active Expired - Lifetime
-
1985
- 1985-11-11 JP JP60505252A patent/JPH0691210B2/ja not_active Expired - Lifetime
- 1985-11-11 DE DE8585905991T patent/DE3579454D1/de not_active Expired - Fee Related
- 1985-11-11 WO PCT/US1985/002234 patent/WO1986003333A2/en active IP Right Grant
- 1985-11-11 EP EP85905991A patent/EP0203960B1/en not_active Expired - Lifetime
- 1985-11-11 KR KR1019860700510A patent/KR940011101B1/ko not_active IP Right Cessation
- 1985-11-19 CA CA000495671A patent/CA1244143A/en not_active Expired
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| Publication number | Publication date |
|---|---|
| US4694561A (en) | 1987-09-22 |
| CA1244143A (en) | 1988-11-01 |
| JPS62500972A (ja) | 1987-04-16 |
| EP0203960B1 (en) | 1990-08-29 |
| DE3579454D1 (de) | 1990-10-04 |
| EP0203960A1 (en) | 1986-12-10 |
| WO1986003333A2 (en) | 1986-06-05 |
| CA1258539C (ja) | 1989-08-15 |
| KR940011101B1 (ko) | 1994-11-23 |
| WO1986003333A3 (en) | 1986-07-17 |
| KR880700451A (ko) | 1988-03-15 |
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|---|---|---|---|
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