FR3021457A1 - Composant, par exemple transistor nmos, a region active a contraintes en compression relachees, et condensateur de decouplage associe - Google Patents

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Abstract

Circuit intégré comprenant un substrat (1) et au moins un composant (TR) disposé au moins partiellement au sein d'une région active (10) du substrat (1) limitée par une région isolante (2). Ce circuit comprend en outre une structure capacitive (STC) possédant une première électrode destinée à être reliée à un premier potentiel (GND), une deuxième électrode destinée à être reliée à un deuxième potentiel (Vdd), l'une des deux électrodes étant située au moins en partie dans la région isolante (2) ; la structure capacitive (STC) est ainsi configurée pour permettre également une réduction de contraintes en compression dans ladite région active.

Description

Composant, par exemple transistor NMOS, à région active à contraintes en compression relâchées, et condensateur de découplage associé L'invention concerne les circuits intégrés, et plus particulièrement le relâchement des contraintes en compression d'une région active, par exemple celle d'un transistor NMOS, ainsi que la génération de condensateurs de découplage embarqués (« embedded decoupling capacitor ») c'est-à-dire réalisés conjointement à d'autres composants du circuit intégré et sur une même puce. Dans un circuit intégré, les transistors sont réalisés dans et sur une région active semiconductrice, par exemple du silicium, entourée d'une région électriquement isolante, par exemple une tranchée remplie par exemple de dioxyde de silicium.
Le fait de réaliser un transistor MOS à l'intérieur d'une région isolante conduit par nature à l'obtention d'une région active contrainte en compression de par la présence à sa périphérie de la région isolante. Et si une région active contrainte en compression favorise les performances d'un transistor PMOS, elle provoque par contre une dégradation des performances d'un transistor NMOS, notamment en termes de mobilité des porteurs. Par ailleurs, la réalisation de transistors rapides impose des longueurs et largeurs de canal petites et les structures généralement réalisées présentent une densité importante, ce qui conduit à des dimensions de régions actives très petites, voire minimales pour la technologie considérée. Il est donc extrêmement difficile voire impossible, d'augmenter les dimensions des régions actives des transistors NMOS dans le but de relâcher leurs contraintes en compression, compte tenu de la densité recherchée des structures réalisées. Par ailleurs, dans un circuit intégré, les condensateurs de découplage sont fortement recommandés car ils agissent en tant que réservoir local de charges, ce qui réduit le bruit interne et les émissions électromagnétiques. Habituellement, ces condensateurs sont conçus pour être disposés dans un « espace blanc » (« white space ») du circuit intégré, c'est-à-dire des zones non occupées par des éléments du circuit, disponible sur la puce. Cependant, ceci requiert un travail spécifique du concepteur et, la plupart du temps, seule une faible partie de l'espace blanc est utilisée. Selon un mode de réalisation, il est proposé de diminuer autant que possible les contraintes en compression dans la région active d'un composant défavorablement sensible aux contraintes en compression, par exemple un transistor NMOS, ou bien une résistance active c'est à dire formée dans une région active dont la valeur résistive peut varier avec les contraintes en compression, et ce sans modifier les caractéristiques des transistors PMOS, tout en permettant une réalisation d'un condensateur de découplage embarqué qui soit transparente pour le concepteur du circuit intégré. Selon un aspect, il est proposé un circuit intégré comprenant un substrat et au moins un composant disposé au moins partiellement au sein d'une région active du substrat limitée par une région isolante. Selon une caractéristique générale de cet aspect, le circuit intégré comprend en outre une structure capacitive possédant une première électrode destinée à être reliée à un premier potentiel, par exemple la masse, une deuxième électrode destinée à être reliée à un deuxième potentiel, par exemple une tension d'alimentation du circuit intégré, l'une des deux électrodes étant située au moins en partie dans la région isolante, c'est-à-dire entourée au moins partiellement par une partie de la région isolante ; la structure capacitive est ainsi configurée pour permettre une réduction de contraintes en compression dans ladite région active. La région active du substrat au sein de laquelle est disposé ledit composant est une région active contrainte en compression en raison de la présence de la région isolante. En effet, généralement, le matériau formant la région isolante, par exemple du dioxyde de silicium, présente un coefficient de dilation thermique bien inférieur à celui du matériau formant la région active, typiquement du silicium.
De ce fait, à la fin du procédé de fabrication du transistor, la région isolante est contrainte en compression, induisant de ce fait des contraintes en compression dans la région active. Puisque l'une au moins des électrodes de la structure capacitive est située au moins en partie dans la région isolante, la structure capacitive utilisée ici a donc une double fonction à savoir une fonction de condensateur pour réaliser notamment un condensateur de découplage, mais également une fonction de réduction des contraintes en compression dans ladite région active, ce qui permet notamment d'améliorer la mobilité des porteurs d'un transistor NMOS. Par ailleurs, puisque l'une au moins des électrodes de la structure capacitive est située au moins en partie dans la région isolante, sa réalisation, et par conséquent la réalisation de la structure capacitive, est totalement transparente pour le concepteur de circuit intégré puisque ce dernier détermine simplement les dimensions de la région active et de la région isolante sans s'occuper du contenu de cette région isolante et éventuellement du contenu du volume situé au-dessus de cette région isolante. Selon un mode de réalisation, l'autre électrode peut être formée par une partie du substrat ou bien être contenue dans le volume situé au-dessus de la région isolante. Le composant peut être avantageusement un composant défavorablement sensible aux contraintes en compression. Un composant défavorablement sensible aux contraintes en compression est notamment un composant dont au moins une de ses caractéristiques est modifiée en présence de contraintes en compression conduisant à une dégradation de ses performances, comme c'est le cas par exemple pour la caractéristique de mobilité d'un transistor NMOS.
Le composant défavorablement sensible aux contraintes de compression de sa région active peut être un transistor NMOS ou bien une résistance active c'est à dire formée dans ladite région active, sans que ces deux exemples ne soient limitatifs.
Généralement, un circuit intégré comprend en outre une région isolante supplémentaire, disposée au dessus du composant, de la région active et de la région isolante. Selon une variante, la première électrode comprend une première région formée par une partie du substrat et séparant localement ladite région isolante en deux domaines isolants et la deuxième électrode comprend une deuxième région électriquement conductrice, comportant par exemple du polysilicium, située dans la région isolante supplémentaire au-dessus de ladite région de séparation, les deux électrodes étant séparées par une couche d'un matériau diélectrique, par exemple du dioxyde de silicium. Ainsi, selon cette variante, on réalise au sein de la région isolante un mur de séparation formé par une partie du substrat dont le but est d'absorber une partie des contraintes générées par la région isolante. Par ailleurs, puisque ce mur, mécaniquement actif, est réalisé au sein de la région isolante, sa réalisation est totalement transparente pour le concepteur du circuit intégré puisque ce dernier détermine simplement les dimensions de la région active et de la région isolante sans se préoccuper du contenu de cette région isolante, c'est-à-dire en l'espèce de la présence d'un mur dans cette région isolante. Et, la définition de l'emplacement de ce mur est avantageusement effectuée directement et automatiquement lors de la génération booléenne des différents niveaux utilisés pour la fabrication du masque de région active sans intervention du concepteur et sans que ce mur de séparation interfère avec le transistor par exemple. Par ailleurs, puisque la deuxième région électriquement conductrice est située au-dessus de la région de séparation, et donc dans le volume situé au-dessus de cette région isolante, sa réalisation est là encore totalement transparente pour le concepteur du circuit intégré puisque celui-ci ne se préoccupe pas du contenu du volume situé immédiatement au-dessus de la région isolante. Et, lorsque cette deuxième région électriquement conductrice comprend du polysilicium, la définition de l'emplacement de cette deuxième région peut être avantageusement effectuée directement et automatiquement au niveau de la génération du masque « polysilicium » ou masque « poly », c'est-à-dire le masque utilisé pour la définition des régions de grille notamment des transistors, sans intervention du concepteur et sans que cette deuxième région interfère avec le transistor par exemple. Selon un mode de réalisation, ladite région de séparation possède une face supérieure située sensiblement au même niveau que ladite face supérieure de la région active et débouche dans une région inférieure du substrat.
En d'autres termes, la profondeur de ce mur de séparation est sensiblement égale à la profondeur de la région isolante. De façon à permettre un relâchement plus efficace des contraintes en compression dans la région active, le domaine isolant situé le plus près de ladite région active présente un volume inférieur ou égal à celui du domaine isolant le plus éloigné de la région active. Lorsque le circuit intégré comprend une région isolante supplémentaire comportant une couche isolante inférieure (couche CESL par exemple) en compression disposée au dessus du composant, de la région active et de la région isolante, cette couche isolante inférieure en compression au dessus du transistor et de la région isolante contribue aussi à la présence des contraintes en compression dans la région active. Aussi un relâchement de contraintes en compression dans ladite région active peut être obtenu par la deuxième région (deuxième électrode) qui forme une excroissance disposée au- dessus de la première électrode (le mur de séparation) et en-dessous de ladite couche isolante inférieure en compression. En d'autres termes cette excroissance soulève localement ladite couche isolante inférieure en compression, ce qui permet donc un relâchement de contraintes en compression dans ladite région active.
Lorsque le composant est un transistor NMOS, ladite excroissance présente avantageusement une structure analogue à celle de la région de grille du transistor. On peut alors appliquer par exemple la tension d'alimentation sur cette deuxième électrode par l'intermédiaire d'un contact venant contacter la partie supérieure de cette deuxième région électriquement conductrice, par exemple en polysilicium. La première électrode, c'est-à-dire la région de séparation, peut être alors connectée à la masse.
Selon une autre variante, le substrat forme la première électrode et la deuxième électrode comprend une tranchée électriquement conductrice située au moins dans la région isolante et contenant un domaine interne configuré pour permettre une réduction de contrainte en compression dans ladite région active, la deuxième électrode étant séparée de la première électrode par un matériau diélectrique. Ainsi, on diminue les contraintes en compression (on relâche ces contraintes en compression) dans la zone active en réduisant les contraintes en compression dans la région isolante de par la présence de ladite tranchée électriquement conductrice. Par ailleurs, puisque cette tranchée est réalisée au sein de la région isolante, sa réalisation est là encore totalement transparente pour le concepteur du circuit intégré puisque ce dernier détermine simplement les dimensions de la région active et de la région isolante sans se préoccuper du contenu de cette région isolante, c'est-à-dire en l'espèce de la présence d'une tranchée électriquement conductrice dans cette région isolante. Cette tranchée est mécaniquement active pour permettre une réduction des contraintes en compression et électriquement active, car 25 connectée au deuxième potentiel, par exemple la tension d' alimentation. Ladite tranchée est avantageusement distincte d'une partie du substrat. Selon un mode de réalisation possible, le domaine interne peut 30 contenir du silicium polycristallin ou polysilicium. En effet, un tel matériau, obtenu après recristallisation de silicium amorphe déposé, est un matériau en tension ce qui facilite davantage la réduction des contraintes en compression dans la région isolante et par conséquent dans la région active. Par ailleurs un tel mode de réalisation présente un avantage thermomécanique. En effet le silicium et le polysilicium présentent des coefficients de dilatations thermiques identiques et il en résulte moins de contraintes dans la région active lorsque la température subit des changements liés à l'environnement du produit incorporant le circuit intégré. Alors que la tranchée peut se situer uniquement au sein de la région isolante, elle peut, selon un mode de réalisation, posséder une partie supérieure située dans la région isolante et prolongée par une partie inférieure située dans le substrat et séparée du substrat par une couche de matériau diélectrique, ledit domaine interne de la tranchée configuré pour permettre une réduction de contraintes en compression dans ladite région active étant alors situé dans la partie supérieure et dans la partie inférieure. Avec un tel mode de réalisation, on obtient une réduction plus importante des contraintes en compression. Selon un mode de réalisation, le circuit intégré peut comprendre un dispositif de mémoire comportant un plan mémoire possédant des cellules-mémoires non volatiles et des transistors de sélection à grilles enterrées, ainsi qu'un bloc de commande du plan- mémoire comportant notamment des transistors NMOS formant lesdits composants défavorablement sensibles aux contraintes en compression ; ladite au moins une tranchée électriquement active est alors située dans au moins la région isolante limitant la région active d'au moins un de ces transistors NMOS du bloc de commande et à une profondeur sensiblement égale à celle des grilles enterrées. D'autres avantages et caractéristiques de l'invention apparaîtront à l'examen de la description détaillée de modes de réalisation, nullement limitatifs, et des dessins annexés sur lesquels : - la figure 1 illustre schématiquement un transistor NMOS de l'art antérieur, - la figure 2 illustre un mode de réalisation d'un circuit intégré selon l'invention, - la figure 3 illustre schématiquement une réalisation d'une région isolante selon l'art antérieur, - la figure 4 illustre un mode de mise en oeuvre d'un procédé de réalisation d'une région isolante selon l'invention, et - les figures 5 à 16 illustrent schématiquement différents modes de réalisation de l'invention.
Sur la figure 1, la référence TRN désigne un transistor NMOS dont la région active 10 se situe au sein d'un substrat semiconducteur 1, par exemple en silicium dopé P. La région active est entourée d'une région isolante 2, par exemple du type tranchée peu profonde (STI : « Shallow Trench Isolation »).
Le transistor TRN, faisant partie d'un circuit intégré CI, comporte classiquement une région de grille 3 séparée de la région active 10 par un diélectrique de grille OX, par exemple du dioxyde de silicium. Par ailleurs, la région de grille 3, la région active 10 et la région isolante 2 sont recouvertes par la couche de diélectrique de grille OX et par une région isolante supplémentaire 4 comportant classiquement une couche inférieure isolante 40, par exemple en nitrure de silicium, également dénommée par l'homme du métier sous l'acronyme anglosaxon CESL (Contact Etch Stop Layer) La région isolante supplémentaire 4 comporte également au moins une autre couche au-dessus de la couche 40, par exemple au moins une couche 42 en dioxyde de silicium. A des fins de simplification de la figure, les régions de source et de drain situées dans la région active et dopées N, ne sont pas représentées.
Le transistor TRN est réalisé ici dans une technologie 90 nanomètres et la distance D entre la région de grille 3 et la région isolante 2, c'est-à-dire la longueur de la région de source ou de drain, est ici égale à 0,23 micromètre en raison de la présence d'un contact sur cette région de source ou de drain.
Lorsque le composant est un condensateur, cette région 3 forme une électrode du condensateur et la distance D peut être ramenée à 0,15 micromètre en l'absence dudit contact. La région isolante 2 est généralement en dioxyde de silicium. Compte tenu du fait que le coefficient de dilatation thermique de la région active 10 est plus importante que le coefficient de dilatation thermique de la région isolante 2, à l'issue du procédé de fabrication et notamment lors du refroidissement, le dioxyde de silicium 2 va moins se contracter que le silicium 10 de la région active conduisant à une région isolante 2 en compression et induisant par conséquent des contraintes en compression dans la région active 10. Par rapport au transistor TRN de la figure 1, le transistor TRN selon le mode de réalisation illustré sur la figure 2, comporte, au sein de la région isolante 2, une région de séparation 11, formée par une partie du substrat 1, et séparant la région isolante 2 en deux domaines isolants 20 et 21. La région de séparation est également recouverte par la couche de diélectrique de grille OX. Par ailleurs, la face supérieure du mur de séparation 11 se situe sensiblement au même niveau que la face supérieure de la région active 10 et ce mur de séparation débouche dans la partie inférieure du substrat 1. La largeur LG1 de la région de séparation 11 est ici égale à la dimension critique CD (Critical Dimension) de la technologie considérée, en l'espèce 0,11 micromètres. Cette dimension critique est la dimension minimale d'une ligne de région active. La largeur LG2 du domaine isolant 20 est ici égale l'espacement minimum entre deux régions actives définie par les règles de conception (DRM : Design Rules Manual) de la technologie considérée, en l'espèce 0,14 micromètre pour une technologie 90 nanomètres. Cette région de séparation absorbe les contraintes produites par le domaine isolant 21 et, de ce fait, les contraintes dans la région active 10 ne résultent essentiellement que du domaine isolant 20 qui a un volume réduit par rapport au volume total de la région isolante 2 dans la configuration de l'art antérieur illustré sur la figure 1. La présence d'une telle région de séparation permet déjà d'obtenir un gain de mobilité de 20% par rapport à un transistor TRN classique de l'art antérieur tel que celui illustré sur la figure 1.
La région de séparation 11 forme une première électrode d'une structure capacitive STC. La deuxième électrode de cette structure capacitive comprend ici une deuxième région ou excroissance 12 possédant une partie centrale 120 électriquement conductrice, par exemple en polysilicium, séparée de la première électrode 11 par la couche de diélectrique de grille OX. Comme illustré sur la figure 2, lorsque le composant TRN est un transistor NMOS, l'excroissance 12 a avantageusement une structure analogue à celle de la région de grille 3 du transistor. Dans la technologie 90 nanomètres par exemple, la largeur minimale de la partie centrale d'une excroissance 12 est égale à 0,1 micromètre. Lorsque la couche isolante inférieure 40 est une couche contrainte en compression, l'excroissance 12 contribue à relâcher les contraintes dans la région active 10 du transistor TRN car cette excroissance soulève localement la couche isolante inférieure 40. Alors que la première électrode (région de séparation 11) est par exemple reliée à la masse, par exemple par l'intermédiaire d'une région latérale de contact non représentée sur la figure 2, la deuxième électrode, en l'espèce la partie centrale 120 de l'excroissance 12, est par exemple reliée à la tension d'alimentation Vdd. Cette liaison au potentiel Vdd peut être obtenue de façon simple, comme illustré sur la figure 2, par un contact métallique 9, par exemple en tungstène, venant contacter le sommet de la partie centrale 120 de l'excroissance 12. La figure 3 illustre schématiquement la réalisation de la région isolante 2 délimitant la zone active 10 du transistor TRN de la figure 1.
On dépose sur le substrat 1 une bicouche 70 (oxyde de silicium/nitrure de silicium) surmonté d'une couche de résine photosensible 71 que l'on insole à travers un masque MSK dit « masque d'active » ou « masque de région active », qui va permettre de déterminer les contours de la région isolante 2 et par conséquent ceux de la région active. Puis, après développement de la résine, on effectue une gravure du bicouche 70 et du substrat 1 en utilisant la partie restante de la résine 71 comme masque dur de façon à obtenir une tranchée 6 qui va être remplie de matériau isolant de façon à former la région isolante 2 du transistor TRN. Par rapport à cet art antérieur, le procédé selon un mode de mise en oeuvre de l'invention prévoit (figure 4) de définir au niveau du masque d'active MSK, les emplacements des deux domaines isolants séparés par la région de séparation (mur de séparation). Plus précisément, après insolation et développement de la résine 71, il subsiste sur le bicouche 70 des blocs de résine qui vont être utilisés comme masques durs pour la réalisation de deux tranchées 60 et 61 dans le bicouche 70 et le substrat 1. Ces deux tranchées sont de facto séparées par le mur de séparation 11 et seront remplies du matériau isolant pour réaliser les deux domaines isolants 20 et 21 du transistor de la figure 2. On notera ici que les tranchées 60 et 61 se situent à l'intérieur du contour de la région isolante 6. Et c'est ce contour qui est défini par le concepteur lorsqu'il définit la dimension des régions actives. Par conséquent, le fait de prévoir au niveau du masque MSK deux tranchées dans cette région isolante est totalement transparent pour le concepteur. La définition de ces tranchées s'effectue avantageusement de façon automatique lors de la génération booléenne des niveaux utilisés pour la fabrication du masque d'active en tenant comptes des différentes dimensions D, LG2, LG1 mentionnées ci-avant. Une fois la réalisation des domaines isolants 20 et 21 effectuée, la couche de diélectrique de grille OX est formée sur l'ensemble du circuit intégré et les étapes ultérieures de réalisation du circuit intégré sont effectuées de façon classique et connue en soi, notamment la réalisation des régions de grille des transistors, des espaceurs latéraux de la couche 40 et de la région isolante 42. La réalisation de l'excroissance 12 s'effectue simultanément à la réalisation de la région de grille 3 et avec des étapes de réalisation identiques à celles utilisées pour la réalisation de cette région de grille. Plus précisément après avoir réalisé par dépôt et gravure la partie centrale de la région de grille 3 et la partie centrale 120 de l'excroissance 12, on flanque ces parties centrales de régions latérales isolantes ou espaceurs. Puis on réalise la région isolante supplémentaire 4 avec la couche inférieure 40 en compression. L'emplacement et la géométrie de la partie centrale 120 en polysilicium de l'excroissance 12 sont définis au niveau du masque « poly » utilisé pour définir les emplacements et géométries des régions de grille des transistors. Et là encore ceci s'effectue de façon automatique sans intervention du concepteur du circuit et de façon totalement transparente pour lui.
Le contact métallique 9 est réalisé de façon analogue aux contacts métalliques destinés à venir contacter les régions de source, drain et grille du transistor pour les relier à un niveau de métallisation de la partie d'interconnexion (BEOL : Back End Of Lines) du circuit intégré.
L'emplacement et la géométrie du contact 9 sont définis sur le masque « contacts ». Cela étant, l'utilisation d'un contact métallique 9 venant contacter directement la deuxième électrode 120 de la structure capacitive n'est pas la seule solution possible pour relier cette électrode à la tension d'alimentation Vdd comme cela va maintenant être expliqué en relation avec les figures 5 et 6. Ces figures sont une représentation partielle d'un oscillateur en anneau réalisé au sein du circuit intégré CI. L'oscillateur en anneau comporte dans la zone ZZ1 du circuit intégré, une série de transistors NMOS TRN11-TRN14 (seulement 4 sont représentés à des fins de simplification) et dans la zone ZZ2 des transistors PMOS TRP21-TRP24. Ces transistors NMOS et PMOS sont reliés ensemble de façon classique et connue en soi pour former des inverseurs.
On retrouve une telle structure d'inverseurs dans les zones ZZ3 et ZZ4 du circuit intégré comportant respectivement les transistors PMOS TRP31-TRP34 et les transistors NMOS TRN41-TRN44. On va maintenant décrire plus particulièrement l'environnement du transistor NMOS TRN11 et du transistor PMOS TRP21, sachant bien entendu que cet environnement est analogue pour les autres inverseurs de l'oscillateur. La région active 10 du transistor TRN11 est limitée par la région isolante 2. La région active 10 comporte les régions de source et de drain du transistor TRN11. Ces régions de source et de drain sont ici des régions dopées N+ réalisées au sein d'un substrat sous-jacent ou caisson de type P. La région isolante 2 est localement séparée en deux domaines isolants 20 et 21 par la région de séparation 11 qui est également ici une région dopée N+ débouchant dans le substrat sous-jacent de type P. Dans l'exemple décrit ici, la partie centrale 120 en polysilicium de l'excroissance (deuxième électrode de la structure capacitive) recouvre partiellement la région de séparation 11 et est séparée de celle-ci par la couche d'oxyde de grille.
L'oscillateur en anneau comporte également à gauche de la figure 5, une zone ZGO également dopée N+ qui contacte la zone de source du transistor TRN11. La région de séparation 11, dont une partie est située sous la partie 120 en polysilicium, est prolongée sur la gauche pour venir contacter la zone ZGO. Comme on le verra plus en détail en référence à la figure 6, cette zone ZGO est destinée à être reliée à la masse GND par l'intermédiaire de plots de contact CTCO. Une zone ZG1, dopée N+, située à droite de la figure 5, est analogue à la zone ZGO et va permettre, comme on le verra en référence à la figure 6, de connecter les sources des transistors NMOS TRN41-TRN44 ainsi que les régions de séparation correspondantes prolongées 11 à la masse par l'intermédiaire de plots de contacts CTC2. Pour permettre ces connexions à la masse GND, des rails d'alimentation, réalisés par exemple au premier niveau de métallisation du circuit intégré, et référencés RZGO et RZG1 recouvrent les zones correspondantes ZGO et ZG1 et leur sont reliés par les plots de contact correspondants (figure 6). Les rails RZGO et RZG1 sont destinés à être reliés à la masse GND.
De façon à relier à la tension d'alimentation Vdd la partie centrale 120 (deuxième électrode) de la structure capacitive, une région d'interconnexion 220, également en polysilicium, est réalisée au-dessus de la région isolante 2 limitant la région active du transistor PMOS TRP21.
Il convient de noter ici que les deux régions en polysilicium 120 et 220 sont réalisées simultanément aux régions de grille des transistors à l'aide du masque « poly ». Une zone ZD1 court le long des transistors TRP21-TRP24 et va permettre, comme on va le voir plus en détail en référence à la figure 6, de connecter notamment les sources des transistors PMOS à la tension d'alimentation Vdd par l'intermédiaire de plots de contact CTC1. Pour permettre cette connexion à la tension d'alimentation Vdd, un rail d'alimentation, réalisé par exemple au premier niveau de métallisation du circuit intégré, et référencé RZD1 recouvre la zoneZD1 et lui est relié par les plots de contact correspondants (figure 6). Le rail RZD1 est destiné à être relié à la tension d'alimentation Vdd. Par ailleurs, de façon à relier à la tension Vdd les régions de polysilicium 220, et par conséquent les régions correspondantes de polysilicium 120, c'est-à-dire les deuxièmes électrodes des structures capacitives, il est prévu dans ce mode de réalisation, un contact CTC relié d'une part à la région de polysilicium 220, et d'autre part à une métallisation MTL venant contacter le rail RZD1.
Il convient de noter que la connexion à la masse des régions de séparation 11 s'effectue simplement par un prolongement de ces régions actives jusqu'aux zones ZGO et ZG1 déjà présentes dans le schéma de placement (layout) de l'oscillateur classique (non équipé des structures capacitives de découplage), tandis que la connexion à la tension Vdd des deuxièmes électrodes des structures capacitives nécessite la réalisation des régions de polysilicium 220 et des métallisation MTL pour venir contacter le rail RZD1. On se réfère maintenant plus particulièrement aux figures 7 à 16 pour illustrer une autre variante de l'invention. Dans cette variante, le substrat forme la première électrode et la deuxième électrode de la structure capacitive comprend une tranchée électriquement conductrice située au moins dans la région isolante limitant la région active du transistor, cette tranchée électriquement conductrice contenant un domaine interne configuré pour permettre une réduction de contrainte en compression dans la région active, la deuxième électrode étant là encore séparée de la première électrode par un matériau diélectrique. Plus précisément, par rapport au transistor TRN de la figure 1, le transistor TRN selon le mode de réalisation illustré sur la figure 7 comporte une tranchée 20 possédant ici une partie supérieure 200 située dans la région isolante 2 et prolongée par une partie inférieure 201 située dans le substrat sous-jacent 1 formant la première électrode de la structure capacitive STC, par exemple reliée à la masse GND.
Par ailleurs, dans cet exemple, les parois internes de la partie inférieure 201 de la tranchée sont tapissées d'une couche électriquement isolante 202, par exemple en dioxyde de silicium. Le domaine interne de la tranchée ainsi réalisée contient du silicium polycristallin ou polysilicium 203.
La face supérieure de la tranchée 20 se situe sensiblement au même niveau que la face supérieure de la région active 10. Cette tranchée est électriquement active car elle forme la deuxième électrode de la structure capacitive STC et elle est connectée électriquement ici à la tension Vdd.
Cette tranchée 20 présente également une fonction mécanique permettant une réduction de contraintes en compression dans la région active 10. En effet, dans cet exemple de réalisation, le polysilicium 202 qui est initialement déposé de façon amorphe, se recristallise lors du refroidissement pour devenir un matériau contraint en tension ce qui réduit les contraintes en compression notamment dans la région isolante 2 ce qui permet par conséquent de réduire les contraintes en compression dans la région active 10. Par ailleurs un tel mode de réalisation présente un avantage thermomécanique. En effet le silicium et le polysilicium présentent des coefficients de dilatations thermiques identiques et il en résulte moins de contraintes dans la région active lorsque la température subit des changements liés à l'environnement du produit incorporant le circuit intégré. Bien que dans le mode de réalisation de la figure 7, la tranchée 20 se prolonge dans le substrat sous-jacent, il aurait été possible que la tranchée 20 soit uniquement située au sein de la région isolante 2 sans déborder dans le substrat sous-jacent. Et, avec un tel mode de réalisation, on obtient une réduction d'environ 15% des contraintes en compression par rapport au transistor de la figure 1.
Cela étant, la partie inférieure de la tranchée 20 située dans le substrat sous-jacent contribue également à la réduction des contraintes en compression dans la région active 10. Ainsi, le mode de réalisation de la figure 7 permet une réduction de 30% des contraintes en compression dans la région active par rapport au transistor de la figure 1. Dans la partie supérieure, le condensateur de découplage est formé entre le polysilicium 203 et la région active 10, la portion de région isolante située entre ces deux électrodes formant le diélectrique du condensateur.
Dans la partie inférieure, le condensateur de découplage est formé entre le polysilicium 203 et le substrat 1, la couche isolante 202 formant le diélectrique du condensateur. Par ailleurs, cette couche 202 permet d'éviter un contact direct entre le silicium du substrat et le polysilicium 203 de la tranchée, ce qui évite la création de défauts ponctuels dans le silicium, pouvant conduire à l'apparition de dislocations. La largeur LG1 de la tranchée 20 est ici égale à la dimension critique CD (Critical Dimension) de la technologie considérée, en l'espèce 0,15 micromètres. Cette dimension critique est la dimension minimale d'une ligne de région active. La distance LG2 entre le bord de la tranchée 20 et le bord de la région active 10 est ici égale à une distance minimum définie par les règles de conception (DRM : Design Rules Manual) de la technologie considérée, en l'espèce 0,05 micromètre pour une technologie 90 nanomètres. Alors que dans ce mode de réalisation, le substrat et la région active 10 sont reliés à la masse GND, l'autre électrode du condensateur est reliée à la tension d'alimentation Vdd. A cet égard, un orifice est ménagé dans la couche 40 pour permettre l'application de cette tension Vdd. Cette représentation est schématique sur la figure 7. Une façon de réaliser cette connexion à la tension d'alimentation Vdd est illustrée plus particulièrement sur les figures 8 et 9. Dans ces modes de réalisation, la connexion électrique sur la deuxième électrode 20 de la structure capacitive est obtenue par un contact métallique 9 traversant la région isolante supplémentaire 4 pour venir éventuellement pénétrer à l'intérieur de la tranchée 20 (partie 90 en pointillés sur ces figures). Dl (figure 8) désigne la distance minimale entre la région de contact 9 et le bord de la région active. D2 désigne la largeur minimale d'une région de contact 9. Il convient de noter ici qu'un tel contact métallique permet également un relâchement des contraintes dans la région active 10 du transistor TRN. Cela étant, les inventeurs ont observé que même si le contact métallique 9 ne traverse que la région isolante 4, et notamment la couche CESL 40, sans pénétrer dans la tranchée 20, on obtient néanmoins un relâchement des contraintes en compression dans la région active 10 du transistor TRN par rapport aux contraintes en compression de la région 10 du transistor TRN de la figure 1. Et ceci est vrai que la couche 40 soit une couche en compression ou une couche en tension car dans ce dernier cas le matériau utilisé pour la région de contact 9 est généralement un matériau lui-même en tension. Et les inventeurs ont observé que la combinaison d'une couche 40 en tension traversée par une région de contact elle-même en tension permettait d'augmenter la tension dans la région de canal ce qui permet d'augmenter la mobilité des électrons.
On se réfère maintenant plus particulièrement aux figures 10 à 13 pour illustrer un mode de mise en oeuvre d'un procédé permettant la réalisation de la tranchée 20. Plus précisément, après avoir déposé sur le substrat 1 une bicouche 70 (oxyde de silicium/nitrure de silicium) surmontée d'une couche de résine photosensible que l'on insole à travers un masque dit « masque d'active ou masque de région active », qui va permettre de déterminer les contours de la région isolante 2 et par conséquent ceux de la région active, on effectue après développement de la résine une gravure du bicouche 70 et du substrat 1 en utilisant la partie restante de la résine comme masque dur de façon à obtenir une tranchée 6 (figure 10) qui va être remplie de matériau isolant de façon à former, après polissage mécanochimique et retrait du nitrure de silicium, la région isolante 2 (figure 11). Puis, comme illustré sur la figure 12, on procède à une gravure d'une première tranchée de façon à définir la partie supérieure 200 et la partie supérieure 201 et l'on procède à une ré-oxydation de la partie inférieure 201 de cette première tranchée de façon à former la couche électriquement isolante 202. On obtient donc à ce stade une tranchée, que l'on dénomme ici tranchée initiale. Puis on remplit cette tranchée initiale de polysilicium déposé à l'état amorphe à haute température, celui-ci se transformant, lors du refroidissement en silicium polycristallin, puis gravé par exemple par polissage mécanochimique ou gravure sèche (figure 13).
Une fois ces opérations effectuées, les autres opérations de réalisation du circuit intégré sont effectuées de façon classique et connue en soi, notamment la formation des régions de grille des transistors et la formation de la région isolante 4.
En ce qui concerne la réalisation du contact métallique 9, celui-ci est réalisé de façon analogue aux contacts métalliques destinés à venir contacter les régions de source, drain et grille du transistor pour les relier à un niveau de métallisation de la partie d'interconnexion (BEOL : Back End Of Lines) du circuit intégré. L'emplacement et la géométrie du contact 9 sont définis sur le masque « contacts ». Cela étant, l'utilisation de contacts métalliques venant au contact de la tranchée 20 voire pénétrant dans cette tranchée, n'est pas toujours possible. En effet, les contraintes dimensionnelles à respecter pour la réalisation d'un contact métallique vis-à-vis du bord de la région active, peuvent être plus sévères que celles régissant la réalisation de la tranchée 20.
Les dimensions D 1 et D2 notamment, sont utilisées automatiquement dans l'outil informatique de génération du masque « contacts » pour déterminer en fonction des emplacements des différentes régions actives 10 et tranchées 20, mais également en fonction de la distance par rapport à une éventuelle région voisine de polysilicium et/ou de la présence ou non d'une ligne de métal à un niveau de métallisation supérieur, les localisations possibles du ou des régions de contact 9 venant contacter ou pénétrer dans ces tranchées ainsi que les géométries et dimensions du ou de ces régions de contact. Et ceci s'effectue de façon automatique sans intervention du concepteur du circuit et de façon totalement transparente pour lui. On se réfère maintenant plus particulièrement aux figures 14 à 16 pour illustrer une application de l'invention à un circuit intégré comportant un dispositif de mémoire dont le plan-mémoire PM possède, comme illustré sur la figure 15, des cellules-mémoires non volatiles CEL et des transistors de sélection à grille enterrée TSL. Plus précisément, chaque cellule-mémoire CEL comporte un transistor à grille flottante TGF réalisé dans et sur un caisson semiconducteur de type P séparé d'un substrat sous-jacent de type P par une couche semiconductrice de type N. De façon classique, chaque transistor à grille flottante comporte une grille flottante GF, par exemple en polysilicium, et une grille de commande CG. Chaque transistor de sélection TSL permettant de sélectionner une rangée de cellules, est un transistor MOS dont la grille GTSL est une grille enterrée dans le caisson de type P et électriquement isolée de ce caisson par un oxyde de grille OX, typiquement du dioxyde de silicium. La couche enterrée de type N forme les régions de source des transistors de sélection TSL. Il convient de noter que la grille enterrée GTSL est commune aux deux transistors de sélection TSL adjacents dont les deux oxydes de grilles OX sont respectivement situés sur les deux flancs de cette grille enterrée. Comme il est classique en la matière, et illustré schématiquement sur la figure 14, le dispositif de mémoire DM intégré au sein du circuit intégré CI comporte, outre le plan-mémoire PM formé de la matrice de cellules-mémoires CL, un bloc ou logique de commande comportant notamment les décodeurs lignes et décodeurs colonnes. Tous ces éléments du bloc de commande BLC comportent notamment des transistors NMOS TRN. Et, alors qu'en raison de la densité du plan-mémoire il n'est pas envisageable de disposer des tranchées 20 à l'intérieur du plan- mémoire, mais également autour de ce plan-mémoire de façon à éviter des effets de bord, il est tout à fait avantageux comme illustré sur la figure 14, d'associer à certains au moins des transistors NMOS des tranchées 20 pouvant dans certains cas être situées de part et d'autre de certains au moins de ces transistors NMOS TRN, de façon à créer des structures capacitives. La formation des tranchées 20 des transistors TRN est effectuée simultanément à la formation des grilles enterrées GTSL des transistors de sélection TSL du plan-mémoire. En effet, la gravure des tranchées destinées à recevoir les grilles enterrées de ces transistors et la gravure des premières tranchées dans la région isolante autour des transistors TRN et dans le substrat sous-jacent sont effectuées simultanément et la définition des emplacements de ces premières tranchées est définie sur le même masque que celui permettant la définition des tranchées destinées à recevoir les grilles enterrées. Et, ceci est totalement transparent pour le concepteur du circuit intégré car les emplacements des premières tranchées destinées à devenir les tranchées 20 sont définis au sein des régions isolantes 2.
Les profondeurs des premières tranchées et de celles destinées à recevoir les grilles enterrées GTSL sont sensiblement identiques. Par ailleurs, l'oxydation des parois internes de toutes ces tranchées conduit d'une part à la formation de l'oxyde de grille des transistors de sélection et d'autre part à la formation de la couche isolante 202. Enfin, toutes ces tranchées sont remplies avec du polysilicium. Comme illustré sur la figure 16, des contacts CTC sont pris sur différentes régions des cellules-mémoires du plan-mémoire PM. Et, par analogie à ce qui a été décrit ci-avant, la formation de ces contacts CTC est avantageusement effectuée simultanément aux régions de contact 9 associée au transistor TRN en utilisant le masque « contacts », ce qui permet de polariser les deuxièmes électrodes des structures capacitives.

Claims (15)

  1. REVENDICATIONS1. Circuit intégré, comprenant un substrat (1) et au moins un composant (TR) disposé au moins partiellement au sein d'une région active (10) du substrat (1) limitée par une région isolante (2), caractérisé en ce qu'il comprend en outre une structure capacitive (STC) possédant une première électrode destinée à être reliée à un premier potentiel (GND), une deuxième électrode destinée à être reliée à un deuxième potentiel (Vdd), l'une des deux électrodes étant située au moins en partie dans la région isolante (2).
  2. 2. Circuit intégré selon la revendication 1, dans lequel l'autre électrode est formée par une partie du substrat (1) ou est contenue dans le volume situé au-dessus de la région isolante (2).
  3. 3. Circuit intégré selon la revendication 1 ou 2, dans lequel ledit composant (TR) est un composant défavorablement sensible aux contraintes en compression.
  4. 4. Circuit intégré selon la revendication 3, dans lequel le composant (TR) est un transistor NMOS.
  5. 5. Circuit intégré selon l'une des revendications précédentes, dans lequel le premier potentiel est la masse (GND) et le deuxième potentiel est une tension d'alimentation (Vdd) du circuit intégré.
  6. 6. Circuit intégré selon l'une des revendications précédentes, comprenant en outre une région isolante supplémentaire (4) disposée au dessus du composant, de la région active (10) et de la région isolante (2), et dans lequel la première électrode comprend une première région (11) formée par une partie du substrat et séparant localement ladite région isolante (2) en deux domaines isolants (20, 21) et la deuxième électrode comprend une deuxième région (12) électriquement conductrice située dans la région isolante supplémentaire (4) au dessus de ladite région de séparation, les deux électrodes étant séparées par une couche d'un matériau diélectrique (OX).
  7. 7. Circuit intégré selon la revendication 6, dans lequel la deuxième région (12) comprend du polysilicium (120).
  8. 8. Circuit intégré selon la revendication 6 ou 7, dans laquelle ladite première région (11) possède une face supérieure située sensiblement au même niveau que ladite face supérieure de la région active (10) et débouche dans une région inférieure du substrat (1).
  9. 9. Circuit intégré selon l'une des revendications 6 à 8, dans lequel le domaine isolant (20) situé le plus près de ladite région active (10) présente un volume inférieur ou égal à celui du domaine isolant (21) le plus éloigné de la région active (10).
  10. 10. Circuit intégré selon les revendications 4 et 7, dans lequel ladite couche de matériau diélectrique est analogue à la couche d'oxyde de grille (OX) du transistor NMOS.
  11. 11. Circuit intégré selon la revendication 10, dans lequel ladite deuxième région (12) présente une structure analogue à celle de la région de grille du transistor (TRN).
  12. 12. Circuit intégré selon l'une des revendications 1 à 5, dans lequel le substrat (1) forme la première électrode et la deuxième électrode comprend une tranchée électriquement conductrice (20) située au moins dans ladite région isolante (2) et contenant un domaine interne configuré pour permettre une réduction de contraintes en compression dans ladite région active, la deuxième électrode étant séparée de la première électrode par un matériau diélectrique (2, 202).
  13. 13. Circuit intégré selon la revendication 12, dans lequel ladite au moins une tranchée (20) possède une partie supérieure (200) située dans ladite région isolante, et prolongée par une partie inférieure (201) située dans le substrat et séparée du substrat par une couche de matériau diélectrique (202), ledit domaine interne étant situé dans ladite partie supérieure et dans ladite partie inférieure.
  14. 14. Circuit intégré selon la revendication 12 ou 13, dans lequel ledit domaine interne contient du silicium polycristallin (203).
  15. 15. Circuit intégré selon l'une des revendications 12 à 14, comprenant un dispositif de mémoire comportant un plan mémoire (PM) possédant des cellules-mémoires non-volatiles et des transistorsde sélection à grilles enterrées, ainsi qu'un bloc de commande du plan-mémoire comportant des transistors NMOS (TRN), ladite au moins une tranchée électriquement conductrice (20) étant située dans au moins la région isolante (3) limitant la région active (10) d'au moins un de ces transistors NMOS du bloc de commande et ayant une profondeur sensiblement égale à celle desdites grilles enterrées.
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