FR3003962A1 - Procede d'elaboration d'un masque de photolitographie destine a la formation de contacts, masque et circuit integre correspondants - Google Patents

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Abstract

Procédé d'élaboration d'un masque de photolithographie destiné à la formation de plots de contact électriquement conducteurs entre des pistes d'un niveau de métallisation et des zones électriquement actives de circuits intégrés réalisés dans et sur une plaquette semi-conductrice, comprenant une élaboration (10) d'une première région de masque (RM1) comportant des premières zones d'ouvertures (30) destinées à la formation desdits plots de contact et possédant un premier taux d'ouverture inférieur à une valeur seuil, et une élaboration (11) d'une deuxième région de masque (RM2) comportant des zones d'ouvertures supplémentaires, le taux global d'ouverture dudit masque (MQ) étant supérieur ou égal à ladite valeur seuil.

Description

Procédé d'élaboration d'un masque de photolitographie destiné à la formation de contacts, masque et circuit intégré correspondants L'invention concerne les circuits intégrés, et plus particulièrement l'élaboration d'un masque de photolitographie destiné à la formation de plots de contact électriquement conducteurs entre des pistes d'un niveau de métallisation et des zones électriquement actives de circuits intégrés réalisés dans et sur une plaquette semiconductrice (« wafer » en langue anglaise). Les circuits intégrés sont généralement réalisés dans et sur une plaquette semiconductrice, généralement en forme de disque, dans des régions de la plaquette séparées par des lignes de découpe. Après réalisation des composants des différents circuits intégrés dans le substrat de la plaquette, et réalisation des parties d'interconnexion (communément désignée par l'homme du métier sous l'acronyme anglo saxon de BEOL : « Back End Of Lines ») des circuits intégrés, on procède à l'individualisation des puces par découpe de la plaquette le long des lignes de découpe.
Cela étant, les dépôts des différentes couches ainsi que les diverses opérations de gravure sont effectués sur l'ensemble de la plaquette. Parmi les opérations effectuées, on peut citer la formation des plots de contact électriquement conducteurs, plus simplement désignés par le terme « contacts », qui relient des pistes du premier niveau de métallisation des parties d'interconnexion des circuits intégrés à des régions électriquement actives de ceux-ci, par exemple des régions de source, de drain, de grille, ou encore des lignes de polysilicium formant des résistances, sans que ces exemples ne soient limitatifs.
La formation de ces contacts comporte notamment une opération de gravure d'une couche électriquement isolante disposée au dessus du substrat des circuits intégrés, de façon à former des orifices qui seront ensuite remplis par un matériau électriquement conducteur, par exemple un métal, tel que du tungstène. Or, il s'avère dans certains cas, que des circuits intégrés ou dans le pire des cas certaines plaquettes, présentent dans leur région centrale notamment, des contacts non totalement gravés, c'est-à-dire non débouchants. De ce fait, ces contacts ne permettent pas d'établir une liaison électrique entre la piste métallique correspondante et la région active sous-jacente. Ces circuits ou ces plaquettes deviennent alors inexploitables, ce qui est dommageable, notamment en termes de coûts de production. Selon un mode de mise en oeuvre et de réalisation, il est proposé de réduire, voire de supprimer quasi totalement, le risque d'obtention de plots de contact interrompus dans une région centrale d'une plaquette.
Les inventeurs ont observé que ce risque de présence de contacts non ouverts, en particulier dans la région centrale de la plaquette, pouvait être réduit en agissant non pas sur l'opération de gravure elle-même mais sur le taux d'ouverture du masque de photolithographie qui est destiné à définir les emplacements de ces contacts, c'est-à-dire les orifices gravés qui seront remplis de métal pour former ces contacts. Et, plus particulièrement, les inventeurs ont observé que ce risque de présence de contacts non ouverts apparaissait lorsque le taux d'ouverture du masque était inférieur à une valeur seuil.
Et, les inventeurs ont alors observé que si le taux d'ouverture de la région du masque destiné à former ces contacts était inférieur à une valeur seuil, il convenait alors d'augmenter le taux global d'ouverture du masque, par exemple par l'adjonction de contacts fictifs (dummy contacts), de façon à obtenir un taux global d'ouverture supérieur ou égal à cette valeur seuil. Selon un aspect, il est ainsi proposé un procédé d'élaboration d'un masque de photolithographie destiné à la formation de plots de contact électriquement conducteurs entre les pistes d'un niveau de métallisation et des zones électriquement actives de circuits intégrés réalisés dans et sur une plaquette semiconductrice. Le procédé selon cet aspect comprend une élaboration d'une première région de masque comportant des premières zones d'ouvertures destinées à la formation desdits plots de contact, cette première région de masque possédant un premier taux d'ouverture inférieur à une valeur seuil, et, une deuxième région de masque comportant des zones d'ouvertures supplémentaires, le taux global d'ouverture dudit masque étant supérieur ou égal à cette valeur seuil.
Comme indiqué ci-avant, les inventeurs ont observé que le problème de l'apparition de contacts non ouverts, en particulier au centre de la plaquette, apparaissait lorsque le taux d'ouverture de la première région du masque, c'est-à-dire celle destinée à définir effectivement les contacts métalliques, était inférieure à un seuil. Et, par conséquent, on rajoute dans ce masque des zones d'ouvertures supplémentaires de façon à augmenter le taux global d'ouverture du masque au-delà du seuil. Cette valeur seuil dépend des caractéristiques du procédé de gravure utilisé. Ainsi, si pour un procédé de gravure donné, on s'aperçoit de l'apparition de contacts non débouchants, en particulier dans la région centrale de la plaquette, il suffit d'augmenter le taux d'ouverture du masque pour remédier à ce problème. L'homme du métier saura donc ajuster ladite valeur seuil en fonction des applications. Cela étant, les inventeurs ont observé en l'état actuel des procédés de gravure habituellement utilisés pour former les contacts, qu'il était possible de fixer une valeur numérique pour ce seuil, qui permette d'apporter une solution à ce problème, quel que soit le procédé de gravure utilisé. Ainsi, à partir de 3,5%, on commence à avoir une amélioration de la situation, c'est-à-dire une diminution du risque d'apparition de contacts non ouverts. Cela étant, plus le taux d'ouvertures global est important, et plus le risque diminue. Ainsi, il a été observé qu'à partir de 5%, le risque était considérablement réduit voire, dans certains cas supprimé.
Et, ce seuil s'avère être indépendant de la technologie utilisée. En outre, la localisation de ces zones d'ouvertures supplémentaires s'avère être sans importance pour autant bien entendu qu'elles n'interfèrent pas avec les régions électriquement actives des circuits intégrés. Les circuits intégrés comprennent généralement des zones ou géométries fictives (« dummy areas », en anglais), par exemple des zones actives fictives, des zones de polysilicium fictives, générées pour combler les espaces libres internes du circuit intégré de façon, en particulier lors des étapes de polissage mécanochimique, d'éviter de creuser le circuit intégré au niveau de ses espaces vides. Et, il est particulièrement avantageux que les zones d'ouvertures supplémentaires soient positionnées de façon à correspondre d'une part à des emplacements situés sur des zones fictives de certains au moins des circuits intégrés, et d'autre part à des emplacements situés en dehors des pistes métallique dudit niveau de métallisation. Ainsi, les contacts supplémentaires qui seront générés seront totalement électriquement inactifs car en contact avec des zones fictives d'une part, et non en contact d'autre part avec des pistes du niveau métallique. Il est par ailleurs préférable que chaque zone d'ouverture supplémentaire ait une surface supérieure à celle d'une première zone d'ouverture. Ceci permet d'augmenter efficacement le taux global d'ouverture du masque sans multiplier de façon trop importante le nombre d'ouvertures supplémentaires. Ainsi, à titre d'exemple non limitatif, chaque première zone d'ouverture peut être un carré de côté r et chaque zone d'ouverture supplémentaire est un carré de côté égal à au moins 2r.
Cela étant, il est préférable que chaque zone d'ouverture supplémentaire ait une surface inférieure à une surface limite. En effet, plus l'ouverture d'un contact est importante, plus il y a un risque que le remplissage de ce contact par le matériau électriquement conducteur, du tungstène par exemple, soit imparfait, ce qui peut alors conduire à la création d'une topologie parasite pour le reste du procédé de réalisation de la partie d'interconnexion (BEOL) des circuits intégrés. A titre indicatif, lorsque la première zone d'ouverture est un carré de côté r, il est préférable que la surface limite pour chaque zone d'ouverture supplémentaire soit égale à 25r2. Selon un autre aspect, il est proposé un procédé de réalisation de plots de contact électriquement conducteurs entre des pistes d'un niveau de métallisation et des zones électriquement actives du circuit intégré réalisés dans et sur une plaquette semiconductrice, le procédé comprenant une formation au dessous desdits circuits intégrés d'une couche électriquement isolante, une formation d'une couche de résine photosensible au dessus de ladite couche électriquement isolante, une insolation de la résine à travers le masque de photolithographie obtenu par le procédé tel que défini ci avant, un développement de la résine insolée, une gravure d'au moins une partie de la couche isolante à travers la résine développée et un remplissage des orifices gravés avec un matériau électriquement conducteur. La vitesse de gravure diminuant avec l'augmentation de l'ouverture de la zone à graver, il est possible, selon un mode de mise en oeuvre, que lors de la gravure de ladite couche isolante, l'un au moins des orifices correspondant à une au moins desdites zones d'ouvertures supplémentaires du masque ne soit pas totalement gravé et demeure borgne.
Selon un autre aspect, il est proposé un masque de photolithographie, destiné à la formation de plots de contacts électriquement conducteurs entre un niveau de métallisation et des zones électriquement actives de circuits intégrés réalisés dans et sur une plaquette semi-conductrice, comprenant une première région de masque comportant des premières zones d'ouvertures destinées à la formation desdits plots de contact et possédant un premier taux d'ouverture inférieur à une valeur seuil, par exemple de l'ordre de 3,5%, et une deuxième région de masque comportant des zones d'ouvertures supplémentaires, le taux global d'ouverture dudit masque étant supérieur ou égal à cette valeur seuil, et préférentiellement supérieur ou égal à 5%. Selon un mode de mise en oeuvre, chaque zone d'ouverture supplémentaire a une surface supérieure à celle d'une première zone d' ouverture. Ainsi, à titre d'exemple, lorsque chaque première zone d'ouverture est un carré de côté r, chaque zone d'ouverture supplémentaire peut être un carré de côté égal à au moins 2r. Chaque zone d'ouverture supplémentaire a préférentiellement une surface inférieure à une surface limite égale par exemple à 25r2. Selon un autre aspect, il est proposé un circuit intégré, comprenant des plots de contact électriquement conducteurs entre des pistes d'un niveau de métallisation et des zones électriquement actives, et au moins un plot supplémentaire s'étendant depuis au moins une zone active fictive du circuit intégré jusqu'à un endroit non en contact avec une piste dudit niveau de métallisation. Selon un mode de réalisation, ledit au moins un plot supplémentaire a une section transversale plus grande que celle des plots de contact.
Selon un mode de réalisation, ledit au moins un plot supplémentaire a une dimension transversale comprise entre deux fois et 5 fois une dimension transversale homologue des plots de contacts. Selon un mode de mise en oeuvre, ledit au moins un plot supplémentaire comporte un matériau électriquement conducteur non en contact avec ladite zone fictive correspondante. Selon un mode de réalisation, ledit au moins un plot supplémentaire comporte un matériau électriquement conducteur non en contact avec ladite zone fictive correspondante.
D'autres avantages et caractéristiques de l'invention apparaîtront à l'examen de la description détaillée de modes de mise en oeuvre et de réalisation nullement limitatifs, et des dessins annexés sur lesquels les figures 1 à 9 ont trait à différents modes de mise en oeuvre et de réalisation de l'invention. La figure 1 illustre schématiquement des étapes de réalisation d'un masque dit « masque contact » destiné à la formation des plots de contact électriquement conducteurs entre des pistes d'un niveau de métallisation, typiquement le premier niveau de métallisation, et des zones électriquement actives de circuits intégrés réalisées dans et sur une plaquette semiconductrice. Typiquement, le masque de photolithographie comporte une première région RM1 comportant des premières zones d'ouverture destinées à la formation des plots de contact. Ces premières zones d'ouverture sont typiquement formées par un matériau optiquement transparent, par exemple du quartz, délimitées par des zones optiquement totalement opaques, formées par exemple de chrome, ou partiellement opaques, formées par exemple de siliciure de molybdène (MoSi2). On parle ici de « zones d'ouverture » car ces zones définissent effectivement les orifices ménagés dans la résine et subséquemment dans la couche isolante, ces derniers étant destinés à être remplis de métal pour former les contacts.
Le taux d'ouverture de cette première région de masque est définie comme étant le rapport entre la surface de l'ensemble des premières zones d'ouverture et la surface totale utile du masque, c'est-à-dire la surface du masque débarrassée le cas échéant des bordures du masque comportant par exemple des numéros d'identification, des motifs de pré-alignement..... Lorsque le taux d'ouverture de cette première région de masque RM1 est inférieur à 3,5%, on élabore alors (étape 11) une deuxième région de masque RM2 comportant des zones d'ouvertures supplémentaires de sorte que le taux global d'ouverture du masque MQ ainsi élaboré soit supérieur ou égal à 3,5%, et préférentiellement supérieur ou égal à 5%. De même, le taux global d'ouverture du masque est défini comme étant le rapport entre la surface de toutes les zones optiquement transparentes et la surface utile totale du masque. Ainsi selon un mode de mise en oeuvre de l'invention, on procède à une augmentation à une valeur au moins égale à 3,5%, et préférentiellement au moins égale à 5%, du taux global d'ouverture d'un masque de photolithographie possédant une première région de masque destinée à la formation de plots de contacts électriquement conducteurs et ayant un taux d'ouverture inférieur à 3,5%, pour réduire le risque d'obtention de plots de contacts interrompus dans une région centrale de ladite plaquette. On se réfère maintenant plus particulièrement aux figures 2 à 5, pour décrire schématiquement un mode de mise en oeuvre et un procédé de réalisation des plots de contact. Sur la figure 2, la référence PQ désigne une plaquette semiconductrice (« wafer » en langue anglaise) comportant un substrat SB qui peut être un substrat massif ou bien un substrat du type silicium sur isolant (substrat SOI : « Silicon On Insulator ») Au sein de ce substrat SB, sont réalisés des circuits intégrés CI comportant notamment des composants tels que des transistors Ti et T2, des zones d'isolation électriques RIS, par exemple du type tranchée peu profonde (STI : Shallow Trench Isolation) ou encore des zones fictives ZF destinées à combler d'éventuels espaces libres au sein des circuits intégrés de façon à éviter le creusement de la plaquette lors d'étapes de polissage mécanochimique. Ces zones fictives ZF peuvent être par exemple des zones de substrat ou bien des régions de polysilicium disposées au dessus du substrat. Lors d'une étape ultérieure, le substrat SB ainsi que les composants, et notamment les régions de grille G des transistors, sont recouverts d'une couche électriquement isolante 1. Cette couche électriquement isolante est recouverte ensuite d'une couche de résine photosensible 2 qui va être insolée à l'aide d'un rayonnement lumineux, par exemple ultraviolet, 20, au travers du masque de photolithographie MQ. Comme indiqué ci avant, ce masque de photolithographie MQ comporte des premières zones d'ouvertures 30 destinées à définir les emplacements des contacts des circuits intégrés ainsi que des zones d'ouvertures supplémentaires 31 destinées à augmenter le taux global d'ouverture du masque MQ. Comme représenté sur la figure 2, les zones d'ouvertures supplémentaires 31 ont préférentiellement une surface supérieure à celle des premières zones d'ouvertures 30 et sont par exemple positionnées de façon à correspondre à des emplacements situés sur les zones fictives ZF. Après insolation de la résine et développement de celle-ci, on obtient, comme illustré sur la figure 3, des orifices 200 et 210 traversant la résine et correspondant respectivement aux premières zones d'ouvertures 30 et aux zones d'ouvertures supplémentaires 31. Puis, comme illustré sur la figure 4, le procédé se poursuit par une étape de gravure 40 de la couche isolante 1 en utilisant la couche de résine 2 comme masque dur de façon à former, dans cette couche isolante 1, des orifices 100 dans le prolongement des orifices 200 et des orifices 110 dans le prolongement des orifices 210. Les orifices 100 sont débouchants sur les zones électriquement actives des circuits intégrés, par exemple les régions de source S, de drain D et de grille G des transistors, ou encore des régions de polysilicium situées au dessus du substrat SB au même titre que les régions de grille, et formant des lignes résistives. Par contre, en fonction de la surface des zones d'ouvertures supplémentaires 31 du masque MQ, certains des orifices 110 destinés comme on le verra plus en détail ci après à la formation de contacts fictifs (dummy contacts) ne sont pas totalement gravés et demeurent borgnes. De ce fait, il subsiste entre l'orifice 110 et la zone fictive ZF un reliquat 120 de matériau isolant.
Puis, comme illustré sur la figure 5, la couche de résine 2 est retirée et les orifices gravés 100 et 110 sont remplis d'un matériau électriquement conducteur, par exemple du métal tel que du tungstène, de façon à former d'une part, les plots de contact 500 qui débouchent sur les zones électriquement actives du circuit intégré CI, et d'autre part, des contacts fictifs 510. Certains de ces contacts fictifs peuvent effectivement déboucher sur des zones fictives ZF ou bien, comme illustré sur la figure 5, avoir leur matériau électriquement conducteur non en contact avec la zone fictive ZF correspondante et comprendre à cet égard un matériau isolant 120 entre le matériau électriquement conducteur du contact supplémentaire 510 et la zone fictive correspondante ZF. Les pistes métalliques PST du premier niveau de métallisation M1 sont ensuite formées de façon classique et connue en soi. On remarque à cet égard que les contacts 500 débouchent sur une piste métallique PST tandis que le contact supplémentaire 510 s'étend jusqu'à un endroit non en contact avec une piste PST du niveau de métallisation. Les pistes métalliques PST ainsi que le premier niveau de vias de la partie d'interconnexion RITX du circuit intégré sont encapsulés dans un matériau diélectrique 7, communément désigné par l'homme du métier sous la dénomination « matériau IMD » (Inter Metal Dielectric). Les autres niveaux éventuels de la partie BEOL sont ensuite formés de façon classique et connue en soi.
Après réalisation de tous les circuits intégrés, la plaquette PQ est découpée selon les lignes de découpe pour individualiser les circuits intégrés. On se réfère maintenant aux figures 6 à 9, pour illustrer des exemples particuliers de zones d'ouvertures supplémentaires du masque MQ. Plus précisément, la figure 6 illustre un exemple de zone d'ouverture supplémentaire 31 du masque MQ dans une technologie 130 nm.
Dans une telle technologie, les zones d'ouvertures du masque destinées à former les contacts proprement dits du circuit intégré sont des carrés de 0,2 microns x 0,2 microns. Par contre, les zones d'ouvertures supplémentaires 31 peuvent être par exemple des carrés de côté 0,7 microns, ce qui permet de positionner quatre de ces zones d'ouvertures supplémentaires 31 au dessus d'une zone fictive ZF formée ici d'un carré de 2 microns de côté de façon à former ultérieurement jusqu'à quatre plots de contact supplémentaires (« dummy contacts »).
Sur la figure 7, on a représenté une portion de circuit intégré CI. Dans cette représentation, les zones en clair sont les régions isolantes RIS. Le circuit intégré comporte également certaines pistes métalliques PST1 du niveau de métal Ml, en contact avec des zones électriquement actives sous-jacentes par des contacts 500. Le circuit intégré comporte également un certain nombre de zones fictives ZF 1-ZF5 ainsi que d'autres pistes métalliques PST au niveau de métal Ml. Certaines de ces zones fictives, référencées ZF5, qui ne se situent pas sous des pistes métalliques PST, sont pourvues de quatre contacts supplémentaires 510. D'autres zones fictives, qui sont surplombées au moins partiellement par une piste métallique PST, comportent un nombre inférieur de contacts supplémentaires. C'est le cas par exemple des zones fictives ZF2 qui ne comportent que deux contacts supplémentaires 510. C'est le cas encore de la zone fictive ZF1 qui en comporte trois. Par contre, la zone fictive ZF3 ne comporte aucun contact supplémentaire car ceux-ci viendraient en contact avec une piste métallique PST. Les zones fictives ZF4, qui sont surplombées en bordure par une piste métallique PST ne comportent également que deux contacts supplémentaires 510 disposés de façon à ne pas venir en contact avec une piste métallique PST.
La forme des zones d'ouvertures 31 et par conséquent des contacts supplémentaires peut être quelconque. Ainsi, comme illustré sur la figure 8, et toujours dans une technologie 130 nm, les zones d'ouvertures supplémentaires 31 destinées à former les contacts supplémentaires peuvent être par exemple des rectangles de 1,8 microns de long et de 0,7 micron de large positionnés au dessus d'une zone fictive carrée ZF de 2 microns de côté. Sur la figure 9, la zone d'ouverture supplémentaire 31 a la forme du chiffre 4 et peut être également positionnée au dessus d'une zone fictive ZF carrée de 2 microns de côté.

Claims (7)

  1. REVENDICATIONS1. Procédé d'élaboration d'un masque de photolithographie destiné à la formation de plots de contact électriquement conducteurs entre des pistes d'un niveau de métallisation et des zones électriquement actives de circuits intégrés réalisés dans et sur une plaquette semi-conductrice, comprenant une élaboration (10) d'une première région de masque (RM1) comportant des premières zones d'ouvertures (30) destinées à la formation desdits plots de contact et possédant un premier taux d'ouverture inférieur à une valeur seuil, et une élaboration (11) d'une deuxième région de masque (RM2) comportant des zones d'ouvertures supplémentaires, le taux global d'ouverture dudit masque (MQ) étant supérieur ou égal à ladite valeur seuil.
  2. 2. Procédé selon la revendication 1, dans lequel la valeur seuil est de l'ordre de 3,5%.
  3. 3. Procédé selon la revendication 1 ou 2, dans lequel le taux global d'ouverture est supérieur ou égal à 5%.
  4. 4. Procédé selon l'une des revendications précédentes, dans lequel les zones d'ouvertures supplémentaires (31) sont positionnées de façon à correspondre d'une part à des emplacements situés sur des zones fictives de certains au moins des circuits intégrés et d'autre part à des emplacements situés en dehors des pistes métalliques dudit niveau de métallisation.
  5. 5. Procédé selon l'une des revendications précédentes, dans lequel chaque zone d'ouverture supplémentaire (31) a une surface supérieure à celle d'une première zone d'ouverture.
  6. 6. Procédé selon la revendication 5, dans lequel chaque première zone d'ouverture (30) est un carré de côté r, et chaque zone d'ouverture supplémentaire est un carré de côté égal à au moins 2r.
  7. 7 Procédé selon la revendication 5 ou 6, dans lequel chaque zone d'ouverture supplémentaire (31) a une surface inférieure à une surface limite.8. Procédé selon les revendications 6 et 7, dans lequel ladite surface limite est égale à 25r2. 9. Procédé de réalisation de plots de contact électriquement conducteurs entre des pistes d'un niveau de métallisation et des zones électriquement actives de circuits intégrés réalisés dans et sur une plaquette semi-conductrice, comprenant une formation au-dessus desdits circuits intégrés d'une couche électriquement isolante (1), une formation d'une couche de résine photosensible (2) au-dessus de ladite couche électriquement isolante, une insolation (20) de la résine à travers le masque de photolithographie (MQ) obtenu par le procédé selon l'une des revendications 1 à 8, un développement de la résine insolée, une gravure d'au moins une partie de ladite couche isolante à travers la résine développée, et un remplissage des orifice gravés avec un matériau électriquement conducteur. 10. Procédé selon la revendication 9, dans lequel lors de la gravure de ladite couche isolante, l'un au moins des orifices (510) correspondant à une au moins desdites zones d' ouverture supplémentaires du masque n'est pas totalement gravé et demeure borgne. 11. Masque de photolithographie, destiné à la formation de plots de contacts électriquement conducteurs entre des pistes d'un niveau de métallisation et des zones électriquement actives de circuits intégrés réalisés dans et sur une plaquette semi-conductrice, comprenant une première région de masque (RM1) comportant des premières zones d'ouvertures (30) destinées à la formation desdits plots de contact et possédant un premier taux d'ouverture inférieur à une valeur seuil, et une deuxième région de masque (RM2) comportant des zones d'ouvertures supplémentaires (31), le taux global d'ouverture dudit masque étant supérieur ou égal à ladite valeur seuil. 12. Masque selon la revendication 11, dans lequel ladite valeur seuil est de l'ordre de 3,5%. 13. Masque selon la revendication 1 ou 2, dans lequel le taux global d'ouverture du masque (MQ) est supérieur ou égal à 5%.14. Masque selon l'une des revendications 11 à 13, dans lequel chaque zone d'ouverture supplémentaire (31) a une surface supérieure à celle d'une première zone d'ouverture (30). 15. Masque de photolithographie, destiné à la formation de plots de contacts électriquement conducteurs entre des pistes d'un niveau de métallisation et des zones électriquement actives de circuits intégrés réalisés dans et sur une plaquette semi-conductrice, comprenant une première région de masque (RM1) comportant des premières zones d'ouvertures (30) destinées à la formation desdits plots de contact et ayant chacune une première surface, et une deuxième région de masque (RM2) comportant des zones d'ouvertures supplémentaires (31) ayant chacune une surface supérieure à ladite première surface. 16. Masque selon la revendication 14 ou 15, dans lequel chaque première zone d'ouverture (30) est un carré de côté r, et chaque zone d'ouverture supplémentaire est un carré de côté égal à au moins 2r. 17. Masque selon l'une des revendications 14 à 16, dans lequel chaque zone d'ouverture supplémentaire (31) a une surface inférieure à une surface limite. 18. Masque selon les revendications 16 et 17, dans lequel ladite surface limite est égale à 25r2. 19. Circuit intégré, comprenant des plots de contact électriquement conducteurs (500) entre des pistes (PST) d'un niveau de métallisation (M1) et des zones électriquement actives (S, D, G), et au moins un plot supplémentaire (510) s'étendant depuis au moins une zone active fictive (ZF) du circuit intégré jusqu'à un endroit non en contact avec une piste (PST) dudit niveau de métallisation. 20. Circuit intégré selon la revendication 19, dans lequel ledit au moins un plot supplémentaire (510) a une section transversale plus grande que celle des plots de contact. 21. Circuit intégré selon la revendication 20, dans lequel ledit au moins un plot supplémentaire (510) a une dimension transversale comprise entre deux fois et cinq fois une dimension transversale homologue des plots de contacts.22. Circuit intégré selon la revendication 20 ou 21, dans lequel ledit au moins un plot supplémentaire (510) comporte un matériau électriquement conducteur non en contact avec ladite zone fictive correspondante. 23. Circuit intégré selon la revendication 22, dans lequel ledit au moins un plot supplémentaire (510) comprend un matériau isolant (120) situé entre ledit matériau électriquement conducteur et ladite zone fictive correspondante.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160015094A (ko) * 2014-07-30 2016-02-12 삼성전자주식회사 오버레이 마크, 오버레이 마크를 형성하는 방법 및 오버레이 마크를 이용하여 반도체 소자를 제조하는 방법
US10002222B2 (en) * 2016-07-14 2018-06-19 Arm Limited System and method for perforating redundant metal in self-aligned multiple patterning
CN111640658B (zh) * 2019-03-01 2023-04-25 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60153148A (ja) * 1984-01-20 1985-08-12 Nec Corp 半導体装置
JPH07201994A (ja) * 1994-01-06 1995-08-04 Sony Corp 半導体装置およびその製造方法
US5753417A (en) * 1996-06-10 1998-05-19 Sharp Microelectronics Technology, Inc. Multiple exposure masking system for forming multi-level resist profiles
US20010049188A1 (en) * 2000-06-05 2001-12-06 Takeshi Umemoto Process for manufacturing semiconductor device
JP2002319619A (ja) * 2001-04-20 2002-10-31 Matsushita Electric Ind Co Ltd 半導体装置およびエッチング方法
US20060065981A1 (en) * 2004-09-29 2006-03-30 Sharp Kabushiki Kaisha Semiconductor device and method for producing same
US20070007658A1 (en) * 2003-08-12 2007-01-11 Renesas Technology Corp. Method of manufacturing interconnecting structure with vias
US20090087956A1 (en) * 2007-09-27 2009-04-02 Texas Instruments Incorporated Dummy Contact Fill to Improve Post Contact Chemical Mechanical Polish Topography
KR100895375B1 (ko) * 2007-10-31 2009-04-29 주식회사 하이닉스반도체 반도체 소자의 형성 방법
US20090115068A1 (en) * 2007-11-06 2009-05-07 Jeong Yel Jang Semiconductor Device and Method of Manufacturing the Same
US20090221126A1 (en) * 2008-03-03 2009-09-03 Hynix Semiconductor Inc. Method of Fabricating Capacitor of Semiconductor Device
US20100243605A1 (en) * 2006-08-25 2010-09-30 Tokyo Electron Limited Etching method, etching apparatus, computer program and storage medium

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW396524B (en) 1998-06-26 2000-07-01 United Microelectronics Corp A method for fabricating dual damascene
US6306755B1 (en) 1999-05-14 2001-10-23 Koninklijke Philips Electronics N.V. (Kpenv) Method for endpoint detection during dry etch of submicron features in a semiconductor device
KR100343291B1 (ko) 1999-11-05 2002-07-15 윤종용 반도체 장치의 커패시터 형성 방법
US6703170B1 (en) * 2000-12-13 2004-03-09 Dupont Photomasks, Inc. Method and apparatus for reducing loading effects on a semiconductor manufacturing component during an etch process
US6433878B1 (en) * 2001-01-29 2002-08-13 Timbre Technology, Inc. Method and apparatus for the determination of mask rules using scatterometry
JP4536314B2 (ja) 2002-06-18 2010-09-01 ルネサスエレクトロニクス株式会社 半導体記憶装置及び半導体記憶装置の製造方法
JP4316358B2 (ja) * 2003-11-27 2009-08-19 株式会社東芝 半導体記憶装置及びその製造方法
US7547584B2 (en) * 2005-05-27 2009-06-16 United Microelectronics Corp. Method of reducing charging damage to integrated circuits during semiconductor manufacturing
DE102006004428B4 (de) 2006-01-31 2017-12-21 Globalfoundries Inc. Technik zum zerstörungsfreien Überwachen der Metallablösung in Halbleiterbauelementen
US7767570B2 (en) * 2006-03-22 2010-08-03 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy vias for damascene process
US7739632B2 (en) * 2006-08-18 2010-06-15 International Business Machines Corporation System and method of automated wire and via layout optimization description
JP5223571B2 (ja) 2008-09-30 2013-06-26 富士通株式会社 半導体装置、基板設計方法、基板設計装置
US8846452B2 (en) 2012-08-21 2014-09-30 Infineon Technologies Ag Semiconductor device package and methods of packaging thereof
US20140106264A1 (en) * 2012-10-11 2014-04-17 Infineon Technologies Ag Photolithography mask, photolithography mask arrangement, and method for exposing a wafer

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60153148A (ja) * 1984-01-20 1985-08-12 Nec Corp 半導体装置
JPH07201994A (ja) * 1994-01-06 1995-08-04 Sony Corp 半導体装置およびその製造方法
US5753417A (en) * 1996-06-10 1998-05-19 Sharp Microelectronics Technology, Inc. Multiple exposure masking system for forming multi-level resist profiles
US20010049188A1 (en) * 2000-06-05 2001-12-06 Takeshi Umemoto Process for manufacturing semiconductor device
JP2002319619A (ja) * 2001-04-20 2002-10-31 Matsushita Electric Ind Co Ltd 半導体装置およびエッチング方法
US20070007658A1 (en) * 2003-08-12 2007-01-11 Renesas Technology Corp. Method of manufacturing interconnecting structure with vias
US20060065981A1 (en) * 2004-09-29 2006-03-30 Sharp Kabushiki Kaisha Semiconductor device and method for producing same
US20100243605A1 (en) * 2006-08-25 2010-09-30 Tokyo Electron Limited Etching method, etching apparatus, computer program and storage medium
US20090087956A1 (en) * 2007-09-27 2009-04-02 Texas Instruments Incorporated Dummy Contact Fill to Improve Post Contact Chemical Mechanical Polish Topography
KR100895375B1 (ko) * 2007-10-31 2009-04-29 주식회사 하이닉스반도체 반도체 소자의 형성 방법
US20090115068A1 (en) * 2007-11-06 2009-05-07 Jeong Yel Jang Semiconductor Device and Method of Manufacturing the Same
US20090221126A1 (en) * 2008-03-03 2009-09-03 Hynix Semiconductor Inc. Method of Fabricating Capacitor of Semiconductor Device

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