KR960015597B1 - 반도체 장치의 배선 접속 구조 - Google Patents

반도체 장치의 배선 접속 구조 Download PDF

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Abstract

내용없음

Description

반도체 장치의 배선 접속 구조
제1도는 본 발명에 따른 배선 접속 구조의 실시예를 표시하는 부분 단면도.
제2도는 제1도에 표시된 관통홀부분을 확대하여 도시한 부분 단면도.
제3도는 본 발명의 배선 접속 구조의 제조방법의 제1공정에 있어서 단면 구조를 표시하는 부분 단면도.
제4도는 본 발명의 배선 접속 구조의 제조방법의 제2공정에 있어서 단면 구조를 표시하는 부분 단면도.
제5도는 본 발명의 배선 접속 구조의 제조방법의 제3공정에 있어서 단면 구조를 표시하는 부분 단면도.
제6도는 본 발명의 배선 접속 구조의 제조방법의 제4공정에 있어서 단면 구조를 표시하는 부분 단면도.
제7도는 본 발명의 배선 접속 구조의 제조방법의 제5공정에 있어서 단면 구조를 표시하는 부분 단면도.
제8도는 본 발명의 배선 접속 구조의 제조방법의 제6공정에 있어서 단면 구조를 표시하는 부분 단면도.
제9도는 본 발명의 배선 접속 구조의 제조방법의 제7공정에 있어서 단면 구조를 표시하는 부분 단면도.
제10도는 본 발명의 배선 접속 구조의 제조방법의 제8공정에 있어서 단면 구조를 표시하는 부분 단면도.
제11도는 본 발명의 배선 접속 구조의 제조방법의 제9공정에 있어서 단면 구조를 표시하는 부분 단면도.
제12도는 본 발명의 배선 접속 구조의 제조방법의 제10공정에 있어서 단면 구조를 표시하는 부분 단면도.
제13도는 본 발명의 배선 접속 구조의 제조방법의 제11공정에 있어서 단면 구조를 표시하는 부분 단면도.
제14도는 본 발명의 배선 접속 구조의 제조방법의 제12공정에 있어서 단면 구조를 표시하는 부분 단면도.
제15도는 본 발명의 배선 접속 구조의 제조방법의 제13공정에 있어서 단면 구조를 표시하는 부분 단면도.
제16도는 본 발명의 상층 금속층으로 사용되는 TiN의 막두께와 전반사율과의 관계를 표시하는 그래프.
제17도는 본 발명의 상층 금속층으로 사용되는 텅스텐의 막두께와 전반사율과의 관계를 표시하는 그래프.
제18도는 본 발명의 상층 금속층으로 사용되는 텅스텐 실리사이드의 막두께와 전반사율과의 관계를 표시하는 그래프.
제19도는 본 발명의 배선 접속 구조에 있어서 관통홀 저항치와 상층 금속층의 콘택트부의 막두께(t2)와의 관계를 표시하는 그래프.
제20도는 종래의 배선 접속 구조를 표시하는 부분 평면도.
제21도는 제20도의 XX1-XX1선에 따른 단면을 표시하는 부분 단면도.
제22도는 종래의 배선 접속 구조의 제조방법의 제1공정에 있어서 단면구조를 표시하는 부분 단면도.
제23도는 종래의 배선 접속 구조의 제조방법의 제2공정에 있어서 단면구조를 표시하는 부분 단면도.
제24도는 종래의 배선 접속 구조의 제조방법의 제3공정에 있어서 단면구조를 표시하는 부분 단면도.
제25도는 종래의 배선 접속 구조의 제조방법의 제4공정에 있어서 단면구조를 표시하는 부분 단면도.
제26도는 종래의 배선 접속 구조의 제조방법의 제5공정에 있어서 단면구조를 표시하는 부분 단면도.
제27도는 종래의 배선 접속 구조의 제조방법의 제6공정에 있어서 단면구조를 표시하는 부분 단면도.
제28도는 종래의 배선 접속 구조의 제조방법의 제7공정에 있어서 단면구조를 표시하는 부분 단면도.
제29도는 종래의 배선 접속 구조의 제조방법의 제8공정에 있어서 단면구조를 표시하는 부분 단면도.
제30도는 종래의 배선 접속 구조의 제조방법의 제9공정에 있어서 단면구조를 표시하는 부분 단면도.
제31도는 종래의 배선 접속 구조의 제조방법의 제10공정에 있어서 단면구조를 표시하는 부분 단면도.
제32도는 종래의 배선 접속 구조의 제조방법의 제11공정에 있어서 단면구조를 표시하는 부분 단면도.
제33도는 제1알루미늄 배선층의 최상층부가 알루미늄 합금층인 경우에 있어서 제1알루미늄 배선층을 선택적으로 제거하기 위하여 형성된 포토 레지스트막의 노광처리시에 있어 문제점을 설명하기 위한 부분 단면도.
제34도는 제1알루미늄 배선층의 최상층부가 알루미늄 합금층인 경우에 있어서 관통홀을 형성하기 위하여 포토 레지스트막에 노광처리가 행해졌을 때의 문제점을 설명하기 위한 부분 단면도.
제35도는 제1알루미늄 배선층의 최상층부가 알루미늄 합금층인 경우에 있어 알루미늄 합금층에 힐럭(hillock)이 발생하였을 때의 문제점을 설명하기 위한 부분 단면도.
제36도는 제1알루미늄 배선층의 최상층부가 알루미늄 합금층인 경우에 있어 관통홀의 세정처리가 행해졌을 때의 문제점을 설명하기 위한 부분 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : P형 실리콘 기판 12 : 알루미늄 합금층
13 : 상층 금속층 14 : 층간절연막
15 : (2A)제2알루미늄 배선층 19 : 관통홀
131 : 비콘택트 부분 132 : 콘택트 부분
1A : 제1알루미늄 배선층
본 발명은, 반도체 집적 회로 장치의 배선 접속 구조 및 그 제조방법에 관한 것으로, 특히 알루미늄 배선층의 각 층이 접속공을 통하여 접속된 반도체 집적 회로 장치의 배선 접속 구조 및 그 제조방법에 관한 것이다.
반도체 장치에 있어서는 통상 반도체 기판상에 트랜지스터 등의 소자(엘리먼트)가 형성된다.
이들의 소자간이나 소자와 외부회로와의 사이를 전기적으로 접속하기 위하여 각종 배선이 반도체 기판상에 형성된다.
종래 이들의 배선이라하면 다결정 실리콘막, 고융점 금속막, 고융점 금속 실리사이드막, 알루미늄막이나 알루미늄 합금막 등이 사용되어 왔다.
최근, 고속성이 요구되어 고집적화가 요구되는 반도체 집적 회로 장치에 있어서는 배선 저항을 적게할 필요가 있다.
그 때문에 비저항이 적은 알루미늄막이나 알루미늄 합금막에 의하여 형성된 알루미늄 다층 배선 구조가 반도체 집적 회로 장치에 있어 필수의 배선 구조로 되어 있다.
제20도는 종래의 반도체 집적 회로 장치에 있어 알루미늄 다층 배선 구조의 일예를 나타내는 부분 평면도 이다.
제21도는 제20도의 XX1-XX1선에 따른 단면을 표시하는 부분 단면도이다.
이들의 도면을 참조하면 P형 실리콘 기판(1)에는 P형 웰(2)과 n형 웰(3)이 형성되어 있다.
P형 웰(2)에는 n형 MOS 트랜지스터(8)이 형성되어 있다.
n형 웰(3)에는 P형 MOS 트랜지스터(9)가 형성되어 있다.
n형 MOS 트랜지스터(8)은 한쌍의 소오스 및 드레인 영역으로서 n형 불순물 영역(81,82)과 그들간에 형성된 게이트 전극(7)을 포함한다.
P형 MOS 트랜지스터(9)는 한쌍의 소오스와 드레인 영역으로 하여 P형 불순물 영역(91,92)과 그들의 사이에 형성된 게이트 전극(7)을 포함한다.
n형 MOS 트랜지스터(8), P형 MOS 트랜지스터(9)의 각각을 전기적으로 분리하기 위하여 그들간에 분리산화막(5)이 형성되어 있다. 이 분리산화막(5)의 가까운 곳에는 P형 불순물 영역으로 이루어진 반전 방지영역(4)이 형성되고 있다.
실리콘 산화막(10)에 형성된 콘택트(contact) 구멍을 통하여 n형 불순물 영역(81,82), P형 불순물 영역(91,92)이 각기 접속하도록 제1알루미늄 배선층(1A)이 형성되어 있다.
제20도를 참조하면, 제1알루미늄 배선층(1A)은 콘택트 구멍(C2)을 통하여 n형 불순물 영역(81)에 접속한다. 제1알루미늄 배선층(1A)은 콘택트 구멍(C5)을 통하여 P형 불순물 영역(91)에 접속한다.
또 제1알루미늄 배선층(1A)은 콘택트 구멍(C3)을 통하여 n형 불순물 영역(82)에 접속하여 콘택트 구멍(C4)을 통하여 P형 불순물 영역(92)에 접속한다. 더욱이 제1알루미늄 배선층(1A)은 콘택트 구멍(C1)을 통하여 게이트 전극(7)에도 접속한다.
이 제1알루미늄 배선층(1A)은 배리어 메탈(barrier metal)층(11)과 알루미늄 합금층(12)과 상층 금속층(130)을 포함한다.
이 제1알루미늄 배선층(1A)의 구성의 종래예가 특개소 64-80065호 공보에 개시되어 있다.
이 공보에 의하면 배리어 메탈층(11)은 100-200Å 정도의 막두께를 가진 MoSix로 형성된다.
알루미늄 합금층(12)은 4000∼6000Å 정도의 막두께를 가진 A1-Cu-Si 합금으로 형성된다.
상층 금속층(130)은 100-1000Å 정도의 막두께를 가진 MoSix으로 형성된다.
제2알루미늄 배선층(2A)(15)은 관통홀(Through hall)(19)을 통하여 제1알루미늄 배선층(1A)에 접속한다. 제1알루미늄 배선층(1A)과 제2알루미늄 배선층(2A)과의 사이에는 층간절연막(14)이 형성되어 있다. 제2알루미늄 배선층(2A)의 위에는 패시베이션(Passivation : 보호)막(16)이 형성되어 있다.
다음, 제21도에 나타난 배선 접속 구조의 형성방법에 대하여 설명한다. 제22도∼제23도는 종래의 배선 접속 구조의 제조방법의 각 공정에 있어 단면 구조를 표시하는 부분 단면도이다.
제22도를 참조하면 P형 실리콘 기판(1)에 P형 웰(2)과 n형 웰(3)을 형성한다. 소자 형성 영역을 전기적으로 분리하기 위하여 두꺼운 실리콘 산화막으로된 분리산화막(5)과 그 밑에 P형 불순물 영역으로된 반전 방지 영역(4)이 형성된다.
P형 웰(2)의 소자 형성 영역에는 한쌍의 소오스 및 드레인 영역으로 하는 n형 불순물 영역(81,82)을 포함하는 n형 MOS 트랜지스터(8)가 형성된다. 또 n형 웰(3)의 소자 형성 영역에는 한쌍의 소오스 및 드레일 영역으로 하는 P형 불순물 영역(91.92)을 포함하는 P형 MOS 트랜지스터(9)가 형성된다. n형 불순물 영역(81,82), P형 불순물 영역(91,92)의 표면을 각각 노출시키는 콘택트 구멍을 갖는 실리콘 산화막(10)이 형성된다.
다음에 제23도에 표시함과 같이, n형 불순물 영역(81,82), P형 불순물 영역(91,92)에 각각 접속하도록 고융점 금속을 함유한 배리어 메탈층(11)이 반응성 스퍼터링(Sputtering)법을 사용하여 형성된다. 이 배리어 메탈층(11)의 위에는 알루미늄 합금층(12)이 스퍼터링법을 사용하여 형성된다.
더욱이 알루미늄 합금층(12)의 위에는 고융점 금속을 포함한 상층 금속층(130)이 스퍼터링 법을 사용하여 형성된다.
제24도를 참조하면 상층 금속층(130)의 위에는 포토레지스트(Photoresist)막(17)이 형성된다. 이 포토레지스트 막(l7)을 패터닝하기 위해 화살표로 나타낸 바와 같이 소정의 영역(17a)만을 노광처리하게 된다.
제25도에 표시한 바와 같이 포토레지스트 막(17)의 현상처리에 의하여 노광부분(17a)만이 선택적으로 제거된다.
제26도를 참조하면 포토레지스트 막(17)을 마스크로 하여 사용되는 반응성 이온 에칭에 의하여 상층 금속층(130), 알루미늄 합금층(12), 배리어 메탈층(11)이 선택적으로 제거된다.
제27도에 표시한 바와 같이, 전면상에 층간절연막(14)이 형성된다.
제28도에 표시한 바와 같이, 층간절연막(14)의 위에 포토레지스트 막(18)이 형성된다. 포토레지스트 막(18)을 패터닝하기 위하여 화살표로 나타낸 바와 같이 소정의 영역(18a)만이 노광처리된다.
제29도에 표시한 바와 같이, 포토레지스트 막(18)의 현상처리에 의하여 노광부분(18a)이 선택적으로 제거된다.
제30도에 표시한 바와 같이, 포토레지스트 막(18)을 마스크로 하여 사용된 층간절연막(14)이 선택적으로 제거되는 것에 의하여 관통홀(19)이 형성된다.
제31도에 표시한 바와 같이, 관통홀(19)을 통하여 상층 금속층(130)의 표면에 접촉하도록 제2알루미늄 배선층(15)이 형성된다.
마지막으로 제32도를 참조하면, 제2알루미늄 배선층(15)의 표면을 덮도록 패시베이션막(16)이 형성된다.
상술한 바와 같은 배선 접속 구조에 있어서 제1알루미늄 배선층(1A)으로서 고융점 금속을 포함한 배리어 메탈층(11)과 알루미늄 합금층(12)과 고용점 금속을 포함한 상층 금속층(130)이 조합된 구조의 배선층이 사용된다. 이와 같은 구조의 알루미늄 배선층에 있어 배리어 메탈층(11)은 이하의 이유에 의해 사용된다.
(1) 콘택트부에 있어 알루미늄과 실리콘 기판(불순물 확산 영역)이 직접 접촉하면 국부적으로 이상반응(얼로이스파이크)이 일어난다. 이것에 의하여 그 반응층이 불순물 확산 영역을 돌파하여 실리콘 기판의 하부로 연장된다. 그 결과 불순물 확산 영역의 접합 리크(leak)가 발생한다. 이것을 방지하기 위하여 배리어 메탈층이 실리콘 기판(불순물 확산 영역)과 직접 접촉하도록 형성되어 있다.
(2) 알루미늄 합금층중의 실리콘의 고상 에피택셜 성장(Epitaxial growth)에 의해 콘택트부에서 석출된다.
이것에 의하여 접촉불량이 발생한다. 이것을 방지하기 위하여 배리어 메탈층이 알루미늄 합금층의 밑에 형성된다. 한편 알루미늄 합금층(12)의 위에 고융점 금속을 포함한 상층 금속층(130)이 형성되는 이유는 이하와 같다.
(a) 제1알루미늄 배선층을 선택적으로 제거하기 위하여 어땐때는 제1알루미늄층의 표면에 이르는 관통홀을 형성하기 위하여 포토레지스트 막이 제1알루미늄 배선층의 위에 형성된다. 이때 포토레지스트 막에 선택적으로 노광 처리된다. 포토레지스트 막에 입사된 빛은 제1알루미늄 배선층의 표면에 도달한다.
제1알루미늄 배선층의 최상층부가 알루미늄 합금층으로 구성되면은 포토레지스트 막을 통과한 빛은 알루미늄 합금층의 표면에서 반사한다.
이 반사광이 포토레지스트 막의 노광 영역을 확대한다. 이것에 의하여 포토레지스트 막의 패턴치수에 오차가 생긴다.
제33도는 제1알루미늄 배선층을 선택적으로 제거하기 위하여 그 위에 형성된 포토레지스트 막의 노광처리시에 있어 문제점을 표시하는 단면도이다. 제1알루미늄 배선층은 배리어 메탈층(11)과 알루미늄 합금층(12)으로 구성되어 있다. 알루미늄 합금층(12)의 위에 포토레지스트 막(17)이 형성된다. 포토레지스트 막(17)의 패터-닝에 있어 빛이 화살표로 표시된 바와 같이 소정의 노광 영역(17a)(점선으로 표시되어 있는)으로 입사된다.
이때, 입사광은 화살표로 표시된 바와 같이 알루미늄 합금층(12)의 표면상에서 반사하고 소정의 노광 영역(17a) 이외의 영역(17b)(=점 긴 점선으로 표시되어 있는)에도 조사된다.
이와 같이 반사광에 의해 포토레지스트 막(17)의 노광부분이 확대되기 때문에 마무리 레지스트 패턴의 치수에 오차가 생긴다.
제34도는 제1알루미늄 배선층의 표면에 도달하는 관통홀을 형성하기 위하여 그 위에 형성된 포토레지스트 막의 노광시에 있는 문제점을 나타내는 단면도이다.
제1알루미늄 배선층의 최상층부인 알루미늄 합금층(12)의 위에는 층간절연막(14)이 형성되어 있다.
이 층간절연막(14)에 관통홀을 형성하기 위하여 즉 이 층간절연막(14)을 선택적으로 제거하기 위하여 포토레지스트 막(18)이 형성되어 있다.
이 포토레지스트 막(18)의 소정의 노광 영역(18a)만이 화살표로 표시된 바와 같이 빛이 입사된다.
이 입사광은 포토레지스트 막(18)을 통과하고, 알루미늄 합금층(12)의 표면에 도달한다.
알루미늄 합금층(12)의 표면에서 반사한 빛은 소정의 노광 영역(18a)(점선으로 표시되어 있는) 이외의 영역(18b)(=점 긴 점선으로 표시되어 있는)에도 조사된다.
그 때문에 포토레지스트 막(18)의 노광부분이 확대되어 마무리의 레지스트 패턴의 치수에 오차가 생긴다.
상술과 같은 문제점을 해소하기 위하여 알루미늄 합금층(12)의 위에 상층 금속층(130)이 형성된다.
즉 포토레지스트 막의 노광처리시에 있어 제1알루미늄 배선층의 표면에서의 반사광을 저감시키기 위하여 알루미늄 합금층(12)의 위에 고융점 금속을 포함하는 상층 금속층(130)이 형성된다. 제33도, 제34도의 각각에 대응하는 제조공정은 제24도, 제28도에 표시되어 있다.
(b) 또, 제1알루미늄 배선층의 최상층부가 알루미늄 합금층으로 구성되면 그 위에 실리콘 산화막이나 포토레지스트를 형성하는 후공정의 열처리 등에 의하여 알루미늄 합금층의 표면에서 알루미늄의 힐럭(돌출부)이 고상성장한다. 제35도는, 힐럭이 발생한 경우의 문제점을 표시하는 부분 단면도이다. 제1알루미늄 배선층의 최상층부에는 알루미늄 합금층(12)이 형성되어 있다.
이 알루미늄 합금층(12)의 위에는 실리콘 산화막 등으로 이루어지는 층간절연막(14)이 형성되어 있다. 이 층간절연막(14)에 관통홀을 형성하기 위해 패터-닝된 포토레지스트 막(18)이 형성되어 있다.
층간절연막(l4)과 포토레지스트 막(18)의 형성공정에 있어 열처리가 가해지므로서 알루미늄 합금층(12)의 표면에 힐럭(hillock)(12a)이 발생한다.
이 힐럭(hillock)(12a)에 기인하여 층간절연막(14)에 돌출부(14a)가 형성된다.
그 때문에 돌출부(14a)의 위에 형성된 포토레지스트 막(18)의 막두께는 다른 영역의 포토레지스트 막(18)의 막두께보다 얇게 되어 있다.
그 결과 이 포토레지스트 막(18)을 마스크로 하여 에칭처리가 행해지면 층간절연막(14)의 소정의 제거되어야 하는 영역(14b)만이 아니라 층간절연막(14)의 돌출 영역(14c)도 제거되어 버린다.
이것에 의하여 제1알루미늄 배선층의 최상층부인 알루미늄 합금층(12)의 힐럭(12a)의 부분이 노출되어 그 위에 형성된 제2알루미늄 배선층과 단락하는 문제를 일으킨다.
이와 같은 문제를 해결하기 위해 포토레지스트 막(18)의 막두께를 두텁게 할 뿐만 아니라, 제1알루미늄 배선층의 최상층부로서 알루미늄 합금층(12)의 위에 고융점 금속을 포함하는 상층 금속층(130)이 형성된다. 더욱 알루미늄 합금층(12)의 위에 고융점 금속을 포함하는 상층 금속층(130)이 형성된 경우의 제35도에 대응하는 제조공정은 제29도에 표시되어 있다.
(c) 제1알루미늄 배선층의 위에는 층간절연막과 패시베이션막이 형성된다. 이들의 상층의 절연막의 막응력에 의하여 제1알루미늄 배선층이 단선되는 경우가 있다.
이와 같은 스트레스·마이그레이션 현상에 대한 내성을 높이기 위하여 고융점 금속을 포함한 상층 금속층이 알루미늄 합금층의 위에 형성된다.
또, 제1알루미늄 배선층의 주요부를 구성하는 알루미늄 합금층이 일렉트로·마이그레이션에 의하여 손상된 경우에 제1알루미늄 배서층 전체의 단선을 방지하기 위하여 상층 금속층이 알루미늄 합금층의 위에 형성된다.
더욱 일렉트로·마이그레이션이란 고밀도의 전자류가 배선 금속원자에 충돌, 산란한 때, 금속원자가 이동하는 현상을 말한다. 이 일렉트로·마이그레이션의 효과에 의하여 결정 입계에 따라서 보이드(Void)라 불리는 배선층의 결손이 발생한다. 이 보이드는 점차로 성장하여 배선층의 단면적의 감소와 더불어 전류밀도가 증대하고 발열, 단선을 일으킨다.
(d) 또, 제1알루미늄 배선층의 최상층부는 알루미늄 합금층으로 구성되면은 관통홀 형성시에 생기는 잔유물이나 반응 생성물 등을 제거하는 것이 곤란하다는 문제를 일으킨다.
제36도는 제1알루미늄 배선층의 표면을 노출시키는 관통홀을 형성할 때에 발생하는 문제점을 나타내는 단면도이다.
제1알루미늄 배선층의 최상층부로서 알루미늄 합금층(12)의 표면이 노출되도록 관통홀(19)이 층간절연막(14)에 형성되어 있다. 이 관통홀(19)의 형성시에 있어 에칭 공정에 있어서 잔유물(20a)이 관통홀(19)의 측벽에 잔존한다.
이 잔유물(20a)은 층간절연막(14)의 위에 형성된 포토레지스트 막을 에칭(Ashing)에 의해 제거된 후에도 잔존한다.
또 관통홀(19)의 저면, 즉 노출된 알루미늄 합금층(12)의 표면에는 변질물(20b) 등이 형성되어 있다.
이들의 잔유물(20a)이나 변질물(20b)을 제거하고 관통홀(19)에 있는 제1알루미늄 배선층과 제2알루미늄 배선층과의 계면을 안정화시키기 위하여 세정처리가 행해질 필요가 있다.
그렇지만 이 세정처리를 산이나 알칼리의 용액을 사용한 습식화학 처리에 의하여 하는 것은 곤란하다.
그것은 관통홀(19)에 의하여 노출된 알루미늄 합금층(12)의 표면이 산이나 알칼리의 용액에 의하여 부식되기 때문이다. 관통홀(19)의 세정처리를 습식화학 처리에 의하여 충분히 하기 위하여 제1알루미늄 배선층의 최상층부로는 알루미늄 합금층(12)의 위에 고융점 금속을 포함한 상층 금속층(13)이 형성된다.
(e) 이상의 (a)∼(d)의 이유에서 제1알루미늄 배선층의 최상층부에는 고융점 금속을 포함한 상층 금속층이 형성된다. 그렇기는 하지만 관통홀의 영역에 있어서는 제1알루미늄 배선층을 구성하는 알루미늄 합금층(12)과 제2알루미늄 배선층(15)이 상층 금속층(130)을 사이에 끼워 접속되어 있다. 그 때문에 이와 같은 배선 접속 구조로는 상층 금속층(130)을 사이에 끼지 않은 구조에 비하여 상층 금속층의 부분만큼 관통홀 저항치가 커지고 있다. 예를 들면 비저항이 100×10-6Ω·cm의 고융점 금속을 포함한 상층 금속층을 0.1㎛의 막두께로 형성한 경우, 0.8㎛각의 관통홀의 저항치는 약 0.2Ω만큼 증대하고 고융점 금속을 포함한 상층 금속층을 사이에 끼우지 않은 경우에 비하여 약 2∼4배로 된다. 또 통상, 층간절연막(14)을 형성할때 이루어진 400∼500℃의 열처리에 의하여 고융점 금속을 포함한 상층 금속층(130)과 알루미늄 합금층(12)이 반응하여 새로운 합금층을 형성하는 경우가 있다. 예로 Ti을 포함한 상층 금속층(130)이 형성되는 경우에는 알루미늄과 티탄의 반응이 진행하여 관통홀의 저항치는 현저히 증대한다.
이상과 같이 제1알루미늄 배선층의 최상층부라 하여 고융점 금속을 포함한 상층 금속층을 사용하는 위에 상기 (a)∼(d)로 나타낸 역할을 달성하였다 하더라도 관통홀의 저항치를 상승시키는 문제점이 있었다. 특개소 64-80065호 공보에는 제1알루미늄 배선층의 최상층부라 하여 MoSix로된 상층 금속층이 형성된 구조가 표시되지만 상기 (a)-(d)로 나타낸 역할을 완수하고 또한 관통홀 저항치의 상승을 억제한 배선 접속 구조는 표시되 있지 않다.
본 발명의 목적은 상술한 바와 같은 문제점을 해결하는 것으로 제1알루미늄 배선층의 최상부에 있는 반사율을 저감하고 힐럭(hillock)의 발생을 방지하고 신뢰성을 향상시킴과 동시에 관통홀의 영역에 있어 잔유물을 저감시켜 계면을 안정화시켜 관통홀 저항치의 상승을 억제하는 것이 가능한 배선 접속 구조 및 그 제조방법을 제공하는 것이다.
본 발명의 일태양에 따른 반도체 집적 회로 장치의 배선 접속 구조는 적어도 2층의 알루미늄 배선이 접속공을 통하여 전기적으로 접속되는 것에 있어 주 표면을 가진 반도체 기판과 제1의 알루미늄 배선층과 절연층과 제2의 알루미늄 배선층을 비치한다.
제1의 알루미늄 배선층은 알루미늄 함유층과 그의 알루미늄 함유층의 위에 형성된 고융점 금속 함유층을 포함하고, 반도체 기판의 주 표면상에 형성되어 있다. 절연층은 고융점 금속 함유층의 표면에 달하는 관통공을 가지고 있고, 제1의 알루미늄 배선층의 위에 형성되어 있다. 제2의 알루미늄 배선층은 관통공을 통하여 고융점 금속 함유층의 표면에 접촉함에 따라 제1의 알루미늄 배선층에 전기적으로 접속되어 있다. 고융점 금속 함유층은 제2의 알루미늄 배선층에 접촉하는 접촉부와 제2의 알루미늄 배선층에 접촉하지 않은 비접촉부를 포함한다.
접촉부는 비접촉부보다 작은 막두께를 갖고 있다.
본 발명의 또 다른 태양에 따른 반도체 집적 회로 장치의 배선 접속 구조의 제조방법에 의하면 먼저 알루미늄 함유층과 그의 알루미늄 함유층의 위에 형성된 고융점 금속 함유층을 포함한 제1의 알루미늄 배선층이 반도체 기판의 주 표면상에 형성된다.
제1의 알루미늄 배선층의 위에는 절연층이 형성된다. 이 절연층을 선택적으로 제거하는 것에 의하여 적어도 고융점 금속 함유층의 표면을 노출되는 관통공이 형성된다. 관통공을 통하여 그 표면이 노출하는 고융점 금속 함유층의 부분의 막두께가 감소하도록 고융점 금속 함유층이 선택적으로 제거된다. 관통공을 통하여 고융점 금속 함유층의 표면에 접촉하도록 절연층의 위에 제2의 알루미늄 배선층이 형성된다.
본 발명에 있어서는 제2의 알루미늄 배선층에 접촉하는 접촉부(관통공 형성 영역)에 있어서, 제1의 알루미늄 배선층을 구성하는 고융점 금속 함유층의 막두께는 비접촉부에 비하여 작게되어 있다.
그 때문에 관통홀 저항치의 상승을 억제할 수 있다.
또 관통공에 의해 노출되는 표면부에 고융점 금속 함유층이 적어도 존재한다면 관통공 형성시의 에칭 공정에 있어서 발생한 잔유물이나 변질물이 산이나 알칼리를 포함한 용액을 사용하여 습식 화학 처리에 의하여 그 표면부를 세정하는 것이 가능하다. 환언하면 관통홀 저항치의 상승을 억제하기 위해 관통공에 의해 그 표면이 노출되는 고융점 금속 함유층의 부분의 막두께를 아무리 얇게하여도 좋다.
한쪽 관통공 형성 영역 이외의 영역에 있어서는 즉 제2의 알루미늄 배선층에 접촉하지 않은 고융점 금속 함유층의 막두께는 접촉부의 막두께보다 크게 되도록 설정된다. 고융점 금속 함유층의 비접촉부는 제1의 알루미늄 배선층의 최상층부에서의 반사율을 저감시키는 것이 되므로 제1의 알루미늄 배선층의 위에 형성되는 레지스트 패턴의 오차 발생에 대한 여유를 확대할 수 있다. 또 비접촉부에 있는 고융점 금속 함유층은 열처리에 동반한 알루미늄 합금층의 표면에서 힐럭(hillock)의 발생을 방지한다.
또다시 비 접촉부에 있어 고융점 금속 함유층은 그 위에 형성되는 절연층의 막응력에 의하여 알루미늄 합금층이 손상되는 것을 방지한다.
이상과 같이 제1의 알루미늄 배선층을 구성하는 고융점 금속 함유층이 본래의 역할을 달성하고 또한 제2의 알루미늄 배선층에 접촉하는 부분에 있어 관통홀 저항치의 상승을 억제할 수 있다.
이하 본 발명의 일 실시예를 그림을 참조하여 설명한다.
제1도는 본 발명에 따른 배선 접속 구조의 한 실시예를 표시한 부분 단면도이다.
제2도는 제1도의 관통홀의 부분을 확대하여 표시한 부분 단면도이다.
이들의 도면을 참조하면 P형 실리콘 기판(1)에 P형 웰(2)와 n형 웰(3)이 형성되어 있다.
P형 웰(2)과 n형 웰(3)의 소자 형성 영역을 전기적으로 분리하기 위하여 두터운 실리콘 산화막으로된 분리 산화막(5)과 그 밑에 P형 불순물 영역으로된 반전 방지 영역(4)이 형성되어 있다.
P형 웰(2)의 소자 형성 영역에는 n형 MOS 트랜지스터(8)가 형성되어 있다.
이 n형 MOS 트랜지스터(8)는 한쌍의 소오스 및 드레인 영역으로써 n형 불순물 영역(81,82)과 그들의 사이에 형성된 게이트 전극(7)을 포함하며, 게이트 전극(7)은 폴리실리콘층(71)으로된 하층부분과 텅스텐 실리사이드층(72)으로된 상층부분을 포함한다.
게이트 전극(7)은 게이트 산화막(6)의 위에 형성되어 있다. n형 불순물 영역(81,82)은 LDD 구조를 갖는다. 한쪽 n형 웰(3)의 소자 형성 영역에는 P형 MOS 트랜지스터(9)가 형성되어 있다. P형 MOS 트랜지스터(9)는 n형 MOS 트랜지스터(8)와 같게 한쌍의 소-스 및 드레인 영역으로서 P형 불순물 영역(91,92)과 그들의 사이에 형성된 게이트 전극(7)을 포함한다.
n형 불순물 영역(81,82), P형 불순물 영역(91,92)의 각각에 접속하도록 제1알루미늄 배선층(1A)이 실리콘 산화막(10)의 위에 형성되어 있다. 제1알루미늄 배선층(1A)은 배리어 메탈층(11)과 알루미늄 합금층(12)과 상층 금속층(13)을 포함한다. 배리어 메탈층(11)은 TiN막 등으로 형성된다.
알루미늄 합금층(12)은 Al-Si 합금, Al-Si-Cu 합금, Al-Cu 합금 등의 알루미늄계 합금의 막으로 구성된다. 상층 금속층(13)은 티탄-텅스텐(Ti-W)합금, 몰리브덴 실리사이드(MoSi), 텅스텐 실리사이드(WSi), 텅스텐(W), 티탄 나이트라이드(TiN) 등으로 구성된다.
제1알루미늄 배선층(1A)을 덮도록 층간절연막(14)이 형성된다. 이 층간절연막(14)에는 상층 금속층(13)의 표면이 적어도 노출하도록 관통홀(19)이 설치되 있다. 이 관통홀(19)을 통하여 상층 금속층(13)의 표면에 접촉하는 것에 따라 제1알루미늄 배선층(1A)에 전기적으로 접속하도록 제2알루미늄 배선층(15)이 형성되어 있다. 이 제2알루미늄 배선층(15)을 덮도록 패시베이션막(16)이 형성되어 있다.
이상과 같이 구성된 배선 접속 구조에 있어, 제1알루미늄 배선층(1A)의 최상층부를 구성하는 상층 금속층(13)은 두 종류의 막두께(t1,t2)를 갖는다. 즉 제2도에 표시되는 바와 같이 상층 금속층(13)중에 제2알루미늄 배선층(15)에 접촉하지 않은, 즉 층간절연막(14)에 의하여 덮혀진 영역의 비콘택트 부분(131)은 막두께(t1)을 갖는다.
상층 금속층(13)중에 제2알루미늄 배선층(15)에 관통홀(19)을 통하여 접촉하는 콘택트 부분(132)은 막두께(t2)를 갖는다. 콘택트 부분(132)의 막두께(t2)는 비콘택트 부분(131)의 막두께(t1) 보다는 적다.
바람직하게는 막두께(t1)는 500Å 이상이며 막두께(t2)는 500Å 미만이다.
이와 같이하여 관통홀(19)을 통하여 제2알루미늄 배선층(15)에 접촉하는 상층 금속층의 콘택트 부분(132)의 막두께를 비콘택트 부분(131)의 막두께보다 적게하는 것에 따라 관통홀 저항치의 상승을 억제하는 것이 가능하다. 또 비콘택트 부분(131)의 막두께(t1)를 500Å 이상으로 설정하면 후에 기술하는 바와 같이 그 표면의 반사율을 낮은치로 안정화시킬 수 있다.
상층 금속층의 비콘택트 부분(131)은 제1알루미늄 배선층의 최상층부의 표면에서 반사율을 낮게하여 후공정의 열처리에 의한 알루미늄 합금층(12)에 있어 힐럭(hillock)의 발생을 회피시킴과 동시에 층간절연막(14)의 막응력 등으로 알루미늄 합금층(12)의 손상도 방지한다.
이와 같은 상층 금속층(13)의 역할을 유지한 위에 콘택트 부분(132)의 막두께를 보다 작게 설정함에 따라 관통홀 저항치의 상승도 억제하는 것이 가능하게 된다.
다음에 본 발명의 배선 접속 구조의 형성방법의 한가지 실시예에 대하여 설명한다.
제3도∼제15도는 본 발명의 배선 접속 구조의 제조방법의 각 공정에 있어서 단면구조를 차례로 표시하는 부분 단면도이다.
제3도를 참조하면, P형 실리콘 기판(1)에 P형 웰(2)와 n형 웰(3)이 형성된다.
P형 웰(2), n형 웰(3)의 각각 소자 형성 영역을 전기적으로 분리하기 위하여 두터운 실리콘 산화막으로된 분리산화막(5)과 그 밑에 P형 불순물 영역으로된 반전 방지 영역(4)이 형성된다.
P형 웰(2)의 소자 형성 영역에는 n형 MOS 트랜지스터(8)가 형성되어 n형 웰의 소자 형성 영역에는 P형 MOS 트랜지스터(9)가 형성된다.
n형 MOS 트랜지스터(8)의 소-스 및 드레인 영역으로서 n형 불순물 영역(81,82), P형 MOS 트랜지스터(9)의 소오스 및 드레인 영역(91,92)의 각각의 표면을 노출하도록 실리콘 산화막(10)에 콘택트 홀이 설치된다.
제4도를 참조하면, 콘택트 홀을 통하여 n형 불순물 영역(81,82), P형 불순물 영역(91,92)의 각각의 표면에 접촉하도록 배리어 메탈층(11)이 반응성 스퍼터링법에 의하여 약 1000Å의 막두께로 형성된다.
이 배리어 메탈층(11)의 위에는 알루미늄 합금층(12)이 스퍼터링법을 사용하여 2000-10000Å정도의 막두께로 형성된다.
다시, 이 알루미늄 합금층(12)의 위에는 고융점 금속을 포함한 상층 금속층(131)이 500Å 이상의 막두께를 갖도록 스퍼터링법을 사용하여 형성된다.
제5도에 표시함과 같이, 전면상에 포토레지스트 막(17)이 형성된다. 이 포토레지스트(17)의 소정의 노광영역(17a)에만 빛이 화살표로 표시된 바와 같이 조사된다.
이때 알루미늄 합금층(12)의 위에는 상층 금속층(131)이 형성되어 있으므로 포토레지스트 막(17)에 조사된 빛이 상층 금속층(131)의 표면에서 반사하는 정도는 저감된다.
그 때문에 반사광에 의하여 포토레지스트 막(17)의 노광 영역이 확대되는 정도가 저감된다.
제6도를 참조하면, 포토레지스트 막(17)에 현상처리가 되어 있는 것에 따라 레지스트의 패터닝이 행해진다.
제7도에 표시함과 같이, 패터닝된 포토레지스트 막을 마스크로서 사용하여 상층 금속층(131), 알루미늄 합금층(12), 배리어 메탈층(11)이 마그네트론 반응성 이온 에칭(RIE)기술을 사용하여 선택적으로 제거된다.
상층 금속층(131), 알루미늄 합금층(12), 배리어 메탈층(11)의 에칭 공정은 동일한 마그네트론 반응성 이온 에칭 장치내서 행해진다.
이 에칭 공정에서 사용되는 가스 종류는 SiCl4, Cl2, CF4, SF6등이 있다. 또 이 에칭 공정에 있어서는 실리콘 기판(1)은 약 140℃ 정도에 가열되어 있다.
제8도를 참조하면 전면상에 층간절연막(14)이 형성된다. 일예로서 이 층간절연막은 실리콘 산화막으로된 하층부분과 SOG막으로된 중앙층부분과 실리콘 산화막으로된 상층부분으로 구성된다.
상층부분과 하층부분을 구성하는 실리콘 산화막은 플라즈마 CVD법에 의하여 약 300℃의 가열온도로 원료가스로서 SiH4, N2O 계의 가스를 사용하여 형성된다. 상층의 실리콘 산화막은 약 6000Å의 막두께로 형성되어 하층의 실리콘 산화막은 약 2000Å의 막두께로 형성된다. 중앙층부분을 구성하는 SOG막은 실리콘 농도 1∼5%의 SOG 용액을 회전도포 함으로써 형성된다.
또 이 SOG막은 150∼450℃의 온도로 핫(hot)·플레이트상에서 베이크 처리가 행해진 후 400℃ 점도의 온도로 15-30분간 소성하는 것에 따라 형성된다.
제9도를 참조하면, 포토레지스트(18)가 전면상에 형성된다. 소정의 영역(18a)에만 빛을 조사하는 것에 의해 포토레지스트 막(18)의 노광처리가 행해진다. 이때 알루미늄 합금층(12)의 위에는 상층 금속층(131)이 형성되어 있으므로 입사된 빛이 층간절연막(14)을 통과하여 상층 금속층(131)의 표면에서 반사하는 정도는 저감된다. 그 때문에 그 반사광에 의하여 포토레지스트(18)의 노광 영역이 확대하는 정도는 저감된다.
제10도를 참조하면, 현상처리가 행해지는 것에 따라 포토레지스트 막(18)이 패터닝된다.
제11도에 표시함과 같이, 패터닝된 포토레지스트 막(18)을 마스크로서 사용하여 층간절연막(14)이 희석된 불산 용액에 의하여 웨트(wet)에칭됨으로써 약 4000Å 정도의 깊이까지 제거된다.
이와 같이하여 관통홀의 테이퍼(taper)부분(191)이 형성된다.
다음에 층간절연막(14)이 반응성 이온 에칭 등의 이방성 에칭 기술에 의하여 선택적으로 제거되는 것으로써 상층 금속층(131)의 표면이 노출하도록 관통홀의 수직부(192)가 형성된다.
이 이방성 에칭에 있어서 사용되는 가스종류는 CHF3(또는 CF4)와 O2(또는 CO2, Ar, He) 등의 여러가지 가스의 조합을 들 수가 있다.
제12도를 참조하면, 포토레지스트 막(18)을 마스크로서 사용하여 상층 금속층의 표면이 노출되어 있는 부분(132)만이 막두께를 감소하도록 선택적으로 제거된다. 이때 사용되는 에칭 장치는 상기의 이방성 에칭 공정으로 사용된 장치와 동일하여도 좋다.
또 이 이방성 에칭 공정으로 사용되는 가스 종류는 상술한 층간절연막(14)의 에칭으로 사용되었던 가스종류와 동일하여도 좋다. 그렇지만 그 경우 수십 Å/분 정도의 에칭 속도로 고융점 금속을 포함한 상층 금속층(131)이 제거됨으로 에칭 속도를 향상시키기 위하여 SF6와 SiCl4와 Cl3의 혼합가스 또는 CF4와 SiCl4와 Cl2의 혼합가스를 사용하여도 좋다. 더욱 이 상층 금속층의 에칭 공정은 콘택트 부분(132)의 막두께가 500Å 미만의 소정의 막두께가 되도록 에칭시간이 제어되어 행해진다.
제13도를 참조하면, 포토레지스트 막(18)이 산소 플라즈마를 사용하여 에칭됨으로서 제거된다. 이와 같이하여 상층 금속층의 콘택트 부분(132)의 표면이 적어도 노출하도록 관통홀(19)이 형성된다. 이때 관통홀(19)의 측벽이나 콘택트 부분(132)의 표면에 존재하는 잔유물이나 변질물을 제거하기 위하여 산이나 알칼리를 사용한 습식화학 처리에 의하여 그 표면이 세정되어도 알루미늄 합금층(12)의 위에는 상층 금속층의 콘택트 부분(132)이 형성되어 있으므로 알루미늄 합금층(12)이 부식되는 등의 문제는 생기지 않는다.
제14도를 참조하면, 관통홀(19)를 통하여 콘택트 부분(132)에 접촉하도록 알루미늄계 합금으로된 제2알루미늄 배선층(15)이 7000-15000Å 정도의 막두께로 스퍼터링법을 사용하여 형성된다. 이 제2알루미늄 배선층(15)의 패터닝은 포토리소그래피 기술을 사용하여 행하고 그 에칭 공정은 예컨데 SiCl4와 Cl2와 CF4의 혼합가스를 사용하여 140℃ 정도의 가열온도하에 행해진다.
최후에 제15도에 표시함과 같이, 제2알루미늄 배선층(15)을 덮도록 실리콘 질화막으로된 패시베이션막(16)이 플라즈마 CVD법을 사용하여 7000∼10000Å 정도의 막두께로 형성된다.
이 막 형성은 SiH4와 NH3의 혼합가스를 사용하여 300℃ 정도의 가열온도하에서 행해진다.
다음 레지스트막의 패터닝 공정에 있어서 조사되는 빛의 반사율과 상층 금속층의 막두께와의 관계에 대하여 설명한다.
제16도는 알루미늄막의 표면에서 반사율을 100%로 한 경우의 전반사율(%)과 티탄 나이트라이트(TiN)와 막두께(Å)와의 관계를 표시하는 그래프이다. 도면에 표시되는 바와 같이 실리콘기판의 위에 1000Å의 막두께를 가진 텅스텐막이 형성되어 있다.
이 텅스텐막의 위에 TiN막이 형성된 상태로 TiN막의 표면에서의 빛의 전반사율이 측정되어 있다. 조사된 빛으로는 i-선(365nm), g-선(436nm)이 사용되고 있다.
도면에서 명백함과 같이 상층 금속층을 구성하는 막이 TiN막의 경우 적어도 그 막두께가 500Å 이상이라면 낮은 반사율을 가진 TiN막이 얻어진다. 그렇지만 이 막두께의 범위는 막두께의 약간변동에 대하여 반사율이 민감하게 변화하는 막두께의 영역을 포함하기 때문에 안정된 반사율을 얻기 위하여는 막두께를 제어하는 것이 중요하다. 그 때문에 상층 금속층을 구성하는 막이라 하여 TiN막을 사용하는 경우에는 1000Å 이상의 막두께인 것이 실용적으로 바람직하다.
제17도는 전반사율(%)과 텅스텐(W)의 막두께(Å)와의 관계를 표시하는 그래프이다. 도면에서 명백함과 같이 상층 금속층을 구성하는 막으로서 텅스텐 막을 사용하는 경우, 적어도 그 막두께가 500Å 이상이라면 막두께에 대하여 안정된 반사율을 가지고 있는 것이 얻어진다. 500Å 미만의 막두께에는 텅스텐막의 반사율이 막두께에 대하여 민감히 변동하기 때문에 그 범위의 막두께를 가진 텅스텐막은 실용적은 아니다.
제18도는 전반사율(%)과 텅스텐 실리사이드(WSi)의 막두께(Å)와의 관계를 표시하는 그래프이다. 도면에서 명백함과 같이 제17도와 같은 모앙으로 500Å 이상의 막두께에 대하여는 반사율이 안정된 텅스텐 실리사이드막이 얻어진다.
더욱 티탄-텅스텐(Ti-W)막, 몰리브덴(Mo)막, 티탄(Ti)막 등에 대하여도 제17도, 제18도에 표시된 것과 같은 관계가 얻어진다.
이상의 것에서 제2도에 표시되는 상층 금속층의 비콘택트 부분(131)의 막두께(t1)는 반사율을 고려한다면 500Å 이상이 바람직하다. 비콘택트 부분(131)이 500Å 이상의 막두께를 가진 경우에는 하층의 알루미늄 합금층(12)에 있는 힐럭의 발생을 방지하여 얻는다.
다시 비콘택트 부분(131)이 500Å 이상의 막두께를 가진 경우에는 하층의 알루미늄 합금층(12)이 스트레스 마이그레이션이나 일렉트로 마이그레이션에 의하여 손상된 경우에 있어서도 상층 금속층의 비콘택트 부분(131)은 제1알루미늄 배선층 전체로서의 단선을 방지하도록 동작한다.
비콘택트 부분(131)의 막두께(t1)의 상한치는 특히 규정된 것은 아니다. 그렇지만 막두께(t1)를 크게하면 실질적으로 제1알루미늄 배선층 전체의 막두께가 크게됨으로 그 위에 형성된 층간절연막(14)에 의한 매입, 평탄화가 곤란하게 된다. 그 때문에 비콘택트 부분(131)의 막두께(t1)는 수천 Å 이하인 것이 바람직하다.
제19도는 관통홀 저항치(kΩ)와 상층 금속층의 콘택트 부분의 막두께(t2)(Å)와의 관계를 표시하는 그래프이다. 관통홀 저항치는 0.8㎛각의 관통홀이 106개, 연쇄적으로 접속된 상태로 측정된다. 도면에서 명백함과 같이 비저항치가 큰 경우, 예컨데 텅스텐 실리사이드(WSi)막의 경우에는 막두께(t2)가 약간 변화하는 만큼 관통홀 저항치는 크게 변화한다. 또 텅스텐(W)막과 같은 비저항치가 -12μΩcm(비교하기 위해, 알루미늄막은 ∼3μΩcm)과 적은 경우에도 열처리에 의하여 고융점 금속과 알루미늄이나 실리콘이 반응하여 비저항치가 큰 합금층이 형성되므로 관통홀 저항치는 예상 이상으로 상승한다.
이상의 이유에 의해 관통홀 저항치의 상승은 디바이스 성능의 열화를 초래하는 것으로 되도록이면 작게하는 것이 바람직하다. 그렇지만은 콘택트 부분의 막두께(t2=0)라하면 관통홀 형성을 위한 에칭 공정에 있어 알루미늄 합금층의 표면이 노출하므로 관통홀의 측벽면이나 계면에 존재하는 잔유물이나 변질물을 제거하는 것이 극히 곤란하다.
이 잔유물은 관통홀의 내부에 남아서 관통홀·콘택트 불량을 일으키는 등 수율 저하의 원인도 된다. 따라서 콘택트 부분의 막두께(t2>0)로 막두께(t2)는 0에 가까운 것이 바람직하다. 그것에 의하여 관통홀 저항치의 상승을 되도록이면 억제하는 것이 기대된다. 비콘택트 부분의 막두께(t1)가 500Å 이상인 것을 바란다는 점을 고려한다면 콘택트 부분의 막두께(t2)는 500Å 미만으로 될 수 있으면 적은 것이 바람직하다.
이상과 같이 본 발명에 의하면 제1알루미늄 배선층의 최상층부에 있어 반사율의 저감을 예측할 수 있어 제1알루미늄 배선층을 구성하는 알루미늄 합금층의 표면에서의 힐럭의 발생을 방지할 수 있고, 제1알루미늄 배선층의 단선에 대한 신뢰성도 향상시킬 수가 있다. 또 상기의 장점을 유지하는 동시에 제1알루미늄 배선층과 제2알루미늄 배선층과의 접촉부에 있어 계면의 세정처리를 용이하게 할 수가 있어 또한 관통홀 저항치의 상승을 억제하는 것이 가능하다.

Claims (17)

  1. 알루미늄 함유층과 상기 알루미늄 함유층위에 형성된 고융점 금속 함유층을 포함하는 제1알루미늄 배선층과, 상기 제1알루미늄 배선층상의 절연층과, 상기 절연층을 완전히 관통하여 고융점 금속 함유층으로 연장되며 상기 고융점 금속 함유층 밑으로 관통하지 않는 관통홀 및 상기 절연층위에 형성되어 상기 고융점 금속 함유층과 접촉하도록 상기 관통홀을 통해 연장되는 제2알루미늄 배선층을 구비하는 반도체 장치의 배선 구조.
  2. 제1항에 있어서, 상기 고융점 금속 함유층은 500Å 두께를 가지며 상기 관통홀은 500Å 이하의 두께로 상기 알루미늄 함유층으로 연장되는 것을 특징으로 하는 반도체 장치의 배선 구조.
  3. 제2항에 있어서, 상기 고융점 금속 함유층이 1000Å의 두께를 가지는 티탄 나이트라이드로 형성됨을 특징으로 하는 반도체 장치의 배선 구조.
  4. 제2항에 있어서, 상기 고융점 금속 함유층이 500Å의 두께를 가지는 텅스텐 함유층으로 형성됨을 특징으로 하는 반도체 장치의 배선 구조.
  5. 제4항에 있어서, 상기 고융점 금속 함유층이 텅스텐층으로 형성됨을 특징으로 하는 반도체 장치의 배선 구조.
  6. 다른층의 상부에 있으며, 상부와 하부 도전층을 구비하는 제1배선층과, 상기 절연층을 완전히 관통하여 상기 아래에 놓인 상부 도전층으로 연장되며 상기 아래에 놓인 상부 도전층을 관통하지 않는 관통홀과, 상기 절연층위에 형성되며 상기 관통홀을 통해 상부 도전층과 접촉에 의해 상기 제1배선과 전기적으로 접촉하도록 상기 관통홀을 통해 연장되는 제2배선층을 포함하는 반도체 장치의 배선 구조.
  7. 제6항에 있어서, 상기 상부 도전층은 하부 도전층보다 높은 저항을 갖는 것을 특징으로 하는 반도체 장치의 배선 구조.
  8. 제6항에 있어서, 상기 하부 도전층은 알루미늄을 포함하는 것을 특징으로 하는 반도체 장치의 배선 구조.
  9. 제6항에 있어서, 상기 상부 도전층은 상기 하부 도전층의 상부에 힐럭이 형성되는 것을 방지하는 물질을 포함하는 것을 특징으로 하는 반도체 장치의 배선 구조.
  10. 제6항에 있어서, 상기 상부 도전층은 고융점 금속을 포함하는 것을 특징으로 하는 반도체 장치의 배선 구조.
  11. 제6항에 있어서, 상기 상부 도전층은 하부 도전층 보다 낮은 반사율을 갖는 것을 특징으로 하는 반도체 장치의 배선 구조.
  12. 제6항에 있어서, 상기 상부 도전층은 상기 하부 도전층보다 높은 일렉트로마이그레이션과 스트레스마이그레이션 저항을 가지는 것을 특징으로 하는 반도체 장치의 배선 구조.
  13. 제6항에 있어서, 상기 상부 도전층은 상기 관통홀을 형성할때 에칭 스토퍼로서 역할을 하는 물질을 포함하는 것을 특징으로 하는 반도체 장치의 배선 구조.
  14. 제6항에 있어서, 상기 제1배선층은 상기 하부 도전층 하부에 형성된 배리어층을 포함하는 것을 특징으로 하는 반도체 장치의 배선 구조.
  15. 주 표면을 가지는 반도체 기판과, 상기 반도체 기판의 주 표면상에 형성된 반도체 소자와, 다른 층의 상부에, 상부와 하부 도전층을 포함하는 반도체 소자에 접속된 제1배선층과, 상기 절연층을 완전히 관통하여 연장되고 상기 상부 도전층을 관통하지 않는 관통홀을 가지는 제1배선층위에 형성된 절연층과, 상기 절연층위에 형성되며 상기 관통홀을 통해 상부 도전층과의 접촉에 의해 상기 제1배선층과 전기적으로 접속하도록 관통홀을 통해 연장되는 제2배선층을 포함하는 것을 특징으로 하는 반도체 장치의 배선 구조.
  16. 알루미늄 함유층과 상기 알루미늄 함유층위에 형성된 고융점 금속 함유층을 포함하는 제1알루미늄 배선층과, 상기 제1알루미늄 배선층위에 형성되며 상기 절연층을 완전히 관통하고 상기 알루미늄 함유층을 관통하지 않는 관통홀을 가지는 절연층과, 상기 절연층위에 형성되어 상기 고융점 금속 함유층과 접촉하도록 관통홀을 통하여 연장하는 제2알루미늄 배선층을 포함하며, 상기 고융점 금속 함유층은 적어도 1000Å의 두께를 가지는 티탄나이트라이드로 형성되고 상기 관통홀은 500Å 이하의 깊이로 고융점 금속 함유층으로 연장되는 것을 특징으로 하는 반도체 장치의 배선 구조.
  17. 알루미늄 함유층과 상기 알루미늄 함유층위에 형성된 고융점 금속 함유층을 포함하는 제1알루미늄 배선층과, 상기 제1알루미늄 배선층위에 형성되며 상기 절연층을 완전히 관통하고 상기 알루미늄 함유층을 관통하지 않는 관통홀을 가지는 절연층 및 상기 절연층위에 형성되어 상기 고융점 금속 함유층과 접촉하도록 관통홀을 통하여 연장하는 제2알루미늄 배선층을 포함하며, 상기 고융점 금속 함유층은 적어도 500Å의 두께를 가지는 텅스텐층으로 형성되고 상기 관통홀은 500Å 이하의 깊이로 고융점 금속 함유층으로 연장되는 것을 특징으로 하는 반도체 장치의 배선 구조.
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