KR100424835B1 - 장벽을갖지않는반도체구조및이러한구조에서의금속간접속형성방법 - Google Patents

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Abstract

반도체와 같은 소자에서 비인접층 간에서의 금속간 접속을 형성하기 위한 방법 및 장치가 제공되어 있다. 제1 금속 도체층(22)이 기판을 따라 제공된다. 반사 방지 캡층(26)이 제1 도체층(22) 상에 제공된다. 통로(30)는 유전층(28)의 상부면에서 제1 금속 도체(22)까지 연장되어 있으며 충전 금속(34)으로 거의 충전된다. 제2 금속 도체층(36)은 유전층(28)과 거의 충전된 통로 중 적어도 일부분에 증착되어 제1(22) 및 제2(36) 금속 도체가 전기 접속된다. 확산 라이너(33)는 선택적으로 통로(30) 중 적어도 일부를 따라 제공될 수 있다. 통로 충전 금속(34) 및 제2 도체층(36)은 일체로 형성될 수 있으며, 충전 금속(34)과 도체층(22, 36) 중 적어도 하나는 동일한 매트릭스 금속으로 형성되는 것이 바람직하다.

Description

장벽을 갖지 않는 반도체 구조 및 이러한 구조에서의 금속간 접속 형성 방법
발명의 기술적 분야
본 발명은 반도체 제품(semiconductor products)에 관한 것으로, 특히 인접한 도체 레벨 간에 전기 접속을 설정할 목적으로 전기 도전 물질로 충전되어지는 인접한 도체 레벨 사이에서 연장되어 있는 공동(cavities)을 갖고 있는 반도체 제품 및 그 제조 방법에 관한 것이다.
발명의 배경
반도체 부품을 더 소형화하는 데에는 많은 장애물이 존재하고 있다. 이들 장애물 중에는 소자의 적당한 동작을 보장하기 위해 금속 상호 접속층의 충전이 포함된다. 금속 상호 접속 신호 라인은 절연층에 형성되어진 비어(vias)를 통해 집적 회로의 하부 도전층과 접촉된다. 소자의 최적 동작을 보증하기 위해서는 비어를 상호 접속층으로 형성하는데 사용되는 금속으로 완전히 충전시키는 것이 바람직하다.
코스트, 물리적 특성 및 이용 가능성의 이유로, 집적 회로와 금속 상호 접속 라인의 제조시 선택 대상 금속으로서는 현재 알루미늄이 사용되고 있다. 상호 접속 라인은 전형적으로 스퍼터링 처리에 의해 형성되어지므로, 접촉 비어의 충전 최적성이 낮아질 수 있다. 예를 들어, 절연층의 상부면에 비교적 대량의 알루미늄이 축적되어짐으로써, 문제가 초래될 수 있다. 접촉 비어의 엣지에서 이러한 양의 알루미늄이 축적되어짐으로써, 비어를 완전히 충전시키기에 충분한 양의 알루미늄이 공급되기 전에 비어를 차단시키거나 방해할 수 있으므로 비어 내에 공극이 형성되어 비어 내의 구조가 불균일해진다. 이러한 문제는 특히 소규모 기하 구조를 이용하여 제조되는 집적 회로에서 심각해진다.
0.5㎛ 이하로 스케일된 차세대 기술과 같이 소규모 기하 구조에서 사용되는 미소 치수의 접점(contact)은 반드시 대규모 기하 구조의 소자보다 큰 종횡비(즉, 높이 대 폭의 관계)를 갖추어야 하므로, 상술된 비어 충전의 어려움이 증대한다. 예를 들어, 과도하게 큰 공극에 의해 설계시보다 접촉 저항이 상당히 커질 수 있다. 또한, 비어 충전 영역에 인접한 박막의 알루미늄 층 영역으로 전자가 이동되어(electromigration) 결국에는 회로가 개방되어 소자가 고장난다.
현행의 텅스텐 비어 처리는 TiN/Al-Cu/TiN 다레벨 리드(lead)와 같은 적절하게 패턴화된 금속 리드 상에 증착되어진 레벨간 유전체(ILD)에 대한 반응성 이온 에칭(RIE)을 통해 비어를 개구(opening)하는 것으로 시작된다. 이것에 이어서 Ti/TiN 접착층/확산 장벽이 증착되어지고, 최종적으로 텅스텐 플러그가 증착되어진다. 텅스텐 플러그와 상단 또는 하단 알루미늄 리드의 직접 접촉에 의해 비어 저항과 전자 이동 신뢰성에 손상을 끼칠 수 있다. 이러한 문제점이 초래되는 것에 대한 한가지 가능한 이론으로서는 알루미늄과 텅스텐의 상호 작용으로서, 이러한 상호 작용 중에 알루미늄 플럭스(flux)와 텅스텐 플럭스 간의 불군형으로 인해 키어켄달 공극(kirkendal void)의 형성이 증진되기 때문이다. 그러므로, RIE는 Al 리드 상의 TiN 캡(cap)층을 공격하지 않고, 알루미늄과 텅스텐을 더 분리시키기 위해 텅스텐 플러그를 증착하기 전에 다른 TiN 확산 장벽을 사용할 필요가 있다. 비어에서 확산 장벽을 사용할 시의 단점은 상단 금속 리드에서부터 하단 금속 리드까지 알루미늄과 구리의 확산을 원자 레벨로 차단시킨다는 것이다. 그 결과, 비어의 하단/Al-Cu 계면에서 큰 플럭스 발산이 일어나 전자 이동 성능이 약해진다.
플러그 처리에 있어서의 최근의 진보에서는 텅스텐 플러그를 고온/고압 스퍼터링 또는 화학 증착(CVD)에 의해 증착된 알루미늄 또는 구리 플러그로 대체시킬 수 있다는 것을 나타낸다. 이들의 훨씬 더 낮은 저항으로 인해, 증착된 알루미늄 또는 구리는 비어 내에서는 플러그로서 레벨간 유전체 필드 상에서는 도전 리드로서 동시에 사용될 수 있다. 이러한 것에 의해 플러그 에칭-백 처리(plug etch-back processing)의 필요성이 제거되어 제품 처리량(throughput) 및 수율이 증가한다.
그럼에도 불구하고, 고온 리플로우(reflow), 고압력 충전 또는 CVD를 활용하는 현행의 알루미늄 플러그 처리는 반응성 이온 에칭 중에 TiN 캡층이 그대로 보유되며 Ti/TiN 층을 리플로우 라이너/핵생성 시드(liner/nucleation seed)로서 사용한다는 점에서 텅스텐 처리와 유사하다. 실험 결과에 의하면 0.45㎛ 알루미늄 비어의 전기 저항은 텅스텐 플러그와 저항이 약 2.2Ω인 것에 비해 약 1.2Ω인 것으로 나타냈다. 그러나, 알루미늄 플러그의 비어 저항의 비균일성은 아주 크다. 또한, 알루미늄 플러그에 대한 비어 전자 이동 테스트 결과 텅스텐 플러그 기술에 비해 수명이 거의 개선되지 않은 것으로 밝혀졌다. 따라서, 알루미늄과 구리 비어 충전의 감소된 전기 저항 특성을 보다 완전하게 활용하기 위해서는 종래 기술에서 이용가능한 것보다 개선된 비어 저항 균일성과 개선된 전자 이동 성능을 갖는 알루미늄 및 구리 플러그 기술을 개발하는 것이 바람직할 것이다.
본 발명의 상기 및 그외의 장점에 대해서는 첨부된 도면을 참조하면서 기술한 이하의 상세한 설명으로부터 명백해질 것이다.
바람직한 실시예의 설명
이하에서 기술된 공정 단계 및 구조는 집적 회로의 제조에 대한 완전한 공정 흐름을 구성하지 않는다는 것은 물론이다. 본 발명은 본 기술 분야에서 현재 사용되는 집적 회로 제조 기술과 결합하여 실시될 수 있으므로, 통상적으로 실시되는 공정 단계 중 본 발명의 이해를 돕는데 필요한 것을 본 명세서에 기술하고 있다. 본 명세서와 함께 포함되며 제조 중에 집적 회로의 부분의 단면을 나타내는 도면은 일정한 비율로 도시된 것이 아니고 본 발명의 관련 특징들을 나타내도록 도시되었다.
상기한 결함 및 설계를 고려하여, 종래의 비어 구조, 특히 텅스텐으로 제조된 비어 구조에 비해 개선된 전기적 성능 및 신뢰성을 제공하는 새로운 알루미늄 및 구리 비어 구조를 제공한다. 후술하는 바와 같이, 본 발명의 비어 구조는 통상적으로 비어 하단에 증착되는 반사 방지 캡층 및 확산 장벽이 제거된 대신에, 알루미늄 또는 구리 플러그의 후속 증착을 용이하게 해주는 확산 라이너(diffusion liner)가 제공된다. 또한, 종래 기술의 확산 장벽과는 달리, 본 발명의 확산 라이너는 이 라이너를 지나는 금속 원자의 확산을 금지시키지 않도록 형성되어 있다.
동일 참조 부호는 도면 전체를 통해 대응하는 부분을 나타내고 있는 도면을 참조하면, 특히 제1도를 참조해 보면, 예시 목적상 개략적으로 참조 번호(20)로 표시된 공지된 알루미늄 충전된 비어 구조가 도시되어 있다. 구조(20)는 알루미늄-구리(0.5%)와 같은 전기 도전성 금속 합금으로 통상적으로 형성되는 하부 레벨 도체(22)를 포함한다. 도체(22)는 테트라에틸록시실란("TEOS")과 같은 절연 또는 유전 물질의 하위층(24)을 피복한다. 패터닝 전에 스퍼터링에 의해 통상적으로 TiN으로 형성되는 반사 방지 캡("ARC")층(26)을 증착시켜 포토리소그래피 동안 반사 입사를 최소화함으로써 소규모 기하 구조 패터닝을 행할 수 있다. 반사 방지 캡층은 TiW, TiN, TiWN, TaN, TaSiN 등과 같은 티타늄과 탄탈의 합금과, 드물게는 탄탈과 티타늄을 포함할 수 있다. 티타늄-텅스텐 및 TiN은 이들 물질이 순수 티타늄보다 산화에 대한 저항력이 강하기 때문에 캡층(26)으로서 사용하기에 적합하다. 그러나, TiW 및 TiN이 공기 중에 노출되면 박막의 산화 표면층이 현상되어 전기 저항이 증가할 수 있다. TiN 반사 방지 캡층과 하부 알루미늄 리드 계면에서 알루미늄 질화물이 형성되어져 다른 곤란한 문제가 초래될 수 있다. 현상된 티타늄 산화물과 알루미늄 질화물의 계면층은 통상적으로 비전도성이며 재현성이 없다. 그 결과, 상기 계면층에 대한 설계 적응 구현을 용이하게 실현할 수 없다. 따라서, 반사 방지 캡층(26)을 제거시키는 것이 바람직할 수 있는데, 반사 방지 캡층(26)이 제거됨으로써 두 계면층도 또한 제거되어져 낮은 접촉 저항 및 밀한(tight) 분포를 갖는 전기 접점의 제조가 증진된다.
반사 방지 캡층(26) 상에 SiO2와 같은 적절한 유전층(28)이 패턴 형성된다. 비어(30)가 반응성 이온 에칭되거나 유전층(28) 내에 형성되어 티타늄 막을 피복하는 TiW 막으로 이루어진 확산 장벽(32)과 정렬된다. 확산 장벽(32)은 화학 증착("CVD") 또는 물리적 증착("PVD")에 의해 도포되어 텅스텐 핵생성을 증가시키며, 보다 중요하게는 알루미늄과 텅스텐 간의 접촉 반응을 차단시킨다. 라이너(32)의 증착 후에, 비어(30)는 텅스텐과 같은 적절한 충전 물질 또는 플러그(34)로 화학 증착에 의해 충전된다.
보다 새로운 세대의 알루미늄 플러그 공정에 있어서, 본 발명과 함께 이하에서 상세히 기술된 바와 같이, 화학 증착("CVD")의 경우 핵생성 사이트를 제공하거나 리플로우의 경우 계면 습식을 제공하는데 라이너 층이 여전히 바람직하다. 그러나, 알루미늄 플러그 처리시에 라이너는 비어 하단에서 확산 장벽으로서 형성될 필요가 없는데, 그것은 플러그와 도체 모두 동일한 매트릭스 금속(matrix metal)으로형성되는 것이 바람직하지만, 반드시 동일한 합금으로 형성할 필요는 없기 때문이다. 본원에서 사용된 "매트릭스 금속"이라는 용어는 금속 합금을 포함하는 주 금속에 관련된다. 또한, 본 발명에서 제공된 바와 같이 비어 하단에서의 확산 장벽의 부재로 인해 플러그와 도체 간에서의 원자 상호 확산이 증진되어, 비어 저항과 플럭스 발산이 더욱 감소되어진다.
본 발명의 교시에 의하면, 비어와 하부 레벨 도체(22) 사이에 삽입된 반사 방지 캡층(26)은 비어 충전 전에 물리적 또는 화학적 에칭에 의해, 보다 바람직하게는 이방성 반응성 이온 에칭("RIE")에 의해 제거시킬 수 있다. 노출된 도체에 대한 추가의 건식 클린/에칭을 행할 수 있다. 반응성 이온 에칭은 독립된 에칭실에서 엑스시튜(ex-situ)하게 행해질 수 있거나, 또는 RIE 에칭실과 플러그 증착실을 갖는 클러스터 툴(cluster tool)에서 인시튜(in-situ)하게 행해질 수 있다. 플러그 증착실은 본원의 양수인인 텍사스 인스트루먼츠사에 양도되었으며, 본원에 참고가 되는 1995년 5월 23일 출원된 W. Hsu와 Q. Hong 씨에 의한 발명의 명칭이 "다단계 반도체 공동 충전 공정"[TI-20792]인 미국 특허원 제______호 또는 1994년 12월 12일자로 출원된 G. Dixit 및 R. Havemann 씨에 의한 발명의 명칭이 "고압, 저온 반도체 공동 충전 공정"인 미국 특허원 제08/354,590호에서 기재된 타입의 압출 충전물을 저온(약 400℃ 이하), 고압(300 내지 1200 기압)으로 행해지도록 조작되는 것이 바람직하다.
제2A 내지 2D도를 참조해 보면, 본 발명의 장벽없는 플러그 구조의 구성을 위한 공정 단계가 도시되어 있다. 제2A도를 참조해 보면, 개략적으로 참조번호(20')로 표시된 구성 중의 반도체 소자가 도시되어 있다. 이러한 구성 단계에서의 소가(20')는 알루미늄-구리(0.5％)와 같은 적절한 금속으로 형성된 도전 금속층(22)을 지지하는 테트라에틸록시실란("TEOS") 또는 보론 포스페이트 실리케이트유리("BPSG") 플라즈마 증강된 TEOS와 같은 유전 물질층(24)을 포함한다. 그러나, 금속층(22)으로서 다음의 조성물 즉 (1) Al-Cu(～0-～4%); (2) Al-Ge(～0-～5%)-Cu(～0-～4%); (3) Al-Sc(～0.1-～0.3%); (4) Al-Si(～0-～1%)-Cu(～0-～4%) ; (5) Al-Si(～0-～1%)-Sc(～0.1-～0.3%);와 (6) Cu-Ti(x), Cu-Al(x) 및 Cu-Mg(x) (여기서 x는 상기 각각의 구리 합금에 대해 ～0.1%<x<～1%) 중 필수적으로 하나 이상으로 구성되어 있는 그룹에서 선택된 금속과 같은 다른 적절한 금속을 사용할 수 있으며, 상기 조성은 단독 또는 조합하여 사용될 수 있다.
금속층(22)은 약 300℃의 온도에서 스퍼터링에 의해 증착될 수 있다. 금속층(22) 상에 상기에서 인식된 화학 조성물을 가진 반사 방지 피복층 또는 캡층(26)을 스퍼터링에 의해 증착시킬 수 있다. 이러한 반사 방지 피복층은 전형적으로 TiN으로 형성되며 약 50nm의 두께로 스퍼터링에 의해 증착된다. 반사 방지 피복층(26) 상에 유전층(28)이 약 2,000nm의 두께까지 제공된다. 유전층은 플라즈마 증가된 화학 증착("PECVD") 또는 스핀-온-그래스에 의해 증착될 수 있다.
반응성 이온 에칭("RIE")과 같은 적절한 처리를 행하여 유전층(28) 내에 폭 약 0.25 내지 0.50㎛와 깊이 약 1㎛의 비어(30, 제2B도)를 형성한다. 에칭 처리에 의해, 유전층(28)의 상부면에서, 유전층(28)과 (선택적으로) 반사 방지 피복층(26)을 통해, 금속 도체(22)의 상부면까지 연장하는 개구(30)가 형성된다. 이와는 다르게, 비어(30) 아래의 반사 방지 피복층(26)을 별도의 처리를 통해 에칭시킬 수 있다. 본 기술 분야에 공지되어 있는 바와 같이 하부 금속층(22)의 에칭을 방지하도록 적절한 에칭제를 선택한다. 선택적으로 노출된 도체(22)에 대한 건식 클리닝 및/또는 에칭을 추가로 제공할 수 있다. 반응성 이온 에칭은 독립된 에칭실에서 엑스시튜(ex-situ)하게 행할 수 있거나, RIE실을 갖는 클러스터형 툴에서 인시튜(in-situ)하게 행해질 수 있다.
장벽의 대향측 상의 금속층 간의 상호 확산을 금지시키도록 비어 구조에 확산 장벽(32, 제1도)을 제공한 종래 기술의 플러그 충전 실시와 비교하여 볼 때, 본 발명에 따라 구성된 비어(30)는 비어 충전을 용이하게 하기 위한 약 100nm까지의 두께를 갖는 확산 라이너(33, 제2C도)를 포함하고 있으며 라이너(33)를 지나서 금속 원자가 상호 확산될 수 있다. 확산 라이너(33)는, 일례로, 티타늄, 구리, 알루미늄, 알루미늄-구리(～0 내지 ～4%), Tix-Sil-x(0<x<1), WxSil-x(0<x<1) 및, 비어(30)에 의해 상호 접속된 금속층들 간에서의 상호 확산을 심각하게 감소시키지 않는 다른 금속으로 형성될 수 있다. 확산 라이너(33)에 대한 적합한 증착 처리로서는 물리적 스퍼터링 및 화학 증착을 포함한다. 확산 라이너(33)에 의해서 약 80-450℃ 범위의 온도 및/또는 약 108-107amp-㎠의 전계 강도를 갖는 전계 영향 하에서 도체 및/또는 플러그에서 도체/플러그 원자, 도펀트/용질 원자가 상호 확산되어진다. 확산 라이너(33)는 또한 예를 들어 구리 또는 티타늄의 경우 도체/플러그 도펀트 원으로서 사용되어 도체의 전자 이동 저항을 개선시킬 수 있다. 또한,라이너(33)는 도체의 결정 방향을 변경시키는 시드를 제공할 수 있다.
금속 도체로 형성된 충전층 또는 플러그(34', 제2D도)가 본 기술에서 공지되어 있는 바와 같이 비어(30)를 피복하여 비어를 충전시킴으로써 층(22)과 같은 하부 도체층과 상부 도체층(36) 간의 전기적 접속을 제공한다. 충전층/플러그(34')는 상부의 제2 도체층(36)과는 별도로 독립된 부재로서 증착될 수 있으므로, 충전층/플러그(34')는 통로 개구를 지나 연장하여 일체의 플러그 제2 도체층을 형성하는 두터운 층으로서 증착될 수 있다. 금속 도체층(22 및 36) 중 하나 또는 둘 모두와 본 발명의 일체의 충전층/플러그-제2 도전층은 약 100 내지 1,200nm의 두께로 증착될 수 있다.
본 발명과 함께 각종의 플러그 충전 처리를 활용할 수 있지만, 바람직한 플러그 충전 실시는 본원 명세서에 참고가 되는 계류 중인 미국 특허원 제______호[TI-207492] 및 상술된 08/354,590호에서 기재된 저온, 고온 압출 실시이다. 선택적으로, 플러그(34')는 화학 증착에 의해 증착될 수 있다. 도체층(22 및 36) 중 하나 또는 둘 전부와 충전층/플러그(34')는 약 200 내지 600℃의 온도에서 물리적 스퍼터링에 이어서, 선택적으로 약 200 내지 600℃의 온도에서 약 300 내지 1,200 기압의 압력에서의 고압 어니일링에 이해 증착될 수 있다. 그러나, 파릴렌, PTFE 화합물, 제로겔(xerogels) 및 에어로겔(aerogels)과 같은 비교적 낮은 유전 상수 k의 유전 물질을 사용하는 경우에는, 금속 증착과 충전 온도를 약 400℃ 이하로 유지시켜 유전체의 분해를 방지시키는 것이 바람직하다. 이와는 다르게는, 도체층(22 및 36) 중 하나 또는 모두는 화학 증착, 전기 도금 또는 무전해도금(electroless plating)에 의해 증착될 수 있다. 충전층/플러그(34')와 도체층(22 및 36) 중 하나 또는 둘 모두로서 바람직한 물질은 (1) Al-Cu(～0-～4%); (2) Al-Ge(～0-～5%)-Cu(～0-～4%); (3) Al-Sc(～0.1-～0.3%); (4) Al-Si(～0-～1%)-Cu(～0-～4%) ; (5) Al-Si(～0-～1%)-Sc(～0.1-～0.3%);와 (6) Cu-Ti(x), Cu-Al(x) 및 Cu-Mg(x) (여기서 x는 상기 각각의 구리 합금에 대해 ～0.1%<x<～1%) 중 필수적으로 하나 이상으로 구성되어 있는 그룹에서 선택된 금속과 같은 다른 적절한 금속을 사용할 수 있으며, 상기 조성은 단독 또는 조합하여 사용될 수 있다. 도체층(22 및 36)은 약 100 내지 1,000nm의 폭을 갖는 이산 영역이나 라인 또는 블랭킷 막으로서 형성될 수 있다. 두 경우에, 도체층은 약 100 내지 1,400nm의 두께로 증착될 수 있다.
본 발명자들에 의한 예비 실험 결과에 따르면 계류 중인 미국 특허원 제_____ 호[TI-20792] 및 상술된 08/354,590호에서 기재된 고압, 저온 압출 처리에 의해 충전되는 알루미늄-충전 비어의 경우 반사 방지 캡 라이너(26)를 제거시킴으로써 비어 저항이 약 1.2Ω 내지 약 0.75Ω까지 감소되는 것으로 밝혀졌다. TiN 반사 방지 캡층이 제거되며 본 발명에 따른 확산 라이너(33)가 제공되어진 웨이퍼의 경우에는, 비어 저항이 약 0.45 내지 0.55Ω으로 더 감소되었다. 비균일성도 또한 30-43% 내지 11% 만큼 개선되었다.
비록 본 발명과 장점들을 바람직한 실시예에 대해서만 기술 및 도시하였지만, 본 발명의 사상 및 범주를 벗어나지 않는 한 여러 가지의 변형 및 수정이 가능하다는 것은 말할 필요도 없다.
제1도는 종래 기술의 텅스텐으로 충전된 비어 구조의 단면도.
제2A 내지 2D도는 본 발명에 따라 비어 충전을 순차적으로 도시한 단면도.
도면의 주요 부분에 대한 부호의 설명
20, 20': 반도체 소자 22 : 금속층
26 : 반사 방지 캡 28 : 유전층
33 : 확산 라이너

Claims (18)

  1. 장벽을 갖지 않는 반도체 구조에 있어서,
    (a) 제1 금속 도체층을 갖는 기판과,
    (b) 상기 제1 도체층 상에 접촉하여 형성되는 반사 방지 캡층과,
    (c) 상기 반사 방지 캡층 상에 접촉하여 형성되는 유전층과,
    (d) 상기 유전층의 상부면에서, 상기 반사 방지 캡층을 통하여, 상기 제1 금속 도체층까지 연장되어 있으며, 상기 반사 방지 캡층에 의해 적어도 부분적으로 둘러싸여 있는 통로와,
    (e) 필수적으로 티타늄, 구리, 알루미늄, Al-Cu, Alx-Til-x, Tix-Sil-x및 WxSil-x(0<x<1)으로 구성된 합금의 확산 촉진 물질로 구성되며, 상기 제 1도체층의 적어도 일부를 따라 상기 통로 내에 형성되는 확산 라이너와,
    (f) 상기 통로 내에 수용되어 상기 통로를 실질적으로 채우는 충전 금속과,
    (g) 상기 충전 금속 상에 형성되는 제2 금속 도체층을 포함하고 상기 충전 금속은 확산 장벽층의 개재없이 상기 제1 및 제2 금속 도체층을 전기 접속시키는 반도체 구조.
  2. 제1항에 있어서,
    상기 확산 라이너는 약 100nm까지의 두께로 제공되는 반도체 구조.
  3. 제1항에 있어서,
    상기 제1 및 제2 도체들 중의 적어도 하나는 약 50 내지 1,400nm의 두께로 제공되는 반도체 구조.
  4. 제1항에 있어서,
    상기 반자 방지 캡은 티타늄 및 탄탈륨 중의 적어도 하나를 포함하는 물질로 형성되는 반도체 구조.
  5. 제1항에 있어서,
    상기 통로는 약 1㎛까지의 폭으로 제공되는 반도체 구조.
  6. 제1항에 있어서,
    상기 유전층은 약 2,000nm까지의 두께로 증착되는 반도체 구조.
  7. 제1항에 있어서,
    상기 제1 및 제2 도체들 중의 적어도 하나는 약 100 내지 1,000nm의 두께로 제공되는 반도체 구조.
  8. 제1항에 있어서,
    상기 제1 및 제2 도체들 중의 적어도 하나는 약 0.5 내지 1㎛의 두께로 제공되는 반도체 구조.
  9. 구조 내의 에서 비인접층들 간의 금속간 접속을 형성하는 방법에 있어서,
    (a) 제1 금속 도체층을 갖는 기판을 제공하는 단계와,
    (b) 상기 제1 도체층 상에 반사 방지 캡층을 형성하는 단계와,
    (c) 상기 반사 방지 캡층 상에 유전층을 형성하는 단계와,
    (d) 상기 유전층의 상부면에서 상기 제1 금속 도체층까지 연장하는 통로를 형성하기 위해 상기 유전층과 상기 반사 방지 캡층의 적어도 일부를 제거하는 단계와,
    (e) 상기 통로 중 적어도 일부를 따라 확산 촉진 라이너- 상기 확산 촉진 라이너는, 상기 유전층과 상기 반사 방지 캡층을 접촉시키고, 상기 제1 금속 도체층 중 적어도 일부를 피복하며, 필수적으로 구리, 알루미늄, Al-Cu, Alx-Til-x, Tix-Sil-x및 WxSil-x(0<x<1)로 구성된 그룹에서 선택한 물질로 형성됨-를 형성하는 단계와,
    (f) 상기 확산 촉진 라이너 상에 충전 금속을 증착하는 단계와,
    (g) 상기 충전 금속 중 적어도 일부 상에 제2 금속 도체층을 형성하여 상기 제1 및 제2 금속 도체층 사이에 전기적 접속을 성립시키는 단계를 포함하는 방법.
  10. 제9항에 있어서,
    상기 확산 라이너는 약 100nm까지의 두께로 제공되는 방법.
  11. 제9항에 있어서,
    상기 제1 및 제2 도체층과 상기 통로 충전 금속 중 적어도 2개는 동일한 매트릭스 금속으로 형성되는 방법.
  12. 제9항에 있어서,
    상기 충전 금속과 상기 제1 및 제2 도체층 중 적어도 하나는 필수적으로 다음의 조성물, 즉 (1) Al-Cu; (2)Al-Ge-Cu; (3) Al-Sc; (4) Al-Si-Cu; (5) Al-Si-Sc와; (6) Cu-Ti(x), Cu-Al(x) 및 Cu-Mg(x) (여기서 상기 각각의 구리 합금에 대해 ～0.1%<x<～1%)로 구성된 그룹 -상기 한 조성은 단독으로 또는 조합하여 취해짐 - 에서 선택한 물질로 형성되는 방법.
  13. 제9항에 있어서,
    상기 반사 방지 캡은 티타늄 또는 탄탈 중의 하나를 포함하는 물질로 형성되는 방법.
  14. 제9항에 있어서,
    상기 통로는 약 1㎛까지의 폭을 갖는 방법.
  15. 제9항에 있어서,
    상기 유전층은 약 2,000nm까지의 두께로 형성되는 방법.
  16. 제9항에 있어서,
    상기 제1 및 제2 도체층 중 적어도 하나는 약 100 내지 1,200nm의 폭으로 형성되는 방법.
  17. 제9항에 있어서,
    상기 제1 및 제2 도체층 중 적어도 하나는 약 100 내지 1,400nm의 두께로 형성되는 방법.
  18. 제1항에 있어서,
    상기 충전 금속과 상기 제1 금속 도체층은 (1) Al-Cu; (2)Al-Ge-Cu; (3) Al-Sc; (4) Al-Si-Cu; (5) Al-Si-Sc와; (6) Cu-Ti(x) Cu-Al(x) 및 Cu-Mg(x) (～0.1%<x<～1%) 또는 이들의 조합으로 구성된 그룹에서 선택한 물질로부터의 동일 매트릭스 금속으로 형성되는 반도체 구조.
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