JP3139781B2 - 半導体装置およびその製造方法 - Google Patents
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Description
体装置におけるスルーホールを通しての配線どうしの結
線方法に関するものである。
進展しており、加工パターン寸法も非常に微細なパター
ンになって来ており、ハーフミクロン以下の加工が要求
されて来ている。それに対応してメタル配線も微細な配
線パターンとなって来ている。メタル配線が微細化した
場合に問題となるのがストレスマイグレーション及びエ
レクトロマイグレーションによる配線の信頼性の劣化で
あり、線幅0.5μm程度になると極度に劣化すること
が一般的に知られている。現在その対策としてメタル材
料の積層化によりマイグレーション耐性の向上が行なわ
れている。例えばTiN,Ti−W,WSi等をアルミ
(又はアルミ合金)の下に重ねることが行なわれてい
る。又一方で微細配線パターン形成の為のリソグラフィ
ー工程においてアルミ(又はアルミ合金)膜の表面の反
射率が高い場合に、ノッチやブリッジと呼ばれるリソグ
ラフィーパターンの不具合が生じる事が多い為、メタル
膜表面の反射を低減する目的でアルミ(又はアルミ合
金)膜の表面に反射防止膜(ARM)としてTiN,T
i−W,WSi等の膜を形成する事が多用されて来てい
る。従ってメタル配線はアルミ(又はアルミ合金)膜の
上又は下あるいは上下は他のメタル膜をつけるいわゆる
積層配線が必須の技術となって来ている。このようなメ
タル配線を多層配線してデバイスの配線を形成するので
ある。
(a)のように、素子が形成された半導体基板1上に、
コンタクト孔2を介して第1メタル配線3としての例え
ばAl−1%Si−0.5%Cu膜が約4000〜50
00Åと、ARM膜としてのTiN膜4が約500〜1
000Åがパターン形成されている。この場合3のアル
ミ(又はアルミ合金)膜下の耐マイグレーション用のメ
タルは形成されていてもいなくてもよい。
てのCVD膜5を全面に約5000〜7000Å育成す
る。次に図2(c)のように、所定のリソグラフィー、
エッチングプロセスにてスルーホール孔6を形成する。
その後図2(d)のように、第2層のメタル配線を形成
する訳であるが、先ず全面に耐マイグレーション用のT
iN膜7を約500〜1000Åを育成し、次にAl−
1%Cu8を全面に育成する。これを所定のプロセスに
てリソグラフィー、エッチング加工して所定のパターン
に配線形成する。以上により第1層メタル配線と第2層
メタル配線が結線される。
り、第1メタル配線と第2メタル配線を結線する場合、
スルーホール孔内での結線部ではメタル層の構造は(A
l−1%Si−0.5%Cu)−(TiN)−(Ti
N)−(Al−1%Cu)のようになっている。このよ
うな構造になると、アルミ合金とアルミ合金が重なる構
造、例えば(Al−1%Si−0.5%Cu)−(Al
−1%Cu)となる場合に比較して結線部での抵抗が高
くなってしまう場合がある。これは積層するメタル材に
よっても抵抗の増加率は異なるが、場合によっては2桁
のオーダーで増加する場合もある。この原因としては例
えばTiNを用いた場合などはアルミがTiNの界面に
おいて窒化される為ではないかとも考えられるが、詳細
な原因については未だ不明である。いずれにしても異種
の複数のメタルを積層した構造の結線部では、それ以前
に行なわれた(アルミ合金)−(アルミ合金)の結線よ
り抵抗が高くなるという問題がある。
配線を行う場合の各配線をつなぐ為のスルーホール部で
の異種メタルの積層によるスルーホール抵抗の増大とい
う問題点を除去する為、第1層目のメタル配線の上層に
育成されているARM膜としてのメタル及び第2層目の
メタル配線の下層に育成されている耐マイグレーション
性向上の為のメタルをスルーホール部において除去し、
結線としては(アルミ合金)−(アルミ合金)の構造と
なるようにして、スルーホール抵抗の抵抗値を低いレベ
ルで安定化しようとするものである。
め、積層メタル配線を多層配線する半導体デバイスにお
いて、スルーホール部の第1層積層メタル配線の上層の
ARM用メタルをスルーホール開孔後エッチング除去
し、次に第2層積層メタル配線の下層の耐マイグレーシ
ョン性向上の為のメタル膜を育成後、スルーホール部の
みエッチング除去し、その後第2層積層メタル配線のア
ルミ合金膜を育成することによりスルーホール結線部に
おいては(アルミ合金)−(アルミ合金)の結線構造と
なるようにしたものである。
性向上、およびARMを目的として積層メタルを用いる
多層配線において、スルーホール部のARM膜及び耐マ
イグレーション性向上の為のメタルをエッチング除去
し、スルーホール構造として(アルミ合金)−(アルミ
合金)となるようにしたので、スルーホール抵抗が安定
して低くなり、又当初の積層メタル配線としての特性を
そなうことはまったくない多層配線が形成できる。
図である。以下、同図(a)〜(f)の順に従って説明
する。
板1上にコンタクト孔2を介して第1層積層メタル配線
としての(Al−1%Si−0.5%Cu)3が約40
00〜5000Åと、ARM膜としてのTiN膜4が約
500〜1000Åがパターン形成されている(この場
合アルミ合金膜3の下の耐マイグレーション用のメタル
膜は形成されていてもいなくてもよい)。
を全面に約5000〜7000Å育成し、所定のマスク
を用いて所定のリソグラフィー、エッチングプロセスに
てスルーホール孔6を形成する (c)次にスルーホール部6の部分のARM膜7をエッ
チング除去する。この際エッチングに使用するガスとし
ては塩素系ガス(Cl2 ,BCl3 ,SiCl4 等)又
は臭素系ガス(HBr1 BBr3 等)及びそれらのガス
と不活性ガス(Ar,He等)との混合ガスを用いるこ
とにより、絶縁膜用CVD膜5と非常に高い選択比でA
RM膜7はエッチング除去することが可能である。なお
エッチング条件によってはF原子を含むガスを用いても
エッチング除去可能である。これにより第1層積層メタ
ル配線3のARM膜4としてのTiN膜はスルーホール
部6のみ除去出来る。
マイグレーション用としてのTiN膜8を全面に約10
00〜1500Åスパッタ形成する。スパッタによりT
iN膜8を育成した場合、スルーホール部6の側壁及び
底面9は他の部分に対し1/3〜1/5程度の厚さしか
被着しない。
を全面エッチバックし、スルーホール底部9のTiN膜
8がエッチング除去されて、第1層積層メタル配線のア
ルミ合金膜3の面が露出した時点でエッチングを終了す
ると、TiN膜8はスルーホール底部9以外は未だ50
0〜1000Å残った状態となる。又エッチング方法と
して、方向性のあるエッチングを用いることによりスル
ーホール6の側壁部もTiN膜8は除去されずに残存す
る。
しての(Al−1%Cu)10を全面育成し、所定のパ
ターンにリソグラフィー、エッチングプロセスにより加
工する。このようにして形成された多層配線のスルーホ
ール部の構造は(アルミ合金)−(アルミ合金)の構造
となっており、スルーホール抵抗値は安定して低い値に
なる。
て、スルーホール部の第1層積層メタル配線の上層のA
RM膜のエッチング除去として、スルーホールエッチン
グ形成時、エッチングマスクとしてのレジストを除去す
る前にARM膜を連続的にエッチング除去することも可
能である。
W,Ti等を用いた場合も同様にして除去することが可
能である。
したが、3層配線、4層配線等の多層配線にも応用でき
ることは言うまでもない。又実施例においてはARM膜
の除去と耐マイグレーション性向上の為のメタル膜の除
去を行っているが、スルーホールの低抵抗化の為どちら
か一方のみを行う場合にも本発明は応用可能である。
よれば耐マイグレーション性向上、およびARMを目的
として積層メタルを用いる多層配線において、スルーホ
ール部のARM膜及び耐マイグレーション性向上の為の
メタルをエッチング除去し、スルーホール構造として
(アルミ合金)−(アルミ合金)となるようにしたこと
により、スルーホール抵抗が安定して低くなり、又当初
の積層メタル配線としての特性をそなうことはまったく
ない多層配線が形成できる。
Claims (3)
- 【請求項1】 半導体基板上に形成された第1のメタル
配線と、 前記第1のメタル配線上に形成された反射防止膜と、 前記反射防止膜上に形成された層間絶縁膜と、 前記層間絶縁膜および前記反射防止膜に形成された前記
第1のメタル配線を露出させる開孔部と、 前記層間絶縁膜表面および前記開孔部側壁を覆うように
形成された耐マイグレーション膜と、 前記耐マイグレーション膜上および前記開孔部内の前記
第1のメタル配線の露出部上に形成された第2のメタル配
線とを有することを特徴とする半導体装置。 - 【請求項2】 (a)半導体基板上に第1のメタル配線を
形成し、その上に反射防止膜を形成する工程と、 (b)前記反射防止膜上に開孔部を有する絶縁膜を形成
する工程と、 (c)前記開孔部から露出している前記反射防止膜を除
去する工程と、 (d)前記絶縁膜上に前記第1のメタル配線と接続する
耐マイグレーション用の膜を形成する工程と (e)前記絶縁膜上および前記開孔部側壁部の耐マイグ
レーション用の膜を残して前記開孔部の底部の前記耐マ
イグレーション用の膜を除去する工程と、 (f)前記耐マイグレーション用の膜上に、前記開孔部
から露出している前記第1のメタル配線と接続する第2の
メタル配線を形成する工程とを含むことを特徴とする半
導体装置の製造方法。 - 【請求項3】 前記耐マイグレーション用の膜は、スパ
ッタにより形成されることを特徴とする請求項2に記載
の半導体装置の製造方法。
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US5897376A (en) * | 1993-09-20 | 1999-04-27 | Seiko Instruments Inc. | Method of manufacturing a semiconductor device having a reflection reducing film |
US5493152A (en) * | 1993-11-09 | 1996-02-20 | Vlsi Technology, Inc. | Conductive via structure for integrated circuits and method for making same |
JP2570155B2 (ja) * | 1993-11-11 | 1997-01-08 | 日本電気株式会社 | 半導体装置 |
JPH07201986A (ja) * | 1993-12-28 | 1995-08-04 | Nec Corp | 半導体装置の製造方法 |
JP2710221B2 (ja) * | 1995-01-25 | 1998-02-10 | 日本電気株式会社 | 半導体装置及びその製造方法 |
KR100424835B1 (ko) * | 1995-05-31 | 2004-06-26 | 텍사스 인스트루먼츠 인코포레이티드 | 장벽을갖지않는반도체구조및이러한구조에서의금속간접속형성방법 |
US5892282A (en) * | 1995-05-31 | 1999-04-06 | Texas Instruments Incorporated | Barrier-less plug structure |
US6111319A (en) | 1995-12-19 | 2000-08-29 | Stmicroelectronics, Inc. | Method of forming submicron contacts and vias in an integrated circuit |
US5838052A (en) | 1996-03-07 | 1998-11-17 | Micron Technology, Inc. | Reducing reflectivity on a semiconductor wafer by annealing titanium and aluminum |
JPH09260492A (ja) * | 1996-03-25 | 1997-10-03 | Toshiba Corp | 半導体装置の製造方法 |
US5798568A (en) * | 1996-08-26 | 1998-08-25 | Motorola, Inc. | Semiconductor component with multi-level interconnect system and method of manufacture |
US5904565A (en) * | 1997-07-17 | 1999-05-18 | Sharp Microelectronics Technology, Inc. | Low resistance contact between integrated circuit metal levels and method for same |
US6077762A (en) * | 1997-12-22 | 2000-06-20 | Vlsi Technology, Inc. | Method and apparatus for rapidly discharging plasma etched interconnect structures |
US6613681B1 (en) * | 1998-08-28 | 2003-09-02 | Micron Technology, Inc. | Method of removing etch residues |
US6121064A (en) * | 1999-01-04 | 2000-09-19 | International Business Machines Corporation | STI fill for SOI which makes SOI inspectable |
FR2789803B1 (fr) * | 1999-02-12 | 2002-03-08 | St Microelectronics Sa | Procede de realisation d'une connexion metallique verticale dans un circuit integre |
US6261947B1 (en) * | 1999-02-18 | 2001-07-17 | Micron Technology, Inc. | Formation of electrical contacts to conductive elements in the fabrication of semiconductor integrated circuits |
JP4108228B2 (ja) * | 1999-07-15 | 2008-06-25 | 富士通株式会社 | 半導体装置の製造方法 |
US6833623B2 (en) * | 1999-08-11 | 2004-12-21 | Micron Technology, Inc. | Enhanced barrier liner formation for via |
JP2006303452A (ja) * | 2005-03-25 | 2006-11-02 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
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