KR0130776B1 - 반도체 집적회로 장치 - Google Patents

반도체 집적회로 장치

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KR0130776B1
KR0130776B1 KR1019880011147A KR880011147A KR0130776B1 KR 0130776 B1 KR0130776 B1 KR 0130776B1 KR 1019880011147 A KR1019880011147 A KR 1019880011147A KR 880011147 A KR880011147 A KR 880011147A KR 0130776 B1 KR0130776 B1 KR 0130776B1
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야스시 다까하시
히로미 마쯔우라
요시히사 고야마
마사야 무라나까
가쯔다까 기무라
가즈유끼 미야자와
마사미찌 이시하라
히데또시 이와이
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미다 가쓰시게
가부시기가이샤 히다찌세이사꾸쇼
오노 미노루
히다찌초 엘 에스 아이엔지니어링 가부시기가이샤
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Abstract

내용없음

Description

반도체 집적회로 장치
제1도는 본 발명의 1실시예인 DRAM의 칩배치도.
제2도는 제1도의 DRAM의 주변회로의 확대블럭 구성도.
제3도∼제10도는 제1도의 DRAM의 주요부 등가회로도.
제11도는 제2도의 기호Ⅰ부분의 확대평면도.
제12도는 제2도의 기호Ⅱ부분의 확대평면도.
제13도는 제1도의 DRAM의 기준클럭신호 배선의 주요부 확대단면도.
제14도는 주변회로부의 데이타선 프리차지회로부의 배치를 도시한 평면도.
제15도는 제14도에 도시한 데이타선 프리차지회로부의 등가회로도.
제16도는 I/O트랜지스퍼회로부의 배치를 도시한 평면도.
제17도는 제16도에 도시한 I/O트랜스퍼회로부의 등가회로도.
제18도는 전원배선과 신호배선의 크로스언더부를 도시한 평면도.
제19도는 주변회로부내의 임의의 CMOS인버터회로의 배치를 도시한 평면도.
* 도면의 주요부분에 대한 부호의 설명
1 : DRAM 2 : 외부단자
AL1 : 제1층째 알루미늄 배선 AL2 : 제2층째 알루미늄 배선
3 : 층간절연막 4 : 장벽금속층
5 : MoSix막6 : 층간절연막
7 : MoSi2막8 : 비활성화막
9 : 주변회로배선 14 : 전원배선
15 : 블럭회로내 배선
본 발명은 반도체 집적회로장치에 관한 것으로서, 특히 적어도 2층의 알루미늄배선을 갖는 반도체 집적회로장치, 더욱 바람직하게는 적어도 2층의 알루미늄배선을 갖는 DRAM(다이나믹 랜덤 액세스 메모리)을 갖는 반도체 집적회로장치에 적용해서 유효한 기술에 관한 것이다.
최근, 2층의 알루미늄배선을 갖는 1[Mbit]또는 4[Mbit]의 DRAM의 개발이 한창 진행되고 있으며, 그들은 예를들면 전자재료(Electronics Materials) 1986년 1월호, P.39∼44또는 닛케이 맥그로힐사 발행, 별책 No.1 닛케이 마이크로 디바이스 '1987년 5월호, P.149∼164에 기재되어 있다. 이들의 DRAM에 있어서 2층째의 알루미늄배선은 폴리사이드로 구성된 워드선의 저항을 저감하기 위한 션트용 배선으로서 사용되고 있다. 즉, 폴리사이드의 워드선과 2층째의 알루미늄배선을 병행시켜 소정의 간격으로 양자를 접속한 구조로 되어 있다.
상술한 DRAM의 1[bit]의 정보를 기억하는 메모리셀은 메모리셀 선택용 MISFET와 정보축적용 용량소자의 직렬회로로 구성되어 있다. DRAM의 칩은 SOJ(Small Out-line J-lead Package) 또는 ZIP(Zigzag In-line Package)에 의한 봉지가 주류로 되고 있다.
이러한 종류의 수지봉지 제품은 표준규격에 따라서 패키지의 사이즈 및 외부리이드의 배치가 규정되어 있다. 이 때문에, DRAM의 각 회로배치는 상술한 규정에 따라 어느 정도 규정되게 된다.
본 발명자가 개발중인 DRAM은 장방형 칩으로 구성되어 있다. 메모리셀 어레이는 장방형 칩의 중앙부분에 배치되어 있다. 메모리셀 어레이는 장방형 칩의 대부분의 면적을 점유한다. DRAM을 구동하는 주변회로는 장방형 칩의 대향하는 짧은 변측에 각각 배치되어 있다. 한쪽의 짧은 변측(윗변측)에는 로우어 드레스 스트로브(RAS)계 회로, 칼럼어드레스 스트로브(CAS)계 회로 등의 기준클럭신호 발행회로를 주체로 하는 주변회로가 배치되어 있다. 이들 기준클럭신호 발생회로 근방에는 기준클럭신호용 외부단자(본딩패드)가 배치되어 있다. 다른 쪽의 짧은 변측(아랫변측)에는 X어드레스계 버퍼회로 및 Y어드레스계 버퍼회로 등의 어드레스계 회로를 주체로 하는 주변회로가 배치되어 있다. 마찬가지로, 이들의 어드레스계 회로 근방에는 어드레스신호용 외부단자가 배치되어 있다.
상기 어드레스계 회로의 어드레스신호의 폐치는 상기 기준클럭신호 발행 회로로 형성한 기준클럭신호에 따라서 제어되고 있다. 이 때문에, 장방형 칩의 대향하는 각각의 짧은 변에 배치된 기준클럭신호 발행회로와 어드레스계 회로는 기준클럭신호 배선에 의해 접속되어 있다. 기준클럭신호 배선은 장방형칩의 긴변 끝부와 메모리셀 어레이 끝 사이의 약간의 영역에 장방형 칩의 긴 변을 따라 배치되어 있고, 기준클럭신호 배선은 제 1층째 또는 제 2층째 알루미늄 배선으로 형성되어 있다. 이 기준클럭신호 배선은 4[Mbit]의 대용량을 갖는 DRAM인 경우, 장방향 칩의 한쪽의 짧은 변측에서 다른쪽의 짧은 변측으로 10[㎜]정도의 긴 배선길이로 연장시킬 필요가 있다. 이 때문에, 기준클럭신호의 지연이 현저하여 어드레스 설정시간이나 어드레스 유지시간의 마진이 감소한다. 또, 이 마진의 감소는 액세스시간의 증대를 초래하므로, DRAM의 동작속도를 저하시킨다는 문제점이 있었다.
또, 상술한 2층의 알루미늄배선을 갖는 DRAM에 있어서 제1층째 알루미늄배선과 제2층째 알루미늄배선은 동일한 두께였다. 이 경우, 제 1층째 알루미늄배선과 제2층째 알루미늄배선이 교차하는 부분에 있어서 제1층째 알루미늄배선에 의한 단차가 크기 때문에, 이 제1층째 알루미늄 배선과의 교차부에 있어서의 제2층째 알루미늄배선의 스텝커버리지가 좋지 않아 이 교차부에 단선이 발생하기 쉽다는 문제점이 있었다.
본 발명의 목적은 DRAM을 갖는 반도체 집적회로장치의 동작속도의 고속화를 도모할 수 있는 기술을 제공하는 것이다.
본 발명의 다른 목적은 기준클럭신호의 전파속도의 고속화를 도모하는 것에 의해서 상기 목적을 달성할 수 있는 기술을 제공하는 것이다.
본 발명의 또 다른 목적은 제1층째 알루미늄배선에 의한 단차부에 있어서의 제2층째 알루미늄배선의 단선을 방지할 수 있는 기술을 제공하는 것이다.
본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면에 의해 명확하게 될 것이다.
본원에 있어서 개시되는 발명중 대표적인 것의 개요를 간단하게 설명하면, 다음과 같다.
DRAM에 있어서 장방형 칩의 대향하는 짧은 변측에 각각 배치된 기준클럭신호 발생회로와 어드레스계 회로를 장방형 칩의 긴 변을 따라 연장시키며, 또한 단락된 2층 배선구조의 기준클럭신호 배선에 의해 접속된다.
또, 제1층째 알루미늄배선의 두께를 제2층째 알루미늄배선의 두께보다 얇게 하고 있다.
본 발명의 1 실시예인 DRAM을 제1도(칩배치도) 및 제2도(주변회로의 확대블럭 구성도)에 도시한다.
제1도에 도시한 바와 같이, DRAM(1)은 단결정 규소로 이루어지는 반도체 기판상에 구성되어 있다. DRAM(1)은 4[Mbit]×1[bit](또는 1[Mbit]×4[bit])로 구성되어 있다.
DRAM(1)은 예를들면 짧은 변측이 6.38[㎜], 긴 변측이 17.38[㎜]인 장방형 칩으로 구성되어 있다. DRAM(1)은 도시하지 않지만, SOJ,ZIP등으로 수지봉지된다.
제1도 및 제2도에 도시한 바와 같이, DRAM(1)의 최외주부에는 장방형 칩의 짧은 변 및 긴 변의 일부를 따라서 외부단자(본딩패드)(2)가 배치되어 있다. 한쪽의 짧은 변(상측의 짧은 변측)에 배치된 외부단자(2)는 어드레스신호 A10,로우 어드레스 스트로브신호
Figure kpo00001
, 라이트 인에이블신호
Figure kpo00002
, 데이타 입력신호 Din, 데이타 출력신호
Figure kpo00003
, 칼럼어드레스 스트로브신호
Figure kpo00004
, 어드레스 신호 A9,기능용 패드
Figure kpo00005
, 기준전압 Vss의 각각으로서 사용된다. 다른쪽의 짧은 변측(하측의 짧은 변측)에 배치된 외부단자(2)는 어드레스신호 A0∼A8으로, 전압전압 Vcc, 기능용 패드 FP1의 각각으로서 사용되고 있다.
기능용 패드
Figure kpo00006
및 FP1로서 사용되는 외부단자(2)는 본딩와이어를 접속할 때에 폐이지 모드, 니블모드 또는 스테이틱 칼럼모드로 전환할 수 있게 되어 있다. 기준전압 Vss에는 예를 들면 회로의 접지 전위 9[V]가 인가된다. 전원전압 Vcc에는 예를 들면 회로의 동작전위 5[V]가 인가되도록 되어 있다. 기준전압 Vss로서 사용되는 외부단자(2), 전원전압 Vcc로서 사용되는 외부단자(2)의 각각에는 여러개의 본딩와이어를 접속하는 소위 더블본딩 또는 트리플본딩이 실시되도록 되어 있다. 이 본딩방식은 잡음대책을 위해 실행되고 있다.
DRAM(1)의 중앙부분에는 메모리셀 어레이 MARY가 배치되어 있다. 메모리셀 어레이 MARY는 크게 4분할되어 있다. 이 분활된 1개의 메모리셀 어레이MARY는 [1Mbit]의 대용량을 갖도록 구성되어 있다. 이 분활된 각각의 메모리셀 어레이MARY는 다시 4분할되어 있다. 이 세분할화된 각각의 메모리셀 어레이MARY의 중앙부분에는 제1도 및 제2도에 도시한 바와 같이 장방형 칩의 긴변을 따라서(행방향으로) 센스앰프회로SA가 배치되어 있다. 센스앰프회로SA 메모리셀 어레이MARY를 열방향으로 연장하는 상보성 데이타선이 접속되어 있다. 즉, DRAM(1) 폴디드 비트라인 방식으로 구성되어 있다.
크게 분할된 윗변측의 좌우 2개의 메모리셀 어레이MARY사이, 아랫변측의 좌우 2개의 메모리셀 어레이MARY 사이의 각각에는 Y디코더회로 YDec가 배치되어 있다. 좌측의 윗변 및 아랫변의 2개의 메모리셀 어레이MARY 사이, 우측의 윗변 및 아랫변의 2개의 메모리셀 어레이MARY 사이의 각각에는 X디코더회로 XDec, 워드드라이버회로 및 워드래치회로 XL이 배치되어 있다. 메모리셀 어레MARY의 X디코더회로 XDec와 대향하는 측의 끝부에는 워드클리어회로 WC가 배치되어 있다.
메모리셀 어레이MARY는 도시하지 않지만, 메모리셀을 행렬형상으로 여러개 배치해서 구성하고 있다. 메모리셀은 메모리셀 선택용 MISFET와 그의 한쪽의 반도체영역에 접속된 정보축적용 용량소자의 직렬회로로 구성되어 있다. 메모리셀 선택용 MISFET는 n채널형으로 구성되어 있다. 정보축적용 용량소자는 규소기판상에 하층전극(다결정 규소막), 유전체막, 상층전극(다결정 규소막) 각각을 순차 적층한 적층구조로 구성되어 있다. 상층전극에는 전원전압 1/2Vcc가 인가되고 있다. 전원전압 1/2Vcc는 전원전압 Vcc와 기준전압 Vss사이의 중간전위(약 2.5[V])이다.
상기 메모리셀의 메모리셀 선택용 MISFET의 다른쪽의 반도체영역에는 상보성 데이터가 접속되어 있다. 상보성 데이타선은 상술한 바와 같이 센스앰프회로 SA에 접속됨과 동시에 입출력 선택용 MISFET(Y스위치)를 개재시켜서 입출력 신호선(I/O선)에 접속되어 있다. 입출력 선택용 MISFET는 Y선택신호선을 개재시켜 Y디코더회로 YDec에 접속되어 있다. 메모리셀 선택용 MISFET의 게이트전극은 워드선에 접속되어 있다. 워드선은 메모리셀 어레이MARY를 행방향으로 연장하고 워드드라이버 회로를 거쳐서 X디코더회로 XDec에 접속되어 있다.
DRAM(1)의 한쪽의 짧은 변측에는 제1도 및 제2도에 도시한 바와 같이, 기준클럭신호 발생회로를 주체로 하는 주변회로가 배치되어 있다. 즉, 한쪽의 짧은 변측에는 로우어드레스 스트로브계 회로(RAS계회로)RAS의 초단회로 및 칼럼어드레스 스트로브계 회로(CAS계 회로)CAS의 초단회로의 주요한 기준클럭신호 발생회로, 데이타 입출력계 회로 (Din, Dout계 회로)Din, Dout 라이트 인에이블계 회로(WE계 회로)WE, 윗변 어드레스계 회로 ADU, 메인앰프 MA1∼MA8, 센스앰프의 전원회로 SAD의 각각이 배치되어 있다.
기준클럭신호 발행회로인 로우어드레스 스트로브계 회로RAS의 초단회로는 신호지연을 저감하기 위해서, 로우어드레스 스트로브신호
Figure kpo00007
용 외부단자(2) 근방에 배치되어 있다. 마찬가지로, 칼럼어드레스 스트로브계 회로 CAS의 초단회로는 칼럼어드레스 스트로브신호
Figure kpo00008
용 외부단자(2) 근방에 배치되어 있다.
상기 로우어드레스 스트로브신호
Figure kpo00009
는 한쪽의 짧은 변측의 주변회로 및 다른쪽의 짧은 변측의 주변회로의 전체 주변회로에 있어서 사용된다. 상술한 바와 같이, 로우어드레스 스트로브신호
Figure kpo00010
용 외부단자(2)가 한쪽의 짧은 변측이 배치되어 있으므로, 로우어드레스 스트로브계 회로 RAS의 초단회로 및 한쪽의 짧은 변측에서 사용되는
Figure kpo00011
계 기준클럭신호의 발생회로는 한쪽의 짧은 변측에 배치되어 있다.
DRAM(1)의 다른쪽의 짧은 변측에는 어드레스계 회로를 주체로 하는 주변회로가 배치되어 있다. 즉, 다른쪽의 짧은 변측에는 X어드레스계 버퍼회로 XAB 및 Y어드레스계 버퍼회로 YAB의 어드레스계 회로, 로우어드레스 스트로브계 회로 RAS의 차단(次段)회로, X제너레이터 회로 JG의 각각이 배치되어 있다. 이 다른 쪽의 짧은 변측에는 어드레스 A0∼A8용의 외부단자(2)가 배치되어 있으므로, 어드레스계 회로는 그 근방에 배치되어 있다.
상기 로우어드레스 스트로브계 회로 RAS의 초단회로 및
Figure kpo00012
계 기준클럭신호의 발생회로는 제3도에 도시한 바와 같이, 파형정형 및 구동력증강을 위해 다단 인버터구조로 구성되어 있다. 로우어드레스 스트로브계 회로 RAS의 초단회로에서는
Figure kpo00013
계 기준클럭신호중 타이밍적으로 가장 빠른 기준클럭신호(내부클럭신호
Figure kpo00014
를 생성한다. 이 기준클럭신호
Figure kpo00015
는 한쪽 및 다른쪽의 짧은 변측에 배치되는 클럭신호 발생회로에 입력되는 기준클럭신호로서 사용된다. 또, 제3도에 도시한 바와 같이 상기 기준클럭신호
Figure kpo00016
는 한쪽의 짧은 변측(윗변측)에서 사용되는 기준클럭신호 RIU를 생성한다. 또한, 제3도에 있어서
Figure kpo00017
는 웨이크업 신호, RE는 RAS엔드신호이다.
상기 로우어드레스 스트로브계 회로 RAS의 초단회로에서 생성된 기준클럭신호
Figure kpo00018
는 제1도 및 제2도에 도시한 배선(기준클럭신호 배선) L을 통해서 한쪽의 짧은 변측에서 다른쪽의 짧은 변측(아랫변측)으로 전달되고, 로우어드레스 스트로브계 회로 RAS의 차단회로에 입력된다. 로우어드레스 스트로브계 회로 RAS의 차단회로는 배선 L로 둘러싸인 기준클럭신호
Figure kpo00019
의 파형정형 및 구동력 증강을 위해서 배치되어 있다. 로우어드레스 스트로브계 회로 RAS의 차단회로는 제4도 (등가회로도)에 도시한 바와 같이, 다단 인버터구조로 구성되어 있다. 로우어드레스 스트로브계 회로 RAS의 차단회로는 기준클럭신호 R2 및 다른쪽의 짧은 변측에서 사용되는 기준클럭신호 R1D를 생성한다.
다른쪽의 짧은 변측에 배치된 X어드레스계 버퍼회로 XAB 제5도 (등가회로도)에 도시한 바와 같이, 로우어드레스 스트로브계 회로 RAS의 차단회로에서 생성된 기준클럭신호 R1D 및 R2에 의해서 활성화 된다. 즉, 기준클럭신호 R1D 및 R2는 X어드레스계 버퍼회로 XAB에 어드레스 신호 Ai(i=0,1,2,…,8)를 체치하기 위한 제어신호로서 사용되고 있다. 이 어드레스신호 Ai의 폐치속도는 DRAM(1)의 어드레스 설정시간이나 어드레스 유지시간의 동작속도에 크게 좌우된다. 즉, 기준클럭신호 R1D및 R2에 따른 어드레스 신호 Ai의 페치속도가 빠를 수록 DRAM(1)의 액세스 시간은 단축된다. X어드레스계 버퍼회로 XAB는 X디코더회로 XDec의 출력신호 BXi,
Figure kpo00020
를 생성한다. 또, 제5도에 있어서
Figure kpo00021
는 X어드레스래치신호, C1은 칼럼어드레스 스트로브계 회로 CAS에서 생성된 기준 클럭신호, CM은 클리어모드신호, ARi는 재생어드레스신호이다. 다른쪽의 짧은 변측에서 사용되는 X어드레서 래치신호 XLD및
Figure kpo00022
는 제6도(등가회로도)에 도시한 바와 같이, 기준클럭신호 R1D에 따라서 워드래치회로XL에서 생성된다.
상기 칼럼어드레스 스트로브계 회로CAS는 로우어드레스 스트로브계 회로 RAS의 초단회로와 마찬가지로, 제7도 (등가회로도)에 도시한 바와 같이 다단 인버터 구조로 구성되어 있다. 컬럼어드레스 스트로브계 회로 CAS는
Figure kpo00023
계 기준 클럭신호중 타이밍적으로 가장 빠른 기준 클럭신호,
Figure kpo00024
,C1 및 C2를 생성한다. 기준 클럭신호중 기준클럭신호C1은 배선(기준클럭 신호배선)L을 통해서 한쪽의 짧은 변측(윗변측)에서 다른쪽의 짧은 변측(아랫변측)으로 전달되어 Y어드레스 래치신호YL을 생성한다.
다른쪽의 짧은 변측에 배치된 Y어드레스계 버퍼회로YAB는 제8도(등가회로도)에 도시한 바와 같이, 로우어드레스 스트로브계 회로 RAS의 차단회로에서 생성된 기준클럭신호 R1D 및 Y어드레스 래치신호 YL에 의해 활성화 된다. 즉,기준클럭신호 R1D 및 Y어드레스 래치신호 YL은 Y어드레스계 버퍼회로YAB에 어드레스신호 Ai(i=0,1,2,…,8)를 페치하기 위한 제어신호로서 사용되고 있다. 이 어드레스신호 Ai의 페치속도는 X어드레스계 버퍼회로XAB에 어드레스신호 Ai를 페치하는 속도와 마찬가지로, DRAM(1)의 동작속도에 크게 좌우된다. Y어드레스계 버퍼회로YAB는 Y디코더회로 YDec로의 출력신호, BYi,
Figure kpo00025
를 생성함과 동시에, 제 9도 (등가회로도)에 도시한 바와 같이 메인앰프MA의 활성화신호
Figure kpo00026
를 생성한다. 이 활성화 신호
Figure kpo00027
는 다른쪽의 짧은 변측에 배치된 Y어드레스계 버퍼회로YAB에서 생성되어 한쪽의 짧은 변측으로 전달된 후, 제10도(등가회로도)에 도시한 바와 같이 파형정형 및 구동력 증강이 이루어져 메인앰프MA에 입력된다. 또, 제 9도에 있어서 CE는 칼럼인에이블신호, 제10도에 있어서 RN은 RAS노멀신호이다.
제1도, 제2도, 제11도(제2도의 기호Ⅰ부분의 확대평면도) 및 제12도(제2도의 기호Ⅱ부분의 확대평면도)에 도시한 바와 같이, DRAM(1)은 장방형 칩의 긴변을 따라서 전원배선VL 및 신호배선L이 연장하도록 구성되어 있다. 제11도에 상세하게 도시한 바와 같이 DRAM(1)의 좌측의 긴 변을 따라서는 전원배선 L2, L3의 전원배선 VL 및 신호배선 L4∼L19의 신호배선L이 한쪽의 짧은 변측에서 다른쪽의 짧은 변측까지 연장하고 있다. 제12도에 상세하게 도시한 바와 같이, DRAM(1)의 우측의 긴 변을 따라서는 전원배선 L38, L39의 전원배선 VL 및 신호배선 L20∼L37의 신호배선L이 한쪽의 짧은 변측에서 다른쪽의 짧은 변측까지 연장하고 있다. 전원배선VL 및 신호배선L은 DRAM(1)의 긴 변측의 끝부와 메모리셀 어레이 MARY 끝 사이의 약간의 영역을 이용해서 연장시키고 있다.
여기에서, 2층 배선구조의 배선 L1과 배선 L40은 장방형 칩의 최우주에 배치된 가아드링으로서, 외부에서 장방형 칩내로 불순물이 들어오는 것은 방지하고 있다.
전원배선 L2,L3에는 전원전압Vcc가 인가되고 있다. 전원배선이 L38및L39에는 기준전압 Vss가 인가되고 있었다. 이 전원배선 VL은 신호배선 L보다 외주부로서 가아드링보다 내측으로 연장하도록 구성되어 있다. 장방형의 칩의 긴 변을 따라 배치된 전원배치 VL은 제1층째 배선과 제2층째 배선을 중첩해서 양자를 단락시킨 2층 배선구조로 구성되어 있다. 본 실시예의 DRAM(1)의 2층의 알루미늄 배선 구조로 구성되어 있고, 제 1층째 배선은 알루미늄배선, 제 2층째 배선은 알루미늄배선으로 구성되어 있다. 즉, 전원배선 VL은 저항값을 가능한 한 저감하여 잡음의 흡수를 가능한 한 빨리 실행할 수 있도록 구성되어 있다. 한편, 장방형 칩의 짧은 변을 따라 배치된 전원배선은 제 2층째 배선만으로 형성되어 있다. 제 2층째 배선으로 형성되어 있으므로, 전원배선을 주변회로를 구성하는 영역상에 배치할 수 있어 집적도가 향상한다는 효과가 있다. 제 1및 제 2층째 알루미늄 배선은 순알루미늄이거나 또는 이동(migration)대책을 위한 0.5[wt％]의 Cu또는 합금 스파이크 대책을 위한 1.5[wt％]의 Si가 첨가된 알루미늄으로 형성한다. 전원배선VL의 제 1층째 배선과 제2층째 배선은 동일배선폭 치수로 구성하고, 양자간의 단락은 층간 절연막에 형성된 접속구멍TC를 통해서 실행한다. 전원배선VL의 제1층째 배선과 제2층째 배선은 동일배선폭 치수로 구성하고, 양자간의 단락은 층간절연막에 형성된 접속구멍TC를 통해서 실행한다. 전원배선VL의 제1층째 배선과 제2층째 배선은 동일배선폭 치수로 구성하고, 양자간의 단락은 층간절연막에 형성된 접속구멍TC를 통해서 실행한다. 전원배선VL의 접속구멍TC는 전원배선VL의 연장하는 방향에 있어서 실질적으로 전영역에 마련되어 있다. 즉, 접속구멍TC는 가능한 한 전원배선VL의 저항값을 저감하도록 구성되어 있다. 이 전운배선VL은 예를 들면 25[㎛]정도의 배선폭 치수로 구성되어 있다.
상기 신호배선 L중 신호배선 L4는 DRAM(1)의 특성시험용 배선(T1)이다. 신호배선 L5는 상기 기준 클럭신호
Figure kpo00028
를 전달하는 기준클럭신호 배선이다. 신호배선 L6은 기능용 패드전화 신호배선(FPIE)이다. 신호배선 L7은 전압리미터 신호배선(Vℓ)이다. 신호배선 L8은 재생신호배선(RFD)이다. 신호배선 L9는 프리차지 신호배선(PC)이다. 신호배선 L10은 센스앰프 인에이블 신호배선(SAE)이다. 신호배선 L11은 센스앰프구동 신호배선(PI)이다. 신호배선 L12∼L15는 X계 내부어드레스 신호배선(AX8H,AX7,
Figure kpo00029
,AX8)이다. 신호배선 L16∼L19는 워드선 클리어 신호배선(WC0U,WC1U,WC2U,WC3U)이다.
신호배선 L20∼L23은 X계 내부 어드레스 신호배선(
Figure kpo00030
,AX79AXH,AXU)이다. 신호배선 L24는 CAS계 기준클럭신호C1을 전달하는 기준클럭신호 배선이다. 신호배선 L25는 칼럼인에이블 신호배선(CE)이다. 신호배선 L26은 Y어드레스래치 신호배선(YL)이다. 신호배선 L27은 클리어모드신호(CM)이다. 신호배선 L28는 기능세트 신호배선(FS)이다. 신호배선 L30은 기능리세트 신호배선(FR)이다. 신호배선 L31은 데이타 선택 신호배선(DS)이다. 신호배선 L32는 테스트인에이블 신호배선(TE)이다. 신호배선 L33∼L35는 특성시험용 배선(T2, T3, T4)이다. 신호배선 L36은 용장도표시 신호배선(SiG)이다. 신호배선 L37은 기능세트 인에이블 신호배선(FSE)이다.
RAS계 기준클럭신호 배선(
Figure kpo00031
)L5, CAS계 기준 클럭신호 배선 (C1) L24및 활성화 신호배선(
Figure kpo00032
) L28을 제외한 신호배선 L( L4, L6∼L23, L25∼L27,L29∼L37)은 제2층째 배선(알루미늄배선)의 단층으로 구성되어 있다. 제2층째 배선과 제1층째 배선보다 두꺼운 막두께로 구성되어 있다. 제1층째 배선은 예를 들면 5000∼6000[Å], 제2층째 배선은 예를 들면 8000∼9000[Å]정도의 막두께(구체적으로는 8000[Å])로 형성되어 있다. 이것은 제2층째 배선의 저항값을 가능한 한 작게 구성함과 동시에, 제1층째 배선의 단차형상을 저감해서 제2층째 배선의 스텝커버리지를 향상할 목적으로 실행되고 있다. 이들 신호배선L은 예를 들면 2[㎛]정도의 배선폭 치수로 구성되고, 신호배선L간의 간격은 1.5[㎛]정도의 치수로 구성되어 있다. 이들 신호배선L은 단층의 배선구조로 구성되어 있고, 이들 신호배선L의 영역 아래는 다른 신호배선을 통과시킬 수 있으므로, 배선영역을 유효하게 이용해서 DRAM(1)의 집적도를 향상시킬 수가 있다. 또, 이들 신호배선L은 제1층째 배선으로 구성해도 좋다.
상기 RAS계 기준클럭 신호배선()L5, CAS계 기준 클럭 신호배선 (C1) L24및 활성화 신호배선(
Figure kpo00034
) L28, 즉 주요한 기준클럭 신호배선은 전원배선VL과 마찬가지로 제1층째 배선과 제2층째 배선을 단락시킨 2층의 배선구조로 구성되어 있다. CAS계 기준 클럭 신호배선 (C1) L24및 활성화 신호배선(
Figure kpo00035
) L28의 단면구조를 제13도(주요부 확대단면도)에 도시한다. 제13도에 도시된 바와 같이, 제1층째 배선AL1과 제2층째 배선AL2의 단락은 접송구멍TC에 의해서 실행되고 있다.
또, 상기 제1층째 알루미늄 배선AL1은 예를들면 두께가 150[Å]인 MoSi2막으로 이루어지는 장벽금속층(4)를 거쳐서 상기 층간절연막(3)상에 마련되어 있다. 이것에 의해서, 이 알루미늄 배선AL1과 바닥(下地)재료인 반도체기판의 반응을 방지할 수 있다. 또, 상기 제1층째 알루미늄 배선AL1상에는 상기 MoSi2막보다 Si조성비가 작은 예를 들면 두께가 200[Å]인 MoSiX(0＜x＜2)막(5)가 마련되어 있다. 이와 같이, Si조성비가 작은 MoSDiX막(5)를 알루미늄 배선AL1상에 마련하는 것에 의해서, 이 알루미늄 배선AL1중의 알루미늄과 구리에 의해 형성되는 금속간 화합물에 기인해서 습식에칭할 때 발생하는 전기화학반응에 의한 이 알루미늄배선AL1의 부식을 방지할 수가 있다. 또, 상기 제 2층째 알루미늄배선AL2는 예를 들면 두께가 150[Å]인 MoSi2막(7)상에 마련되어 있다. 이것에 의해서, MoSi2막(7)에서 알루미늄 배선AL2중으로 Mo가 확산하는 것에 의해 전자이동(electromigration)이나 응력이동(stressmigration)을 방지할 수 있고, 따라서 이 알루미늄 배선AL2의 수명을 길게 할 수가 있다.
또, 접속구멍TC는 소정간격마다 예를 들면 상기 기준클럭 신호배선의 배선길이가 10[㎜]정도인 경우에 30[㎛]간격마다 마련되어 있다. 접속구멍TC는 접속불량을 방지해서 양품율을 향상하기 위해, 소정간격마다 여러개 마련되어 있다. RAS계 기준클럭 신호배선(
Figure kpo00036
) L5는 가장 주요한 배선으로 되므로, 예를 들면 5[㎛]정도의 배선폭 치수로 구성되어 있다. RAS계 기준클럭 신호배선(
Figure kpo00037
)L5의 제 1층째 배선과 제 2층째 배선을 접속하는 접속구멍TC는 배선폭 치수가 다른 배선보다 크므로, 소정간격마다 배선폭방향으로 2개 마련되어 있다. CAS계 기준클럭 신호배선(C1)L24, 활성화 신호배선(
Figure kpo00038
)L28의 각각은 예를들면 2[㎛]정도의 배선폭 치수로 구성되어 있다. CAS계 기준클럭 신호배선(C1)L24, 활성화 신호배선(
Figure kpo00039
)L28의 각각의 제 1층째 배선과 제 2층째 배선을 접속하는 접속구멍 TC는 배선폭 치수가 다른 배선보다 작으므로, 소정간격마다 배선길이방향으로 2개 마련되어 있다. 제 13도에 있어서 제 1층째 배선AL1 아래에는 메모리셀 선택용 MISFET 및 정보축적용 용량소자를 덮는 층간절연막(3)이 마련되어 있다. 제1층째 배선 AL1과 제 2층째 배선AL2 사이에는 층간절연막(6)이 마련되어 있다. 층간절연막(6)에는 접속구멍TC가 형성된다. 제2층째 배선AL2상에는 비활성화막(8)이 마련되어 있다.
이들의 주요한 기준클럭 신호배선의 2층 배선구조는 상술한 바와 같이 전원배선VL이 2층 배선구조로 구성되며 또한 도시하지 않은 메모리셀 어레이MARY로 연장하는 워드선이 2층 배선구조로 구성되어 있으므로, 이들과 동일 제조공정에 의해 형성하는(배선형성 마스크의 패턴변경만)것에 의해서 제조공정을 증가시키지 않고서 구성할 수가 있다. 즉, 주요한 기준클럭 신호배선의 2층 배선구조는 다른 2층 배선구조와 동일한 제조공정에 의해 형성할 수 있으므로, 주요한 기준클럭 신호배선의 2층 배선구조를 형성하는 공정에 해당하는 분만큼 제조공정을 저감 할 수가 있다. 또, 워드선은 메모리셀의 메모리셀 선택용 MISFET의 게이트전극과 동일한 도전층으로 형성된 워드선에 제 1층째 배선을 개재시켜서 제 2층째 배선으로 형성된 워드선(션트용 워드선)을 접속하는 것에 의해서 2층 배선구조를 구성하고 있다. 메모리셀 어레이 MARY를 연장하는 상보성 데이타선 및 Y선택 신호배선은 제 1층째 배선으로 구성한다.
이와 같이, DRAM(1)에 있어서 장방형 칩을 대향하는 짧은 변측에 각각 배치된 기준클럭신호 발생회로(RAS 또는 CAS)와 어드레스계 회로(XAB, YAB)를 장방형 칩의 긴 변을 따라서 연장하고 또한 단락된 2층 배선구조의 기준클럭 신호배선(L5, L24또는 L28)으로 접속하는 것에 의해서, 상기 기준클럭신호배선의 저항값을 단층의 배선구조에 비해 저감시켜 기준클럭신호(
Figure kpo00040
,C1,
Figure kpo00041
)의 전파속도의 고속화를 도모할 수 있으므로, 어드레스 설정시간이나 어드레스 유지시간의 마진을 향상시켜 DRAM(1)의 동작속도의 고속화를 도모할 수가 있다.
또, 제14도는 주변회로(데이타선 프리차지회로)부에 있어서의 배치를 도시한 도면이고, 제15도는 제14도에 도시한 주변회로의 등가회로도이다.
제14도 및 제15도에 도시한 바와 같이, 이 주변회로의 배선(9)를 통과하는 프리차지신호 ψp는 이 주변회로를 구성하는 n채널 MISFET Q1∼Q6의 게이트용량 등의 용량부하에 의한 지연이 크기 때문에, 액세스시간이나 프리차지시간이 길고 이것이 고속동작을 방해하고 있었다. 그러나 , 이러한 문제는 배선(9)를 예를 들면 제 1층째 다결정실리콘 배선으로 이루어지는 케이트전극FG에 스루홀TH를 통해서 서로 접속된 제1층째 및 제2층째 알루미늄배선 AL1, AL2(보강용 배선)를 접속한 구조로 해서 그 배선 저항을 저감하는 것에 의해 해결할 수 있다. 이 게이트적극FG의 보강용 배선을 1층의 알루미늄배선만으로 구성하는 경우에는 저항을 충분하게 저감하기 위해서는 그 폭을 증가시킬 수 밖에 없는데 비해, 상술한 바와 같이 2층의 알루미늄배선 AL1, AL2를 사용하는 것에 의해서 칩사이즈의 증대도 없어 유리하다. 또한, 제14도 및 제15도에 있어서 F는 소자간 분리용 필드 절연막이고, D,
Figure kpo00042
는 데이타선이다. 또,(10)은 프리차지전위(1/2)Vcc의 배선으로서, 제1층째 알루미늄배선 AL1에 의해 구성되어 있다. 또(11), (12)는 예를 들면 n＋형 소오스영역 및 드레인영역이며, 이들은 상기 필드절연막F로 둘러싸인 활성영역내에 상기 게이트 전극 FG에 대해서 자기정합적으로 마련되어 있다. 또한, 데이타선 프리차지회로 이외의 다른 주변회로에 대해서도 본 방법을 적용할 수가 있다.
제16도는 I/O트랜스퍼 회로부의 배치도이고, 제17도는 제16도에 도시한 I/O트랜스퍼 회로부의 배치도이고, 제17도는 제16도에 도시한 I/O트랜스퍼 회로부의 등가회로도이다.
제16도는 및 제17도에 도시한 바와 같이, 이 I/O트랜스퍼 회로부에 있어서는 메모리셀 어레이MARY에 있어서의 액세스경로인 I/O선 IO1,
Figure kpo00043
,IO2,
Figure kpo00044
는 상술한 바와 같이, 제 1층째 알루미늄배선 AL1 과 제2층째 알루미늄배선 AL2를 중첩시킨 구조로 하는 것에 의해서 배선저항을 저감하여 데이타선 액세스의 고속화를 도모할 수가 있다. 또, 제16도 및 제17도에 있어서 D1,
Figure kpo00045
,D2,
Figure kpo00046
는 데이타선, Q7∼Q10은 Y스위치용 n 채널 MISFET, FG는 Y스위치용 배선 YSL인 게이트전극이다.
제18도는 제 1층째 알루미늄배선과 제2층째 알루미늄배선의 크로스언더부를 도시한 도면이다.
제18도에 도시한 바와 같이, 장방형 칩의 긴 변을 따라서 연장하는 전원배선 L2, L3(제 1층째 알루미늄과 제2층째 알루미늄의 2층 구조)에서 장방형 칩의 짧은 변을 따라 연장하는 전원배선(14)는 제2층째 알루미늄배선 AL2로 구성된다. 그리고, 제2층째 알루미늄배선 AL2로 이루어지는 배선 L41, L42,L43∼L50이 상기 전원배선(14)와 교차하는 부분은 크로스언더(corss-under)구조로 한다. 즉, 전원배선(14)를 구성하는 제2층째 알루미늄배선 AL2의 아래쪽에 있어서는 제1층째 알루미늄배선AL1로 이루어지는 크로스언더 배선(13)을 사용한다. 이 경우, 이 제1층째 알루미늄배선AL1은 상술한 바와 같이 두께가 얇아서 저항이 높으므로, 그 폭을 제2층째 알루미늄배선 AL2로 이루어지는 상기 배선 L41, L42,L43∼L50보다 크게 해서 저항을 작게한다.
상술한 바와 같이, 기본적으로 긴 거리에 걸쳐 연장하는 배선 L41, L42,L43∼L50에는
두께가 두껍고 저항이 작은 제2층째 알루미늄배선 AL2를 사용하고, 거리가 짧은 크로스언더 배선(13)에는 제1층째 알루미늄배선 AL1을 그의 폭을 크게해서 사용한다. 그와 반대인 경우에는 제 1층째 알루미늄배선 AL1의 폭을 상당히 크게 하지 않으면 저항을 작게하는 것이 곤란하므로, 칩 사이즈의 증대 및 용량부하의 증대에 의한 동작속도의 저하가 발생한다.
제19도에는 주변회로부내의 임의의 CMOS인버터회로의 배치를 도시한다.
제19도에 도시한 바와 같이, 주변회로의 회로블럭내의 배선(15)는 기본적으로 제1층째 알루미늄배선AL1에 의해 구성되고, 회로블럭사이의 배선L51, L52는 제2층째 알루미늄배선 AL2에 의해 구성된다. 소오스영역(12) 및 드레인영역(11)과 게이트전극FG에 의해 n채널 MISFET Q11∼Q13이 구성되어 있다. 또(16), (17)은 예를 들면 P+형 소오스영역 및 드레인영역이고, 이들과 게이트전극 FG에 의해 P채널 MISFET Q14∼Q16이 구성되어 있다. 이 경우, 제1층째 알루미늄배선 AL1은
MISFETQ11∼Q16의 소오스영역(12), (16) 및 드레인 영역(11), (17)이나 게이트전극FG에 콘택트홀C를 통해서 직접 접촉시킬 수 있기 때문에, 회로블럭내 배선(15)를 상술한 바와 같이 제1층째 알루미늄배선 AL1로 구성하는 것에 의해서 이 콘택트홀 C주변의 배치규격을 작게할 수 있고, 따라서 배치면적을 작게 할 수가 있다.
본원에 있어서 개시되는 발명중 대표적인 것에 의해서 얻어지는 효과를 간단하게 설명하면, 다음과 같다.
DRAM의 동작속도의 고속화를 도모할 수가 있다.
또, 제1층째 알루미늄배선에 의한 단차부에 있어서의 제2층째 알루미늄배선의 단선을 방지할 수 있다.
이상 본 발명을 실시예에 따라 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니고 그 요지를 이탈하지 않는 범위에 있어서 여러가지로 변경가능한 것은 물론이다.
예를 들면, 본 발명은 3층 이상의 알루미늄배선을 사용하는 다이나믹 RAM은 물론, 적어도 2층의 알루미늄배선을 사용하는 각종 반도체 집적회로장치에 적용할 수 있다.
또, 본 발명은 단일체의 DRAM에만 한정되지 않고, 마이크로 컴퓨터에 장방형상으로 내장된 DRAM에 적용할 수 가 있다.

Claims (23)

  1. 반도체 기판상에 형성되고 소정의 방향으로 연장하는 알루미늄으로 이루어지는 제1배선층, 상기 제1배선층상에 형성된 절연층, 상기 제1배선층과 동일방향으로 연장하고 상기 절연층상에 배치된 알루미늄으로 이루어지는 제2배선층을 갖는 반도체 집적회로장치로서, 상기 제1배선층과 상기 제2배선층은 소정의 간격마다 전기적으로 접속되어 있고, 상기 제1배선층 및 제2배선층은 신호전달용의 배선층이며, 상기 제2배선층의 막두께는 상기 제1배선층의 막두께보다 두꺼운 것을 특징으로 하는 반도체 집적회로 장치.
  2. 제1항에 있어서, 상기 제1배선층의 막두께는 5000∼6000Å이고, 상기 제2배선층의 막두께는8000∼9000Å인 것을 특징으로 하는 반도체 집적회로 장치.
  3. 장방형의 주면을 갖는 반도체기판, 주면의 중앙부에 위치하고 여러개의 매모리셀로 이루어지는 메모리셀 어레이, 상기 메모리셀 어레이를 사이에 두고, 상기 장방형의 주면의 긴 변 방향의 양끝에 위치하는 제1및 제2주변회로, 상기 제1주변회로와 상기 제2주변회를 전기적으로 접속하고, 상기 주면상의 상기 메모리셀 어레이 이외의 영역으로서 상기 장방형의 주면의 긴 변 방향으로 연장하는 신호 전달용 배선을 갖는 반도체 집적회로 장치로서, 상기 신호 전달용 배선은 제1금속막과 상기 제1금속막상에 절연막을 거쳐서 배치된 제 2금속막으로 구성되어 있고, 상기 제1금속막과 상기 제 2금속막은 소정의 간격마다 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 직접회로 장치
  4. 제3항에 있어서, 상기 제1 및 제2금속막은 알루미늄으로 이루어지고, 상기 제2금속막의 막두께는 상기 제 1금속막의 막두께보다 두꺼운 것을 특징으로 하는 반도체 집적회로 장치
  5. 제4항에 있어서, 상기 제1금속막의 막두께는 5000∼6000Å이고, 상기 제2금속막의 막두께는8000∼9000Å인 것을 특징으로 하는 반도체 집적회로 장치.
  6. 제 4항에 있어서, 상기 메모리셀은 메모리셀 선택용 MISFET와 정보축적용 용량소자와의 직렬휠호로 구성되어 있는 것을 특징으로 하는 반도체 집적회로 장치.
  7. 제3항에 있어서, 상기 신호전달용 배선은 기준클럭신호를 전달하기 위한 배선인 것을 특징으로 하는 반도체 직접회로 장치
  8. 제7항에 있어서, 상기 기준클럭 신호는 로우어드레스 스트로브계의 신호인 것을 특징으로 하는 반도체 집적회로 장치.
  9. 제8항에 있어서, 상기 제 1 및 제2금속막은 알루미늄으로 이루어지고, 상기 제2금속막의 막두께는 상기 제1금속막의 막두께보다 두꺼운 것을 특징으로 하는 반도체 집적회로 장치.
  10. 제7항에 있어서, 상기 기준클럭신호는 칼럼어드레스 스트로브계의 신호인 것을 특징으로 하는 반도체 집적회로 장치.
  11. 제10에 있어서, 상기 제1 및 제2금속막은 알루미늄으로 이루어지고, 상기 제2금속막의 막두께는 상기 제1금속막의 막두께보다 두꺼운 것을 특징으로 하는 반도체 집적회로 장치.
  12. 제3항에 있어서, 상기 신호전달용 배선은 메인앰프의 활성화 신호를 전달하기 위한 배선인 것을 특징으로 하는 반도체 집적회로 장치.
  13. 제12항에 있어서, 상기 제1 및 제2금속막은 알루미늄으로 이루어지고, 상기 제2금속막의 막두께는 상기 제1금속막의 막두께보다 두꺼운 것을 특징으로 하는 반도체 집적회로 장치.
  14. 장방형의 주면을 갖는 반도체 기판, 주면의 중앙부에 위치하고 여러개의 메로리셀로 이루어지는 메모리셀 어레이, 상기 장방형의 주면상으로서 긴 변 방향에 서로 간격을 두고 떨어져서 배치된 제1 및 제2 주변회로, 상기 제1주변회로와 상기 제2주변회로를 전기적으로 접속하고 상기 주면상의 상기 메모리셀 어레이 이외의 영역으로서 상기 장방형의 주면의 긴 변 방향으로 연장하는 신호전달용의 제1배선을 갖는 반도체 집적회로 장치로서, 상기 제1 배선은 제 1 금속막과 상기 제1금속막상에 절연막을 거쳐서 배치된 제2금속막으로 구성되어 있고, 상기 제1금속막과 상기 제2금속막은 소정의 간격마다 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 집적회로 장치.
  15. 제14항에 있어서, 상기 제1배선에 인접해서 그의 양측에 배치되고 상기 긴 변 방향으로 연장하는 제2 및 제3배선을 더 갖고, 상기 제2 및 제3배선은 상기 제1금속막 또는 상기 제2금속막 중의 나로 형성되어 있는 것을 특징으로 하는 반도체 집적회로 장치.
  16. 제15항에 있어서, 상기 제 1배선의 폭은 상기 제 2 및 제 3배선의 폭보다 넓은 것을 특징으로 하는 반도체 집적회로 장치.
  17. 제14항에 있어서, 상기 제 1 및 제 2금속막은 알루미늄으로 이루어지고, 상기 제 2금속막의 막두께는 상기 제 1금속막의 막두께보다 두꺼운 것을 특징으로 하는 반도체 집적회로 장치.
  18. 제17항에 있어서, 상기 제 1배선에 인접해서 그의 양측에 배치되고 상기 긴 변 방향으로 연장하는 제2및 제3배선을 더 갖고, 상기 제2 및 제 3배선은 상기 제1금속막 또는 상기 제2금속막 중의 하나로 형성되어 있는 것을 특징으로 하는 반도체 집적회로 장치.
  19. 제18항에 있어서, 상기 제 1배선의 폭은 상기 제 2 및 제 3 배선의 폭보다 넓은 것을 특징으로 하는 반도체 집적회로 장치.
  20. 제18항에 있어서, 상기 메모리셀은 메모리셀 선택용 MISFET와 정보축적용 용량소자와의 직렬회로로 구성되어 있는 것을 특징으로 하는 반도체 집적회로 장치.
  21. 제20항에 있어서, 상기 제1주변회로는 로우어드레스 스트로브신호 발생회로이고, 상기 제2주변회로는 X어드레스계 버퍼인 것을 특징으로 하는 반도체 집적회로 장치.
  22. 제20항에 있어서, 상기 제1주변회로는 칼럼어드레스 스트로브신호 발생회로이고, 상기 제2주변회로는 X어드레스계 버퍼인 것을 특징으로 하는 반도체 집적회로 장치.
  23. 제20항에 있어서, 상기 제1주변회로는 메인엠프이고, 상기 제2주변회로는 Y어드레스계 버퍼인 것을 특징으로 하는 반도체 집적회로 장치.
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