JP2695168B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
Landscapes
- Dram (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置に関し、特に、DRAM
（Dynamic Random Access Memory）を有する半導体集積
回路装置に適用して有効な技術に関するものである。 〔従来の技術〕 １［Mbi4t］或は４［Mbit］の大容量を有するDRAMの
開発が盛んに行われている。DRAMの１［bit］の情報を
記憶するメモリセルは、メモリセル選択用MISFETと情報
蓄積用容量素子との直列回路で構成されている。DRAMの
チップはSOJ（Ｓmall Ｏut−line Ｊ−lead Package）
又はZIP（Ｚigzag Ｉｎ−line Ｐackage）での封止が主
流となっている。 この種の樹脂封止製品は、標準規格に基づいてパッケ
ージのサイズ及び外部リードの配置が規定されている。
このため、DRAMの各回路の配置は、前述の規定に基づき
ある程度規定されてくる。 本発明者が開発中のDRAMは方形状チップで構成されて
いる。メモリセルアレイは方形状チップの中央部分に配
置されている。メモリセルアレイは方形状チップの大半
の面積を占有する。DRAMを駆動する周辺回路は、方形状
チップの対向する短辺側に夫々配置されている。一方の
短辺側（上辺側）にはロウ・アドレス・ストローブ（RA
S）系回路、カラム・アドレス・ストローブ（CAS）系回
路等の基準クロック信号発生回路を主体とする周辺回路
が配置されている。これらの基準クロック信号発生回路
の近傍には、基準クロック信号用外部端子（ボンディン
グパッド）が配置されている。他方の短辺側（下辺側）
にはＸアドレス系バッファ回路及びＹアドレス系バッフ
ァ回路等のアドレス系回路を主体とする周辺回路が配置
されている。同様に、これらのアドレス系回路の近傍に
は、アドレス信号用外部端子が配置されている。 前記アドレス系回路のアドレス信号の取り込みは、前
記基準クロック信号発生回路で形成した基準クロック信
号に基づいて制御されている。このため、長方形チップ
の対向する夫々の短辺に配置された基準クロック信号発
生回路とアドレス系回路とは基準クロック信号配線によ
り接続されている。 本発明者が開発中のDRAMにおいては基準クロック信号
配線を長方形チップの長辺に沿って配置している。具体
的には、基準クロック信号配線は、方形状チップの長辺
の端部とメモリセルアレイ端との間の若干の領域に方形
状チップの長辺に沿って配置されている。基準クロック
信号配線はアルミニウムで形成されている。 なお、DRAMについては、例えば、日経マグロウヒル
社、別冊No.1日経マイクロデバイス、1987年５月号、第
149頁乃至第164頁に記載されている。 〔発明が解決しようとする問題点〕 前述の本発明者が開発中のDRAMは２層のアルミニウム
配線構造で構成されている。前記基準クロック信号発生
回路とアドレス系回路とを接続する基準クロック信号配
線は第１層目又は第２層目のアルミニウム配線で形成さ
れている。この基準クロック信号配線は、４［Mbit］の
大容量を有するDRAMの場合、方形状チップの一方の短辺
側から他方の短辺側に10［mm］程度の長い配線長で延在
させる必要がある。このため、基準クロック信号の遅延
が著しく、アドレスセットアップ時間やアドレスホール
ド時間のマージンが減少する。また、このマージンの減
少は、アクセス時間の増大を招くので、DRAMの動作速度
を低下させるという問題点があった。 本発明の目的は、DRAMを有する半導体集積回路装置の
動作速度の高速化を図ることが可能な技術を提供するこ
とにある。 本発明の他の目的は、基準クロック信号の伝播速度の
高速化を図ることによって前記目的を達成することが可
能な技術を提供することにある。 本発明の他の目的は、前記目的を達成するための製造
工程を低減することが可能な技術を提供することにあ
る。 本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。 〔問題点を解決するための手段〕 本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、下記のとおりである。 DRAMにおいて、長方形チップの対向する短辺側に夫々
配置された基準クロック信号発生回路とアドレス系回路
とを、長方形チップの長辺に沿って延在しかつ短絡され
た２層配線構造の基準クロック信号配線で接続する。 〔作 用〕 上述した手段によれば、前記基準クロック信号配線の
抵抗値を低減し、基準クロック信号の伝播速度の高速化
を図ることができるので、アドレスセットアップ時間や
アドレスホールド時間のマージンを向上し、DRAMの動作
速度の高速化を図ることができる。 以下、本発明の構成について、４［Mbit］の大容量を
有するDRAMに本発明を適用した一実施例とともに説明す
る。 なお、実施例を説明するための全図において、同一機
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。 〔発明の実施例〕 本発明の一実施例であるDRAMを第１図（チップレイア
ウト図）及び第２図（周辺回路の拡大ブロック構成図）
で示す。 第１図に示すように、DRAM1は単結晶珪素からなるシ
リコンチップ（珪素基板）で構成されている。DRAM1は
４［Mbit］×１（又は１［Mbit］×４）構成で構成され
ている。 DRAM1は、例えば短辺側が6.38［mm］、長辺側が17.38
［mm］の長方形チップで構成されている。DRAM1は図示
しないがSOJ、ZIP等で樹脂封止される。 第１図及び第２図に示すように、DRAM1の最も外周部
には方形状チップの短辺及び長辺の一部に沿って外部端
子（ボンディングパッド）２が配置されている。一方の
短辺側（上側の短辺側）に配置された外部端子２は、ア
ドレス信号A10、ロウ・アドレス・ストローブ信号▲
▼、ライトイネーブル信号▲▼、データ入力信
号Din、データ出力信号▲▼、カラム・アドレス・
ストローブ信号▲▼、アドレス信号A9、ファンク
ション用▲▼、基準電圧Vssの夫々として使用さ
れる。他方の短辺側（下側の短辺側）に配置された外部
端子２は、アドレス信号A0〜A8、電源電圧Vcc、ファン
クション用FP1の夫々として使用されている。 ファンクション用▲▼及びFP1として使用され
る外部端子２は、ボンディングワイヤを接続する時に、
ページ・モード、ニブル・モード又はスタチックカラム
・モードに切換えられるようになっている。基準電圧V
ssは例えば回路の接地電位０［Ｖ］が印加される。電源
電圧Vccは例えば回路の動作電位５［Ｖ］が印加される
ようになっている。基準電圧Vssとして使用される外部
端子２、電源電圧Vccとして使用される外部端子２の夫
々には、複数本のボンディングワイヤを接続する所謂ダ
ブルボンディング或はトリプルボンディングが施される
ようになっている。このボンディング方式はノイズ対策
のために行われている。 DRAM1の中央部分にはメモリセルアレイMARYが配置さ
れている。メモリセルアレイMARYは大きく４分割されて
いる。この分割された１つのメモリセルアレイMARYは１
［Mbit］の大容量を有するように構成されている。この
分割された個々のメモリセルアレイMARYはさらに４分割
されている。この細分割化された夫々のメモリセルアレ
イMARYの中央部分には、第１図及び第２図に示すよう
に、方形状チップの長辺に沿って（行方向に）センスア
ンプ回路SAが配置されている。センスアンプ回路SAには
メモリセルアレイMARYを列方向に延在する相補性データ
線が接続されている。つまり、DRAM1はフォールデット
ビットライン方式（２交点方式）で構成されている。 大きく分割された上辺側の左右２個のメモリセルアレ
イMARY間、下辺側の左右２個のメモリセルアレイMARY間
の夫々にはＹデコーダ回路YDecが配置されている。左側
の上辺及び下辺の２個のメモリセルアレイMARY間、右側
の上辺及び下辺の２個のメモリセルアレイMARY間の夫々
には、Ｘデコーダ回路XDec、ワードドライバ回路及びワ
ードラッチ回路XLが配置されている。メモリセルアレイ
MARYのＸデコーダ回路XDecと対向する側の端部にはワー
ドクリア回路WCが配置されている。 メモリセルアレイMARYは図示しないがメモリセルを行
列状に複数配置して構成されている。メモリセルはメモ
リセル選択用MISFETとその一方の半導体領域に接続され
た情報蓄積用容量素子との直列回路で構成されている。
メモリセル選択用MISFETはｎチャネル型で構成されてい
る。情報蓄積用容量素子は、珪素基板上に下層電極（多
結晶珪素膜）、誘電体膜、上層電極（多結晶珪素膜）の
夫々を順次積層したスタックド構造で構成されている。
上層電極には電源電圧Vccと基準電圧Vssとの間の中間電
位1/2Vcc（約2.5［Ｖ］）が印加される。 前記メモリセルのメモリセル選択用MISFETの他方の半
導体領域には相補性データ線が接続されている。相補性
データ線は、前述のようにセンサアンプ回路SAに接続さ
れると共に、入出力選択用MISFET（Ｙスイッチ）を介在
させて入出力信号線（I/O線）に接続されている。入出
力選択用MISFETはＹセレクト信号線を介在させてＹデコ
ーダ回路YDecに接続されている。メモリセル選択用MISF
ETのゲート電極はワード線に接続されている。ワード線
は、メモリセルアレイMARYを行方向に延在し、ワードド
ライバ回路を介在させてＸデコーダ回路XDecに接続され
ている。 DRAM1の一方の短辺側には、第１図及び第２図に示す
ように、基準クロック信号発生回路を主体とする周辺回
路が配置されている。つまり、一方の短辺側には、ロウ
・アドレス・ストローブ系回路（RAS系回路）RASの初段
回路及びカラム・アドレス・ストローブ系回路（CAS系
回路）CASの初段回路の主要な基準クロック信号発生回
路、データ入出力系回路（Din,Dout系回路）Din,Dout、
ライトイネーブル系回路（WE系回路）WE、上辺アドレス
系回路ADU、メインアンプ（１〜８）MA、センスアンプ
の電源回路SAVの夫々が配置されている。 基準クロック信号発生回路であるロウ・アドレス・ス
トローブ系回路RASの初段回路は、信号遅延を低減する
ため、ロウ・アドレス・ストローブ信号▲▼用の
外部端子２の近傍に配置されている。同様に、カラム・
アドレス・ストローブ系回路CASの初段回路はカラム・
アドレス・ストローブ信号の▲▼用の外部端子２
の近傍に配置されている。 前記ロウ・アドレス・ストローブ信号▲▼は、
一方の短辺側の周辺回路及び他方の短辺側の周辺回路の
全周辺回路において使用される。前述のように、ロウ・
アドレス・ストローブ信号▲▼用の外部端子２が
一方の短辺側に配置されているので、ロウ・アドレス・
ストローブ系回路RASの初段回路及び一方の短辺側で使
用される▲▼系基準クロック信号の発生回路は一
方の短辺側に配置されている。 DRAM1の他方の短辺側には、アドレス系回路を主体と
する周辺回路が配置されている。つまり、他方の短辺側
には、Ｘアドレス系バッファ回路XAB及びＹアドレス系
バッファ回路YABのアドレス系回路、ロウ・アドレス・
ストローブ系回路RASの次段回路、Ｘジェネレータ回路J
Gの夫々が配置されている。この他方の短辺側にはアド
レス信号A0〜A8用の外部端子２が配置されているので、
アドレス系回路はその近傍に配置されている。 前記ロウ・アドレス・ストローブ系回路RASの初段回
路及び▲▼系基準クロック信号の発生回路は、第
３図（等価回路図）に示すように、波形整形及び駆動力
増強のために多段インバータ構造で構成されている。ロ
ウ・アドレス・ストローブ系回路RASの初段回路では▲
▼系基準クロック信号のうちタイミング的に最っ
とも速い基準クロック信号（内部クロック信号）▲
▼を生成する。この基準クロック信号▲▼は、一方
及び他方の短辺側に配置されるクロック信号発生回路に
入力する基準クロック信号として使用される。また、第
３図に示すように、前記基準クロック信号▲▼は、
一方の短辺側（上辺側）で使用される基準クロック信号
R1Uを生成する。なお、第３図において、WKUはウェーク
アップ信号、REはラスエンド信号である。 前記ロウ・アドレス・ストローブ系回路RASの初段回
路で生成された基準クロック信号R1は、第１図及び第２
図に示す配線（基準クロック信号配線）Ｌを通して一方
の短辺側から他方の短辺側（下辺側）に伝達され、ロウ
・アドレス・ストローブ系回路RASの次段回路に入力さ
れる。ロウ・アドレス・ストローブ系回路RASの次段回
路は、配線Ｌで引き回された基準クロック信号▲▼
の波形整形及び駆動力増強のために配置されている。ロ
ウ・アドレス・ストローブ系回路RASの次段回路は、第
４図（等価回路図）に示すように、多段インバータ構造
で構成されている。ロウ・アドレス・ストローブ系回路
RASの次段回路は、基準クロック信号R2及び他方の短辺
側で使用される基準クロック信号R1Dを生成する。 他方の短辺側に配置されたＸアドレス系バッファ回路
XABは、第５図（等価回路図）に示すように、ロウ・ア
ドレス・ストローブ系回路RASの次段回路で生成された
基準クロック信号R1D及びR2によって活性化される。つ
まり、基準クロック信号R1D及びR2はＸアドレス系バッ
ファ回路XABにアドレス信号Ai（ｉ＝0,1,2,…,8）を取
込むための制御信号として使用されている。このアドレ
ス信号Aiの取込み速度は、DRAM1のアドレスセットアッ
プ時間やアドレスホールド時間の動作速度に大きく左右
する。つまり、基準クロック信号R1D及びR2に基づくア
ドレス信号Aiの取込み速度が速い程、DRAM1のアクセス
時間は短縮される。Ｘアドレス系バッファ回路XABは、
Ｘデコーダ回路XDecへの出力信号BXi,▲▼を生成
する。なお、第５図において、▼▼はＸアドレスラ
ッチ信号、C1はカラム・アドレス・ストローブ系回路CA
Sで生成した基準クロック信号、CMはクリアモード信
号、ARiはリフレッシュ・アドレス信号である。他方の
短辺側で使用されるＸアドレスラッチ信号XLD及び▲
▼は、第６図（等価回路図）に示すように、基準ク
ロック信号R1Dに基づきワードラッチ回路XLで生成され
る。 前記カラム・アドレス・ストローブ系回路CASは、ロ
ウ・アドレス・ストローブ系回路RASの初段回路と同様
に、第７図（等価回路図）に示すように多段インバータ
構造で構成されている。カラム・アドレス・ストローブ
系回路CASは▲▼系基準クロック信号のうちタイ
ミング的に最っとも速い基準クロック信号▲▼,C1
及びC2を生成する。基準クロック信号のうち基準クロッ
ク信号C1は、配線（基準クロック信号配線）Ｌを通して
一方の短辺側（上辺側）から他方の短辺側（下辺側）に
伝達され、Ｙアドレスラッチ信号YLを生成する。 他方の短辺側に配置されたＹアドレス系バッファ回路
YABは、第８図（等価回路図）に示すように、ロウ・ア
ドレス・ストローブ系回路RASの次段回路で生成された
基準クロック信号R1D及びＹアドレスラッチ回路YLによ
って活性化される。つまり、基準クロック信号R1D及び
Ｙアドレスラッチ信号YLはＹアドレス系バッファ回路YA
Bにアドレス信号Ai（ｉ＝0,1,2,…,8）を取込むための
制御信号として使用されている。このアドレス信号Aiの
取込み速度は、Ｘアドレス系バッファ回路XABにアドレ
ス信号Aiを取込む速度と同様に、DRAM1の動作速度に大
きく左右する。Ｙアドレス系バッファ回路YABは、Ｙデ
コーダ回路YDecへの出力信号BYi,▲▼を生成する
と共に、第９図（等価回路図）に示すように、メインア
ンプMAの活性化信号▲▼を生成する。この活性化信
号▲▼は、他方の短辺側に配置されたＹアドレス系
バッファ回路YABで生成され、一方の短辺側に伝達され
た後、第10図（等価回路図）に示すように、波形整形及
び駆動力増強がなされメインアンプMAに入力される。な
お、第９図においてCEはカラムイネーブル信号、第10図
においてRNはRASノーマル信号である。 第１図、第２図、第11図（第２図の記号Ｉ部分の拡大
平面図）及び第12図（第２図の記号II部分の拡大平面
図）に示すように、DRAM1は、方形状チップの長辺に沿
って電源配線VL及び信号配線Ｌが延在するように構成さ
れている。第11図に詳細に示すように、DRAM1の左側の
長辺に沿っては、電源配線L1〜L3の電源配線VL及び信号
配線L4〜L19の信号配線Ｌが一方の短辺側から他方の短
辺側まで延在している。第12図に詳細に示すように、DR
AM1の右側の長辺に沿っては、電源配置L38〜L40の電源
配線VL及び信号配線L20〜L37の信号配線Ｌが一方の短辺
側から他方の短辺側まで延在している。電源配線VL及び
信号配線Ｌは、DRAM1の長辺側の端部とメモリセルアレ
イMARY端との間の若干の領域を利用して延在させてい
る。 電源配線L1〜L3及びL40は電源電圧Vccが印加されてい
る。電源配線L38及びL39は基準電圧Vssが印加されてい
る。この電源配線VLは、信号配線Ｌよりも外周部であっ
て、DRAM1の最っとも外周部に延在するように構成され
ている。電源配線VLは、第１層目配線と第２層目配線と
を重ね合せ両者を短絡させた２層配線構造で構成されて
いる。本実施例のDRAM1は２層アルミニウム配線構造で
構成されており、第１層目配線はアルミニウム配線、第
２層目配線はアルミニウム配線で構成されている。つま
り、電源配線VLは、抵抗値をできる限り低減し、ノイズ
の吸収をできる限り速く行えるように構成されている。
第１及び第２層目アルミニウム配線は、純アルミニウム
が、マイグレーション対策のためのCu又は及びアロイス
パイク対策のためのSiが添加されたアルミニウムで形成
する。電源配線VLの第１層目配線と第２層目配線とは同
一配線幅寸法で構成し、両者間の短絡は層間絶縁膜に形
成された接続孔TCを通して行う。電源配線VLの接続孔TC
は、電源配線VLの延在する方向において実質的に全域に
設けられている。すなわち、接続孔TCはできる限り電源
配線VLの抵抗値を低減するように構成されている。この
電源配線VLは例えば25［μｍ］程度の配線幅寸法で構成
されている。 前記信号配線Ｌのうち、信号配線L4はDRAM1の特性試
験用配線（T1）である。信号配線L5は前記基準クロック
信号▲▼を伝達する基準クロック信号配線である。
信号配線L6はファンクション用切換信号配線（FPIE）で
ある。信号配線L7は電圧リミッタ信号配線（Vl）であ
る。信号配線L8はリフレッシュ信号配線（RFD）であ
る。信号配線L9はプリチャージ信号配線（PC）である。
信号配線L10はセンスアンプイネーブル信号配線（SAE）
である。信号配線L11はセンスアンプ駆動信号配線（P
1）である。信号配線L12〜L15はＸ系内部アドレス信号
配線（AX8H,AX7,▲▼,AX8）である。信号配線L16
〜L19はワード線クリア信号配線（WC0U,WC1U,WC2U,WC3
U）である。 前記信号配線L20〜L23はＸ系内部アドレス信号配線
（▲▼,AX9,AXH,AXU）である。信号配線L24はCAS
系基準クロック信号C1を伝達する基準クロック信号配線
である。信号配線L25はカラムイネーブル信号配線（C
E）である。信号配線L26はＹアドレスラッチ信号配線
（YL）である。信号配線L27はクリアモード信号（CM）
である。信号配線L28はメインアンプMAの活性化信号▲
▼を伝達する活性化信号配線である。信号配線L29
はファンクションセット信号配線（FS）である。信号配
線L30はファンクションリセット信号配線（FR）であ
る。信号配線L31はデータセレクト信号配線（DS）であ
る。信号配線L32はテストイネーブル信号配線（TE）で
ある。信号配線L33〜L35は特性試験用配線（T2,T3,T4）
である。信号配線L36はリダンデェンシィ・シグネチュ
ア信号配線（SiG）である。信号配線L37はファンクショ
ン・セット・イネーブル信号配線（FSE）である。 RAS系基準クロック信号配線（▲▼）L5、CAS系基
準クロック信号配線（C1）L24及び活性化信号配線（▲
▼）L28を除く信号配線Ｌ（L4,L6〜L23,L25〜L27,L
29〜L37）は、第２層目配線（アルミニウム配線）の単
層で構成されている。第２層目配線は第１層目配線より
も厚い膜厚で構成されている。具体的には、第１層目配
線は例えば5000〜6000［Å］程度の膜厚、第２層目配線
は例えば8000〜9000［Å］程度の膜厚で形成されてい
る。これは、第２層目配線の抵抗値をできる限り小さく
構成すると共に、第１層目配線の段差形状を低減して第
２層目配線のステップカバレッジを向上する目的で行わ
れている。これらの信号配線Ｌは例えば２［μｍ］程度
の配線幅寸法で構成し、信号配線Ｌ間の間隔は1.5［μ
ｍ］程度の寸法で構成されている。これらの信号配線Ｌ
は単層配線構造で構成されており、これらの信号配線Ｌ
の領域下は別の信号配線を通過させることができるの
で、配線領域を有効に利用し、DRAM1の集積度を向上す
ることができる。なお、これらの信号配線Ｌは第１層目
配線で構成してもよい。 前記RAS系基準クロック信号配線（▲▼）L5、CAS
系基準クロック信号配線（C1）L24及び活性化信号配線
（▲▼）L28つまり主要な基準クロック信号配線
は、電源配線VLと同様に、第１層目配線と第２層目配線
とを短絡した２層配線構造で構成されている。CAS系基
準クロック信号配線（C1）L24及び活性化信号配線（▲
▼）L28の断面構造を第13図（要部拡大断面図）で
示す。第13図に示すように、第１層目配線４と第２層目
配線６との短絡は接続孔TCによって行われている。接続
孔TCは所定間隔毎、例えば前記基準クロック信号配線の
配線長が10［mm］程度の場合に30［μｍ］間隔毎に設け
られている。接続孔TCは、接続不良を防止して歩留りを
向上するために所定間隔毎において複数個設けられてい
る。RAS系基準クロック信号配線（▲▼）L5は、最
も主要な配線となるので、例えば５［μｍ］程度の配線
幅寸法で構成されている。RAS系基準クロック信号配線
（▲▼）L5の第１層目配線と第２層目配線とを接続
する接続孔TCは、配線幅寸法が他の配線よりも大きいの
で、所定間隔毎に配線幅方向に２個設けられている。CA
S系基準クロック信号配線（C1）L24、活性化信号配線
（▲▼）L28の夫々は、例えば２［μｍ］程度の配
線幅寸法で構成されている。CAS系基準クロック信号配
線（C1）L24、活性化信号配線（▲▼）L28の夫々の
第１層目配線と第２層目配線とを接続する接続孔TCは、
配線幅寸法が他の配線よりも小さいので、所定間隔毎に
配線長方向に２個設けられている。第13図において、第
１層目配線４下にはメモリセル選択用MISFET及び情報蓄
積用容量素子を覆う層間絶縁膜３が設けられている。第
１層目配線４と第２層目配線６との間には層間絶縁膜５
が設けられている。層間絶縁膜５には接続孔TCが形成さ
れる。第２層目配線６上にはパッシベーション膜７が設
けられている。 これらの主要な基準クロック信号配線の２層配線構造
は、前述のように、電源配線VLが２層配線構造で構成さ
れ、かつ図示しないメモリセルアレイMARYに延在するワ
ード線が２層配線構造で構成されているので、これらと
同一製造工程で形成する（配線形成マスクのパターン変
更のみ）ことによって、製造工程を増加せずに構成する
ことができる。つまり、主要な基準クロック信号配線の
２層配線構造は他の２層配線構造と同一製造工程で形成
することができるので、主要な基準クロック信号配線の
２層配線構造を形成する工程に相当する分、製造工程を
低減することができる。なお、ワード線は、メモリセル
のメモリセル選択用MISFETのゲート電極と同一導電層で
形成されたワード線に、第１層目配線を介在させて第２
層目配線で形成されたワード線（シャント用ワード線）
を接続することによって２層配線構造を構成している。
メモリセルアレイMARYを延在する相補性データ線及びＹ
セレクト信号配線は第１層目配線で構成されている。 このように、DRAM1において、長方形チップの対向す
る短辺側に夫々配置された基準クロック信号発生回路
（RAS又は及びCAS）とアドレス系回路（XAB,YAB）と
を、長方形チップの長辺に沿って延在しかつ短絡された
２層配線構造の基準クロック信号配線（L5,L24又は及び
L28）で接続することにより、前記基準クロック信号配
線の抵抗値を単層配線構造の場合に比べて低減し、基準
クロック信号（▲▼,C1,▲▼）の伝播速度の高
速化を図ることができるので、アドレスセットアップ時
間やアドレスホールド時間のマージンを向上し、DRAM1
の動作速度の高速化を図ることができる。 また、図示しないが、方形状チップの短辺側に配置さ
れるアクセスパス系の信号配線、例えばアドレス信号配
線，入出力信号配線（I/O），メインアンプMAの出力信
号配線又は及びデータ出力信号配線等を２層配線構造で
構成することにより、より一層、DRAM1の動作速度の高
速化を図ることができる。 以上、本発明者によってなされた発明を、前記実施例
に基づき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて種々変更可能であることは勿論である。 例えば、本発明は、主要な基準クロック信号配線に隣
接して延在する信号配線Ｌを２層配線構造で構成しても
よい。 また、本発明は、単体のDRAMだけに限らず、マイクロ
コンピュータに長方形状で内蔵されたDRAMに適用するこ
とができる。 〔発明の効果〕 本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。 DRAMの動作速度の高速化を図ることができる。
（Dynamic Random Access Memory）を有する半導体集積
回路装置に適用して有効な技術に関するものである。 〔従来の技術〕 １［Mbi4t］或は４［Mbit］の大容量を有するDRAMの
開発が盛んに行われている。DRAMの１［bit］の情報を
記憶するメモリセルは、メモリセル選択用MISFETと情報
蓄積用容量素子との直列回路で構成されている。DRAMの
チップはSOJ（Ｓmall Ｏut−line Ｊ−lead Package）
又はZIP（Ｚigzag Ｉｎ−line Ｐackage）での封止が主
流となっている。 この種の樹脂封止製品は、標準規格に基づいてパッケ
ージのサイズ及び外部リードの配置が規定されている。
このため、DRAMの各回路の配置は、前述の規定に基づき
ある程度規定されてくる。 本発明者が開発中のDRAMは方形状チップで構成されて
いる。メモリセルアレイは方形状チップの中央部分に配
置されている。メモリセルアレイは方形状チップの大半
の面積を占有する。DRAMを駆動する周辺回路は、方形状
チップの対向する短辺側に夫々配置されている。一方の
短辺側（上辺側）にはロウ・アドレス・ストローブ（RA
S）系回路、カラム・アドレス・ストローブ（CAS）系回
路等の基準クロック信号発生回路を主体とする周辺回路
が配置されている。これらの基準クロック信号発生回路
の近傍には、基準クロック信号用外部端子（ボンディン
グパッド）が配置されている。他方の短辺側（下辺側）
にはＸアドレス系バッファ回路及びＹアドレス系バッフ
ァ回路等のアドレス系回路を主体とする周辺回路が配置
されている。同様に、これらのアドレス系回路の近傍に
は、アドレス信号用外部端子が配置されている。 前記アドレス系回路のアドレス信号の取り込みは、前
記基準クロック信号発生回路で形成した基準クロック信
号に基づいて制御されている。このため、長方形チップ
の対向する夫々の短辺に配置された基準クロック信号発
生回路とアドレス系回路とは基準クロック信号配線によ
り接続されている。 本発明者が開発中のDRAMにおいては基準クロック信号
配線を長方形チップの長辺に沿って配置している。具体
的には、基準クロック信号配線は、方形状チップの長辺
の端部とメモリセルアレイ端との間の若干の領域に方形
状チップの長辺に沿って配置されている。基準クロック
信号配線はアルミニウムで形成されている。 なお、DRAMについては、例えば、日経マグロウヒル
社、別冊No.1日経マイクロデバイス、1987年５月号、第
149頁乃至第164頁に記載されている。 〔発明が解決しようとする問題点〕 前述の本発明者が開発中のDRAMは２層のアルミニウム
配線構造で構成されている。前記基準クロック信号発生
回路とアドレス系回路とを接続する基準クロック信号配
線は第１層目又は第２層目のアルミニウム配線で形成さ
れている。この基準クロック信号配線は、４［Mbit］の
大容量を有するDRAMの場合、方形状チップの一方の短辺
側から他方の短辺側に10［mm］程度の長い配線長で延在
させる必要がある。このため、基準クロック信号の遅延
が著しく、アドレスセットアップ時間やアドレスホール
ド時間のマージンが減少する。また、このマージンの減
少は、アクセス時間の増大を招くので、DRAMの動作速度
を低下させるという問題点があった。 本発明の目的は、DRAMを有する半導体集積回路装置の
動作速度の高速化を図ることが可能な技術を提供するこ
とにある。 本発明の他の目的は、基準クロック信号の伝播速度の
高速化を図ることによって前記目的を達成することが可
能な技術を提供することにある。 本発明の他の目的は、前記目的を達成するための製造
工程を低減することが可能な技術を提供することにあ
る。 本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。 〔問題点を解決するための手段〕 本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、下記のとおりである。 DRAMにおいて、長方形チップの対向する短辺側に夫々
配置された基準クロック信号発生回路とアドレス系回路
とを、長方形チップの長辺に沿って延在しかつ短絡され
た２層配線構造の基準クロック信号配線で接続する。 〔作 用〕 上述した手段によれば、前記基準クロック信号配線の
抵抗値を低減し、基準クロック信号の伝播速度の高速化
を図ることができるので、アドレスセットアップ時間や
アドレスホールド時間のマージンを向上し、DRAMの動作
速度の高速化を図ることができる。 以下、本発明の構成について、４［Mbit］の大容量を
有するDRAMに本発明を適用した一実施例とともに説明す
る。 なお、実施例を説明するための全図において、同一機
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。 〔発明の実施例〕 本発明の一実施例であるDRAMを第１図（チップレイア
ウト図）及び第２図（周辺回路の拡大ブロック構成図）
で示す。 第１図に示すように、DRAM1は単結晶珪素からなるシ
リコンチップ（珪素基板）で構成されている。DRAM1は
４［Mbit］×１（又は１［Mbit］×４）構成で構成され
ている。 DRAM1は、例えば短辺側が6.38［mm］、長辺側が17.38
［mm］の長方形チップで構成されている。DRAM1は図示
しないがSOJ、ZIP等で樹脂封止される。 第１図及び第２図に示すように、DRAM1の最も外周部
には方形状チップの短辺及び長辺の一部に沿って外部端
子（ボンディングパッド）２が配置されている。一方の
短辺側（上側の短辺側）に配置された外部端子２は、ア
ドレス信号A10、ロウ・アドレス・ストローブ信号▲
▼、ライトイネーブル信号▲▼、データ入力信
号Din、データ出力信号▲▼、カラム・アドレス・
ストローブ信号▲▼、アドレス信号A9、ファンク
ション用▲▼、基準電圧Vssの夫々として使用さ
れる。他方の短辺側（下側の短辺側）に配置された外部
端子２は、アドレス信号A0〜A8、電源電圧Vcc、ファン
クション用FP1の夫々として使用されている。 ファンクション用▲▼及びFP1として使用され
る外部端子２は、ボンディングワイヤを接続する時に、
ページ・モード、ニブル・モード又はスタチックカラム
・モードに切換えられるようになっている。基準電圧V
ssは例えば回路の接地電位０［Ｖ］が印加される。電源
電圧Vccは例えば回路の動作電位５［Ｖ］が印加される
ようになっている。基準電圧Vssとして使用される外部
端子２、電源電圧Vccとして使用される外部端子２の夫
々には、複数本のボンディングワイヤを接続する所謂ダ
ブルボンディング或はトリプルボンディングが施される
ようになっている。このボンディング方式はノイズ対策
のために行われている。 DRAM1の中央部分にはメモリセルアレイMARYが配置さ
れている。メモリセルアレイMARYは大きく４分割されて
いる。この分割された１つのメモリセルアレイMARYは１
［Mbit］の大容量を有するように構成されている。この
分割された個々のメモリセルアレイMARYはさらに４分割
されている。この細分割化された夫々のメモリセルアレ
イMARYの中央部分には、第１図及び第２図に示すよう
に、方形状チップの長辺に沿って（行方向に）センスア
ンプ回路SAが配置されている。センスアンプ回路SAには
メモリセルアレイMARYを列方向に延在する相補性データ
線が接続されている。つまり、DRAM1はフォールデット
ビットライン方式（２交点方式）で構成されている。 大きく分割された上辺側の左右２個のメモリセルアレ
イMARY間、下辺側の左右２個のメモリセルアレイMARY間
の夫々にはＹデコーダ回路YDecが配置されている。左側
の上辺及び下辺の２個のメモリセルアレイMARY間、右側
の上辺及び下辺の２個のメモリセルアレイMARY間の夫々
には、Ｘデコーダ回路XDec、ワードドライバ回路及びワ
ードラッチ回路XLが配置されている。メモリセルアレイ
MARYのＸデコーダ回路XDecと対向する側の端部にはワー
ドクリア回路WCが配置されている。 メモリセルアレイMARYは図示しないがメモリセルを行
列状に複数配置して構成されている。メモリセルはメモ
リセル選択用MISFETとその一方の半導体領域に接続され
た情報蓄積用容量素子との直列回路で構成されている。
メモリセル選択用MISFETはｎチャネル型で構成されてい
る。情報蓄積用容量素子は、珪素基板上に下層電極（多
結晶珪素膜）、誘電体膜、上層電極（多結晶珪素膜）の
夫々を順次積層したスタックド構造で構成されている。
上層電極には電源電圧Vccと基準電圧Vssとの間の中間電
位1/2Vcc（約2.5［Ｖ］）が印加される。 前記メモリセルのメモリセル選択用MISFETの他方の半
導体領域には相補性データ線が接続されている。相補性
データ線は、前述のようにセンサアンプ回路SAに接続さ
れると共に、入出力選択用MISFET（Ｙスイッチ）を介在
させて入出力信号線（I/O線）に接続されている。入出
力選択用MISFETはＹセレクト信号線を介在させてＹデコ
ーダ回路YDecに接続されている。メモリセル選択用MISF
ETのゲート電極はワード線に接続されている。ワード線
は、メモリセルアレイMARYを行方向に延在し、ワードド
ライバ回路を介在させてＸデコーダ回路XDecに接続され
ている。 DRAM1の一方の短辺側には、第１図及び第２図に示す
ように、基準クロック信号発生回路を主体とする周辺回
路が配置されている。つまり、一方の短辺側には、ロウ
・アドレス・ストローブ系回路（RAS系回路）RASの初段
回路及びカラム・アドレス・ストローブ系回路（CAS系
回路）CASの初段回路の主要な基準クロック信号発生回
路、データ入出力系回路（Din,Dout系回路）Din,Dout、
ライトイネーブル系回路（WE系回路）WE、上辺アドレス
系回路ADU、メインアンプ（１〜８）MA、センスアンプ
の電源回路SAVの夫々が配置されている。 基準クロック信号発生回路であるロウ・アドレス・ス
トローブ系回路RASの初段回路は、信号遅延を低減する
ため、ロウ・アドレス・ストローブ信号▲▼用の
外部端子２の近傍に配置されている。同様に、カラム・
アドレス・ストローブ系回路CASの初段回路はカラム・
アドレス・ストローブ信号の▲▼用の外部端子２
の近傍に配置されている。 前記ロウ・アドレス・ストローブ信号▲▼は、
一方の短辺側の周辺回路及び他方の短辺側の周辺回路の
全周辺回路において使用される。前述のように、ロウ・
アドレス・ストローブ信号▲▼用の外部端子２が
一方の短辺側に配置されているので、ロウ・アドレス・
ストローブ系回路RASの初段回路及び一方の短辺側で使
用される▲▼系基準クロック信号の発生回路は一
方の短辺側に配置されている。 DRAM1の他方の短辺側には、アドレス系回路を主体と
する周辺回路が配置されている。つまり、他方の短辺側
には、Ｘアドレス系バッファ回路XAB及びＹアドレス系
バッファ回路YABのアドレス系回路、ロウ・アドレス・
ストローブ系回路RASの次段回路、Ｘジェネレータ回路J
Gの夫々が配置されている。この他方の短辺側にはアド
レス信号A0〜A8用の外部端子２が配置されているので、
アドレス系回路はその近傍に配置されている。 前記ロウ・アドレス・ストローブ系回路RASの初段回
路及び▲▼系基準クロック信号の発生回路は、第
３図（等価回路図）に示すように、波形整形及び駆動力
増強のために多段インバータ構造で構成されている。ロ
ウ・アドレス・ストローブ系回路RASの初段回路では▲
▼系基準クロック信号のうちタイミング的に最っ
とも速い基準クロック信号（内部クロック信号）▲
▼を生成する。この基準クロック信号▲▼は、一方
及び他方の短辺側に配置されるクロック信号発生回路に
入力する基準クロック信号として使用される。また、第
３図に示すように、前記基準クロック信号▲▼は、
一方の短辺側（上辺側）で使用される基準クロック信号
R1Uを生成する。なお、第３図において、WKUはウェーク
アップ信号、REはラスエンド信号である。 前記ロウ・アドレス・ストローブ系回路RASの初段回
路で生成された基準クロック信号R1は、第１図及び第２
図に示す配線（基準クロック信号配線）Ｌを通して一方
の短辺側から他方の短辺側（下辺側）に伝達され、ロウ
・アドレス・ストローブ系回路RASの次段回路に入力さ
れる。ロウ・アドレス・ストローブ系回路RASの次段回
路は、配線Ｌで引き回された基準クロック信号▲▼
の波形整形及び駆動力増強のために配置されている。ロ
ウ・アドレス・ストローブ系回路RASの次段回路は、第
４図（等価回路図）に示すように、多段インバータ構造
で構成されている。ロウ・アドレス・ストローブ系回路
RASの次段回路は、基準クロック信号R2及び他方の短辺
側で使用される基準クロック信号R1Dを生成する。 他方の短辺側に配置されたＸアドレス系バッファ回路
XABは、第５図（等価回路図）に示すように、ロウ・ア
ドレス・ストローブ系回路RASの次段回路で生成された
基準クロック信号R1D及びR2によって活性化される。つ
まり、基準クロック信号R1D及びR2はＸアドレス系バッ
ファ回路XABにアドレス信号Ai（ｉ＝0,1,2,…,8）を取
込むための制御信号として使用されている。このアドレ
ス信号Aiの取込み速度は、DRAM1のアドレスセットアッ
プ時間やアドレスホールド時間の動作速度に大きく左右
する。つまり、基準クロック信号R1D及びR2に基づくア
ドレス信号Aiの取込み速度が速い程、DRAM1のアクセス
時間は短縮される。Ｘアドレス系バッファ回路XABは、
Ｘデコーダ回路XDecへの出力信号BXi,▲▼を生成
する。なお、第５図において、▼▼はＸアドレスラ
ッチ信号、C1はカラム・アドレス・ストローブ系回路CA
Sで生成した基準クロック信号、CMはクリアモード信
号、ARiはリフレッシュ・アドレス信号である。他方の
短辺側で使用されるＸアドレスラッチ信号XLD及び▲
▼は、第６図（等価回路図）に示すように、基準ク
ロック信号R1Dに基づきワードラッチ回路XLで生成され
る。 前記カラム・アドレス・ストローブ系回路CASは、ロ
ウ・アドレス・ストローブ系回路RASの初段回路と同様
に、第７図（等価回路図）に示すように多段インバータ
構造で構成されている。カラム・アドレス・ストローブ
系回路CASは▲▼系基準クロック信号のうちタイ
ミング的に最っとも速い基準クロック信号▲▼,C1
及びC2を生成する。基準クロック信号のうち基準クロッ
ク信号C1は、配線（基準クロック信号配線）Ｌを通して
一方の短辺側（上辺側）から他方の短辺側（下辺側）に
伝達され、Ｙアドレスラッチ信号YLを生成する。 他方の短辺側に配置されたＹアドレス系バッファ回路
YABは、第８図（等価回路図）に示すように、ロウ・ア
ドレス・ストローブ系回路RASの次段回路で生成された
基準クロック信号R1D及びＹアドレスラッチ回路YLによ
って活性化される。つまり、基準クロック信号R1D及び
Ｙアドレスラッチ信号YLはＹアドレス系バッファ回路YA
Bにアドレス信号Ai（ｉ＝0,1,2,…,8）を取込むための
制御信号として使用されている。このアドレス信号Aiの
取込み速度は、Ｘアドレス系バッファ回路XABにアドレ
ス信号Aiを取込む速度と同様に、DRAM1の動作速度に大
きく左右する。Ｙアドレス系バッファ回路YABは、Ｙデ
コーダ回路YDecへの出力信号BYi,▲▼を生成する
と共に、第９図（等価回路図）に示すように、メインア
ンプMAの活性化信号▲▼を生成する。この活性化信
号▲▼は、他方の短辺側に配置されたＹアドレス系
バッファ回路YABで生成され、一方の短辺側に伝達され
た後、第10図（等価回路図）に示すように、波形整形及
び駆動力増強がなされメインアンプMAに入力される。な
お、第９図においてCEはカラムイネーブル信号、第10図
においてRNはRASノーマル信号である。 第１図、第２図、第11図（第２図の記号Ｉ部分の拡大
平面図）及び第12図（第２図の記号II部分の拡大平面
図）に示すように、DRAM1は、方形状チップの長辺に沿
って電源配線VL及び信号配線Ｌが延在するように構成さ
れている。第11図に詳細に示すように、DRAM1の左側の
長辺に沿っては、電源配線L1〜L3の電源配線VL及び信号
配線L4〜L19の信号配線Ｌが一方の短辺側から他方の短
辺側まで延在している。第12図に詳細に示すように、DR
AM1の右側の長辺に沿っては、電源配置L38〜L40の電源
配線VL及び信号配線L20〜L37の信号配線Ｌが一方の短辺
側から他方の短辺側まで延在している。電源配線VL及び
信号配線Ｌは、DRAM1の長辺側の端部とメモリセルアレ
イMARY端との間の若干の領域を利用して延在させてい
る。 電源配線L1〜L3及びL40は電源電圧Vccが印加されてい
る。電源配線L38及びL39は基準電圧Vssが印加されてい
る。この電源配線VLは、信号配線Ｌよりも外周部であっ
て、DRAM1の最っとも外周部に延在するように構成され
ている。電源配線VLは、第１層目配線と第２層目配線と
を重ね合せ両者を短絡させた２層配線構造で構成されて
いる。本実施例のDRAM1は２層アルミニウム配線構造で
構成されており、第１層目配線はアルミニウム配線、第
２層目配線はアルミニウム配線で構成されている。つま
り、電源配線VLは、抵抗値をできる限り低減し、ノイズ
の吸収をできる限り速く行えるように構成されている。
第１及び第２層目アルミニウム配線は、純アルミニウム
が、マイグレーション対策のためのCu又は及びアロイス
パイク対策のためのSiが添加されたアルミニウムで形成
する。電源配線VLの第１層目配線と第２層目配線とは同
一配線幅寸法で構成し、両者間の短絡は層間絶縁膜に形
成された接続孔TCを通して行う。電源配線VLの接続孔TC
は、電源配線VLの延在する方向において実質的に全域に
設けられている。すなわち、接続孔TCはできる限り電源
配線VLの抵抗値を低減するように構成されている。この
電源配線VLは例えば25［μｍ］程度の配線幅寸法で構成
されている。 前記信号配線Ｌのうち、信号配線L4はDRAM1の特性試
験用配線（T1）である。信号配線L5は前記基準クロック
信号▲▼を伝達する基準クロック信号配線である。
信号配線L6はファンクション用切換信号配線（FPIE）で
ある。信号配線L7は電圧リミッタ信号配線（Vl）であ
る。信号配線L8はリフレッシュ信号配線（RFD）であ
る。信号配線L9はプリチャージ信号配線（PC）である。
信号配線L10はセンスアンプイネーブル信号配線（SAE）
である。信号配線L11はセンスアンプ駆動信号配線（P
1）である。信号配線L12〜L15はＸ系内部アドレス信号
配線（AX8H,AX7,▲▼,AX8）である。信号配線L16
〜L19はワード線クリア信号配線（WC0U,WC1U,WC2U,WC3
U）である。 前記信号配線L20〜L23はＸ系内部アドレス信号配線
（▲▼,AX9,AXH,AXU）である。信号配線L24はCAS
系基準クロック信号C1を伝達する基準クロック信号配線
である。信号配線L25はカラムイネーブル信号配線（C
E）である。信号配線L26はＹアドレスラッチ信号配線
（YL）である。信号配線L27はクリアモード信号（CM）
である。信号配線L28はメインアンプMAの活性化信号▲
▼を伝達する活性化信号配線である。信号配線L29
はファンクションセット信号配線（FS）である。信号配
線L30はファンクションリセット信号配線（FR）であ
る。信号配線L31はデータセレクト信号配線（DS）であ
る。信号配線L32はテストイネーブル信号配線（TE）で
ある。信号配線L33〜L35は特性試験用配線（T2,T3,T4）
である。信号配線L36はリダンデェンシィ・シグネチュ
ア信号配線（SiG）である。信号配線L37はファンクショ
ン・セット・イネーブル信号配線（FSE）である。 RAS系基準クロック信号配線（▲▼）L5、CAS系基
準クロック信号配線（C1）L24及び活性化信号配線（▲
▼）L28を除く信号配線Ｌ（L4,L6〜L23,L25〜L27,L
29〜L37）は、第２層目配線（アルミニウム配線）の単
層で構成されている。第２層目配線は第１層目配線より
も厚い膜厚で構成されている。具体的には、第１層目配
線は例えば5000〜6000［Å］程度の膜厚、第２層目配線
は例えば8000〜9000［Å］程度の膜厚で形成されてい
る。これは、第２層目配線の抵抗値をできる限り小さく
構成すると共に、第１層目配線の段差形状を低減して第
２層目配線のステップカバレッジを向上する目的で行わ
れている。これらの信号配線Ｌは例えば２［μｍ］程度
の配線幅寸法で構成し、信号配線Ｌ間の間隔は1.5［μ
ｍ］程度の寸法で構成されている。これらの信号配線Ｌ
は単層配線構造で構成されており、これらの信号配線Ｌ
の領域下は別の信号配線を通過させることができるの
で、配線領域を有効に利用し、DRAM1の集積度を向上す
ることができる。なお、これらの信号配線Ｌは第１層目
配線で構成してもよい。 前記RAS系基準クロック信号配線（▲▼）L5、CAS
系基準クロック信号配線（C1）L24及び活性化信号配線
（▲▼）L28つまり主要な基準クロック信号配線
は、電源配線VLと同様に、第１層目配線と第２層目配線
とを短絡した２層配線構造で構成されている。CAS系基
準クロック信号配線（C1）L24及び活性化信号配線（▲
▼）L28の断面構造を第13図（要部拡大断面図）で
示す。第13図に示すように、第１層目配線４と第２層目
配線６との短絡は接続孔TCによって行われている。接続
孔TCは所定間隔毎、例えば前記基準クロック信号配線の
配線長が10［mm］程度の場合に30［μｍ］間隔毎に設け
られている。接続孔TCは、接続不良を防止して歩留りを
向上するために所定間隔毎において複数個設けられてい
る。RAS系基準クロック信号配線（▲▼）L5は、最
も主要な配線となるので、例えば５［μｍ］程度の配線
幅寸法で構成されている。RAS系基準クロック信号配線
（▲▼）L5の第１層目配線と第２層目配線とを接続
する接続孔TCは、配線幅寸法が他の配線よりも大きいの
で、所定間隔毎に配線幅方向に２個設けられている。CA
S系基準クロック信号配線（C1）L24、活性化信号配線
（▲▼）L28の夫々は、例えば２［μｍ］程度の配
線幅寸法で構成されている。CAS系基準クロック信号配
線（C1）L24、活性化信号配線（▲▼）L28の夫々の
第１層目配線と第２層目配線とを接続する接続孔TCは、
配線幅寸法が他の配線よりも小さいので、所定間隔毎に
配線長方向に２個設けられている。第13図において、第
１層目配線４下にはメモリセル選択用MISFET及び情報蓄
積用容量素子を覆う層間絶縁膜３が設けられている。第
１層目配線４と第２層目配線６との間には層間絶縁膜５
が設けられている。層間絶縁膜５には接続孔TCが形成さ
れる。第２層目配線６上にはパッシベーション膜７が設
けられている。 これらの主要な基準クロック信号配線の２層配線構造
は、前述のように、電源配線VLが２層配線構造で構成さ
れ、かつ図示しないメモリセルアレイMARYに延在するワ
ード線が２層配線構造で構成されているので、これらと
同一製造工程で形成する（配線形成マスクのパターン変
更のみ）ことによって、製造工程を増加せずに構成する
ことができる。つまり、主要な基準クロック信号配線の
２層配線構造は他の２層配線構造と同一製造工程で形成
することができるので、主要な基準クロック信号配線の
２層配線構造を形成する工程に相当する分、製造工程を
低減することができる。なお、ワード線は、メモリセル
のメモリセル選択用MISFETのゲート電極と同一導電層で
形成されたワード線に、第１層目配線を介在させて第２
層目配線で形成されたワード線（シャント用ワード線）
を接続することによって２層配線構造を構成している。
メモリセルアレイMARYを延在する相補性データ線及びＹ
セレクト信号配線は第１層目配線で構成されている。 このように、DRAM1において、長方形チップの対向す
る短辺側に夫々配置された基準クロック信号発生回路
（RAS又は及びCAS）とアドレス系回路（XAB,YAB）と
を、長方形チップの長辺に沿って延在しかつ短絡された
２層配線構造の基準クロック信号配線（L5,L24又は及び
L28）で接続することにより、前記基準クロック信号配
線の抵抗値を単層配線構造の場合に比べて低減し、基準
クロック信号（▲▼,C1,▲▼）の伝播速度の高
速化を図ることができるので、アドレスセットアップ時
間やアドレスホールド時間のマージンを向上し、DRAM1
の動作速度の高速化を図ることができる。 また、図示しないが、方形状チップの短辺側に配置さ
れるアクセスパス系の信号配線、例えばアドレス信号配
線，入出力信号配線（I/O），メインアンプMAの出力信
号配線又は及びデータ出力信号配線等を２層配線構造で
構成することにより、より一層、DRAM1の動作速度の高
速化を図ることができる。 以上、本発明者によってなされた発明を、前記実施例
に基づき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて種々変更可能であることは勿論である。 例えば、本発明は、主要な基準クロック信号配線に隣
接して延在する信号配線Ｌを２層配線構造で構成しても
よい。 また、本発明は、単体のDRAMだけに限らず、マイクロ
コンピュータに長方形状で内蔵されたDRAMに適用するこ
とができる。 〔発明の効果〕 本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。 DRAMの動作速度の高速化を図ることができる。
【図面の簡単な説明】
第１図は、本発明の一実施例であるDRAMのチップレイア
ウト図、 第２図は、前記DRAMの周辺回路の拡大ブロック構成図、 第３図乃至第10図は、前記DRAMの要部の等価回路図、 第11図は、前記第２図の記号Ｉ部分の拡大平面図、 第12図は、前記第２図の記号II部分の拡大平面図、 第13図は、前記DRAMの基準クロック信号配線の要部拡大
断面図である。 図中、１……DRAM、２……外部端子、RAS……ロウ・ア
ドレス・ストローブ系回路、CAS……カラム・アドレス
・ストローブ系回路、XAB……Ｘアドレス系バッファ回
路、YAB……Ｙアドレス系バッファ回路、Ｌ……信号配
線、VL……電源配線、L5,L24,L28……基準クロック信号
配線、▲▼,C1,▲▼……基準クロック信号、TC
……接続孔、４……第１層目配線、６……第２層目配線
である。
ウト図、 第２図は、前記DRAMの周辺回路の拡大ブロック構成図、 第３図乃至第10図は、前記DRAMの要部の等価回路図、 第11図は、前記第２図の記号Ｉ部分の拡大平面図、 第12図は、前記第２図の記号II部分の拡大平面図、 第13図は、前記DRAMの基準クロック信号配線の要部拡大
断面図である。 図中、１……DRAM、２……外部端子、RAS……ロウ・ア
ドレス・ストローブ系回路、CAS……カラム・アドレス
・ストローブ系回路、XAB……Ｘアドレス系バッファ回
路、YAB……Ｙアドレス系バッファ回路、Ｌ……信号配
線、VL……電源配線、L5,L24,L28……基準クロック信号
配線、▲▼,C1,▲▼……基準クロック信号、TC
……接続孔、４……第１層目配線、６……第２層目配線
である。
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(51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所
Ｈ０１Ｌ 27/04
Claims (1)
- (57)【特許請求の範囲】 １．長方形チップの中央部分にメモリセルアレイが配置
され、前記長方形チップの一方の短辺側には、アドレス
・ストローブ信号を含む基準クロック信号発生回路を主
体とする周辺回路及び基準クロック信号用外部端子が配
置され、 他方の短辺側には、前記基準クロック信号発生回路から
出力される基準クロック信号に基づいて駆動されるアド
レス系バッファ回路を含むアドレス系回路を主体とする
周辺回路及びアドレス系信号用外部端子が配置されたDR
AMを有する半導体集積回路装置であって、 前記基準クロック信号発生回路と前記アドレス系回路と
が、前記長方形チップの長辺に沿って延在し、かつ下層
配線と上層配線とが短絡された２層配線構造の基準クロ
ック信号配線によって接続されていることを特徴とする
半導体集積回路装置。 ２．前記基準クロック信号配線は、アルミニウムを主体
とする下層配線とアルミニウムを主体とする上層配線と
が短絡された２層配線構造で構成されていることを特徴
とする特許請求の範囲第１項に記載の半導体集積回路装
置。 ３．前記基準クロック信号配線の下層配線と上層配線と
は、両者間の層間絶縁膜に設けられた接続孔を通して接
続されていることを特徴とする特許請求の範囲第２項に
記載の半導体集積回路装置。 ４．前記基準クロック信号の上層配線は、下層配線の膜
厚に比べて厚く構成されていることを特徴とする特許請
求の範囲第１項乃至第３項に記載の夫々の半導体集積回
路装置。 ５．前記基準クロック信号配線の下層配線と上層配線と
は、配線長方向において所定間隔毎に短絡されているこ
とを特徴とする特許請求の範囲第１項乃至第４項に記載
の夫々の半導体集積回路装置。 ６．前記基準クロック信号配線の下層配線と上層配線と
の短絡は、配線長方向において所定間隔毎に複数個の接
続孔によって行なわれていることを特徴とする特許請求
の範囲第５項に記載の半導体集積回路装置。 ７．前記基準クロック信号配線の近傍には、この基準ク
ロック信号配線と同一構造でかつそれと平行に長方形チ
ップの長辺に沿って延在する電源配線が配置されている
ことを特徴とする特許請求の範囲第１項乃至第６項に記
載の夫々の半導体集積回路装置。 ８．前記基準クロック信号配線の近傍にはそれと平行に
長方形チップの長辺に沿って延在する複数本の信号配線
が配置されており、これら信号配線は基準クロック信号
配線の上層配線又は下層配線と同一導電層で形成された
単層配線構造で構成されていることを特徴とする特許請
求の範囲第１項乃至第７項に記載の夫々の半導体集積回
路装置。 ９．前記DRAMのメモリセルは、メモリセル選択用MISFET
と情報蓄積用容量素子との直列回路で構成されているこ
とを特徴とする特許請求の範囲第１項乃至第８項に記載
の夫々の半導体集積回路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62320936A JP2695168B2 (ja) | 1987-12-18 | 1987-12-18 | 半導体集積回路装置 |
| KR1019880011147A KR0130776B1 (ko) | 1987-09-19 | 1988-08-31 | 반도체 집적회로 장치 |
| US07/616,705 US5151772A (en) | 1987-09-19 | 1990-11-20 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62320936A JP2695168B2 (ja) | 1987-12-18 | 1987-12-18 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01161859A JPH01161859A (ja) | 1989-06-26 |
| JP2695168B2 true JP2695168B2 (ja) | 1997-12-24 |
Family
ID=18126934
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62320936A Expired - Lifetime JP2695168B2 (ja) | 1987-09-19 | 1987-12-18 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2695168B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5838603A (en) | 1994-10-11 | 1998-11-17 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same, memory core chip and memory peripheral circuit chip |
-
1987
- 1987-12-18 JP JP62320936A patent/JP2695168B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01161859A (ja) | 1989-06-26 |
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