JPH0258377A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置しこ関し、特Ｋ、少なく
とも二層のアルミニウム配線を有する半導体集積回路装
置、さらに望ましくは、少なくとも二層のアルミニウム
配線を有するＤＲＡＭ（Ｄｙ−ｎａｍｊｃ　Ｒａｎｄｏ
ｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）を有する半導体集積
回路装置に適用して有効な技術に関するものである。

〔従来の技術〕

近年二層のアルミニウム配線を有する１〔Ｍｂｉｔ〕或
は４（Ｍｂｉｔ）のＤＲＡＭの開発が盛んに行われてお
り、それらは例えば電子材料、１９８６年１月号、第３
９頁から第４４頁、または日経マグロウヒル社、別冊隆
１日経マイクロデバイス、１９８７年５月号、第１４９
頁乃至第１６４頁に記載されている。これらのＤＲＡＭ
においては、二層目のアルミニウム配線は、ポリサイド
で構成されたワード線の抵抗を低減する為のシャント用
の配線として用いられている。つまり、ポリサイドのワ
ード線と二層目のアルミニウム配線とを並行させ、所定
の間隔で両者を接続した構造になっている。

〔本発明が解決しようとする課題〕

前述のＤＲＡＭの１　（ｂｉｔ　）の情報を記憶するメ
モリセルは、メモリセル選択用ＭＩＳＦＥＴと情報蓄積
用容量素子との直列回路で構成されている。ＤＲＡＭの
チップはＳ　ＯＪ　（Ｓｍａｌｌ　０ｕｔ−目ｎｅ　Ｊ
−１ｅａｄ　Ｐａｃｋａｇｅ）又はＺ　Ｉ　Ｐ　（Ｚ（
ｇｚａｇＩｎ−１ｉｎｅ　Ｐａｃｋａｇｅ）での封止が
主流となッテいる。

この種の樹脂封止製品は、標準規格に基づいてパッケー
ジのサイズ及び外部リードの配置が規定されている。こ
のため、ＤＲＡＭの各回路の配置は、前述の規定に基づ
きある程度規定されてくる。

本発明者が開発中のＤＲＡＭは長方形チップで構成され
ている。メモリセルアレイは長方形ｆツブの中央部分に
配置されている。メモリセルアレイは長方形チップの大
半の面積を占有する。ＤＲＡＭを駆動する周辺回路は、
長方形チップの対向する短辺側に夫々配置されている。

一方の短辺側（上辺側）にはロウ・アドレス・ストロー
プ（ＲＡＳ）系回路、カラム・アドレス・ストロープ（
ＣＡ８　）系回路等の基準クロック信号発生回路を主体
とする周辺回路が配置されている。これらの基準クロッ
ク信号発生回路の近傍には、基準クロック信号用外部端
子（ポンディングパッド）が配置されている。他方の短
辺側（下辺側）にはＸアドレス系バッファ回路及びＹア
ドレス系バッファ回路等のアドレス系回路を主体とする
周辺回路が配置されている。同様に、これらのアドレス
系回路の近傍には、アドレス信号用外部端子が配置され
ている。

前記アドレス系回路のアドレス信号の取り込みは、前記
基準クロック信号発生回路で形成した基準クロクク信号
に基づいて制御されている。このため、長方形チップの
対向する夫々の短辺に配置された基準クロック信号発生
回路とアドレス系回路とは基準クロック信号配線により
接続されている。基準クロック信号配線は、長方形チッ
プの長辺のｆ＃部とメモリセルアレイ端との間の若干の
領域に、長方形チップの長辺に沿って配置されており、
この基準クロック信号配線は＄１層目又は第２Ｎ目のア
ルミニウム配線で形成されている。この基準クロック信
号配線は、４［Ｍｂｉｔｌの大容量を有するＤＲＡＭの
場合、長方形チップの一方の短辺側から他方の短辺側Ｋ
ＩＯ（ｍ］程夏の長い配線長で延在させる必要がある。

このため、基準クロック信号の遅延が著しく、アドレス
セットアツプ時間やアドレスホールド時間のマージンが
減少する。また、このマージンの減少は、アクセス時間
の増大を招くので、ＤＲＡＭの動作速度を低下させると
いう問題点があった。

また、前述の二層アルミニウム配線を有するＤＲＡＭに
おいて、−層目のアルミニウム配線と二層目のアルミニ
ウム配線とは同じ厚さであった。

この場合、−層目のアルミニウム配線と二層目のアルミ
ニウム配線とが交差する部分において、層目のアルミニ
ウム配線による段差が大きいため、この−層目のアルミ
ニウム配線との交差部における二層目のアルミニウム配
線のステップカバレッジが悪く、この交差部において断
線が生じやすいという問題があった。

本発明の目的は、ＤＲＡＭを有する半導体集積回路装置
の動作速度の高速化を図ることが可能な技術を提供する
ことにある。

本発明の他の目的は、基準クロック信号の伝播速度の高
速化を図ることによって前記目的を達成することが可能
な技術を提供することにある。

本発明の他の目的は、−層目のアルミニウム配線による
段差部における二層目のアルミニウム配線の断線を防止
することができる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかＫなるであろ
う。

〔ａ題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

ＤＲＡＭＩＣおいて、長方形チップの対向する短辺側に
夫々配置された基準クロック信号発生回路とアドレス系
回路とを、長方形チップの長辺に沿りて延在しかつ短絡
された２層配線構造の基準クロ、り信号配線で接続する
。

また、−層目のアルミニウム配線の厚さを二層目のア・
ルミニウム配線の厚さよりも小さくしている。

〔作用〕

上記した本発明の半導体集積回路装置比よれば、長方形
チップの長辺に沿って延在する基準クロック信号配線を
アルミニウムの２層構造にすることで基準クロック信号
配線の抵抗を極力小さくできるＤＲＡＭの動作を高速化
できる。

さらに、−層目のアルミニウム配線の厚さを二層目アル
ミニウム配線の厚さよりも小さくすることにより、−層
目のアルミニウム配線と二層目のアルミニウム配線とが
交差する部分での、二層目アルミニウム配線の断線を防
止することができる。

〔実施例〕

本発明の一実施例であるＤＲＡＭを第１図（チッグレイ
アウト図）及び第２図（周辺回路の拡大ブロック構成図
）で示す。

ｆｇ１図に示すよ５に％ＤＲＡＭ１は単結晶珪素からな
る半導体基板上に構成されている。ＤＲＡＭｌは４［Ｍ
ｂｉｔ〕ＸＩ（ｂｉｔ）（又は１　（ＭｂｉＬ）ｘ４［
ｂｉｔ］）構成で構成されている。

ＤＲＡＭｌは、例えば短辺側が６．３８（朋〕、長辺側
が１７．３８Ｃｍ：ｌの長方形チップで構成されている
。ＤＲＡＭＩは図示しないがＳＯＪ、ＺＩＦ等で樹脂封
止される。

第１図及び第２図に示すように、ＤＲＡＭＩの最っとも
外周部には長方形チップの短辺及び長辺の一部に沿って
外部端子（ボンディングワイヤ）２が配置されている。

一方の短辺側（上側の短辺側）に配置された外部端子２
は、アドレス信号Ａ、ｏ、ロウ・アドレス・ストロープ
信号ＲＡＳ、ライトイネーブル信号ＷＥ、データ入力信
号Ｄｉｎ、データ出力信号ＤＯ、カラム・アドレス・ス
トロープ信号ＣＡＳ、アドレス信号Ａ、、７７ンクシ曹
ン用ＦＰ、、基準電圧Ｖｓｓの夫々として使用される。

他方の短辺側（下側の短辺側）に配置された外部端子２
は、アドレス信号Ａ０〜人、、電源電圧Ｖｃｃ、ファン
クシ璽ン用ＦＰ、の夫々として使用されている。

７アンクシ冒ン用ＦＰ、及びＦＰ、　として使用される
外部端子２は、ボンディングワイヤを接続する時に、ペ
ージ・モード、ニブル・モード又はスタチックカラム・
モードに切換えられるようＫなりている。基準電圧Ｖｓ
ｓは例えば回路の接地電位０（Ｖ）が印加される。電源
電圧Ｖｃｃは例えば回路の動作電位５〔ｖ〕が印加され
るようになっている。基準電圧Ｖｓｓとして使用される
外部端子２、電源電圧Ｖｃｃとして使用される外部端子
２の夫々には、複数本のボンディングワイヤを接続する
所謂ダブルボンディング或はトリプルボンディングが施
されるようになっている。このボ／デイ／グ方式はノイ
ズ対策のために行われている。

ＤＲＡＭｌの中央部分にはメモリセルアレイＭＡＲＹが
配置されている。メモリセルアレイＭＡＲＹは大きく４
分割されている。この分割された１つのメモリセルアレ
イＭＡＦＬＹは１（Ｍｂｉｔ）の大容量を有するように
構成されている。この分割された個々のメモリセルアレ
イＭＡＲＹはさらに４分割されている。この細分割化さ
れた夫々のメモリセルアレイＭＡＲＹの中央部分には、
第１図及び第２図に示すように、長方形チップの長辺に
沿って（行方向に）センスアンプ回路８Ａが配置されて
いる。センスアンプ回路８ＡにはメモリセルアレイＭＡ
ＲＹを列方向に延在する相補性データ線が接続されてい
る。つまり、ＤＲＡＭ　１はフォールプツトビットライ
ン方式で構成されている。

太き（分割された上辺側の左右２個のメモリセルアレイ
ＭＡＲＹ間、下辺側の左右２個のメモリセルアレイＭＡ
ＲＹ間の夫々にはＹデコーダ回路ＹＤｅｃが配置されて
いる。左側の上辺及び下辺の２個のメモリセルアレイＭ
ＡＲＹ間、右側の上辺及び下辺の２個のメモリセルアレ
イＭＡＲＹ間の夫々には、Ｘデコーダ回路Ｘ　Ｄ　ｅ　
ｃ、ワードドライバ回路及びワードラッチ回路ＸＬが配
置されている。メモリセルアレイＭＡＲＹのＸデコーダ
回路ＸＤｅｃと対向する側の端部にはワードクリア回路
ＷＣが配置されている。

メモリセルアレイＭＡＲＹは図示しないがメモリセルを
行列状に複数配置して構成されている。

メモリセルはメモリセル選択用ＭＩ８ＦＥＴとその一方
の半導体領域に接続された情報蓄積用容量素子との直列
回路で構成されている。メモリセル選択用ＭＩ８ＦＥＴ
はｎチャネル型で構成されている。情報蓄積用容量素子
は、珪素基板上に下層電極（多結晶珪素膜）、誘電体膜
、上層電極（多結晶珪素膜）の夫々を順次積層したスタ
ックド構造で構成されている。上層電極には電源電圧１
／２Ｖｃｃが印加されている。電源電圧１／２Ｖｃｃは
電源電圧Ｖｃｃと基準電圧Ｖｓｓとの間の中間電位（約
２．５（Ｖ〕）である。

前記メモリセルのメモリセル選択用ＭＩＳＦＥＴの他方
の半導体領域には相補性データが接続されている。相補
性データ線は、前述のようにセンスアンプ回路ＳＡに接
続されると共に、入出力選択用ＭＩＳＦＥＴ（Ｙスイッ
チ）を介在させて入出力信号線（ｌ１０Ｉｓ）に接続さ
れている。入出力選択用ＭＩＳＰＥＴはＹセレクト信号
線を介在させてＹデコーダ回路ＹＤｅｃに接続されてい
る。

メモリセル選択用ＭＩＳＦＥＴのゲート電極はワード線
に接続されている。ワード線は、メモリセルアレイＭＡ
几Ｙを行方向に延在し、ワードドライバ回路を介在させ
てＸデコーダ回路ＸＤｅｃに接続されている。

ＤＲＡＭｌの一方の短辺側には、第１図及び第２図に示
すように、基準クロック信号発生回路を主体とする周辺
回路が配置されている。つまり、一方の短辺側には、ロ
ウ・アドレス・ストロープ系回路（ＲＡＳ系回路）ＲＡ
Ｓの初段回路及びカラム・アドレス・ストロープ系回路
（ＣＡＳ系回路）ＣＡＳの初段回路の主要な基準クロッ
ク信号発生回路、データ入出力系回路（Ｄｉｎ、Ｄｏｕ
ｔ系回路）Ｄｉｎ、Ｄｏｕｔ、ライトイネーブル系回路
（ＷＥ系回路）ＷＥ、上辺アドレス系回路ＡＤＵ、メイ
ンアンプＭＡ１〜ＭＡ８．センスアンプの電源回路８Ａ
Ｖの夫々が配置されている。

基準クロック信号発生回路であるロウ・アドレス・スト
ロープ系回路ＲＡＳの初段回路は、信号遅延を低減する
ため、ロウ・アドレス・ストロープ信号ＲＡＳ用の外部
端子２の近傍に配置されている。同様に、カラム・アド
レス・ストロープ系回路ＣＡＳの初段回路はカラム・ア
ドレス・ストロープ信号ＣＡＳ用の外部端子２の近傍に
配置されている。

前記ロウ・アドレス・ストロープ信号ＲＡＳは、一方の
短辺側の周辺回路及び他方の短辺側の周辺回路の全周辺
回路において使用される。前述のように、ロウ・アドレ
ス・ストロープ［号ＲＡＳ用の外部端子２が一方の短辺
側に配置されているので、ロウ・アドレス・ストロープ
系回路ＲＡＳの初段回路及び一方の短辺側で使用される
ＲＡＳ系基準基準クロック信号生回路は一方の短辺側に
配置されている。

ＤＲＡＭｌの他方の短辺側には、アドレス系回路を主体
とする周辺回路が配置されている。つまり、他方の短辺
側には、Ｘアドレス系バッフ７回路ＸＡＢ及びＹアドレ
ス系バッファ回路ＴＡＢのアドレス系回路、ロウ・アド
レス・＾トロープ系回路ＲＡ８の次段回路、Ｘジェネレ
ータ回路ＪＧの夫々が配置されている。この他方の短辺
側にはアドレス信号Ａ、−Ａ、用の外部端子２が配置さ
れているので、アドレス系回路はその近傍に配置されて
いる。

前記ロウ・アドレス・ストロープ系回路ＲＡＳの初段回
路及びＲＡＳ系基準基準クロック信号生回路は、第３図
に示すように、波形整形及び駆動力増強のために多段イ
ンバータ構造で構成されている。ロウ・アドレス・スト
ロープ系回路ＲＡＳの初段回路ではＲＡＳ系基準基準ク
ロック信号ちタイミング的に最も速い基準クロック信号
（内部クロック信号）Ｒ１を生成する。この基準クロッ
ク信号Ｒ１は、一方及び他方の短辺側に配置されるクロ
ック信号発生回路に入力する基準クロック信号として使
用される。また、第３図に示すように、前記基準クロッ
ク信号Ｒ１は、一方の短辺側（上辺側）で使用される基
準クロック信号ＲＩＵを生成する。なお、第３図におい
て、ＷＫＵはウェークアップ信号、ＲＥはラスエンド信
号である。

前記ロウ・アドレス・ストロープ系回路ＲＡＳの初段回
路で生成された基準クロック信号Ｒ１は、第１図及び第
２図に示す配線（基準クロック信号配、Ｉ）Ｌを通して
一方の短辺側から他方の短辺側（下辺側）Ｋ伝達され、
ロウ・アドレス・ストロープ系回路ＲＡＳの次段回路に
入力される。ロウ・アドレス・ストロープ系回路孔Ａ８
の次段回路は、配線りで引き回された基準クロック信号
几１の波形整形及び駆動力増強のために配置されている
。

ロウ・アドレス・ストロープ系回路孔Ａｓの次段回路は
、第４図（等価回路図）ＩＣ示すよ５Ｋ、多段インバー
タ構造で構成されている。ロウ・アドレス・ストロープ
系回路ＲＡＳの次段回路は、基準クロック信号Ｒ２及び
他方の短辺側で使用される基準クロック信号ＲＩＤを生
成する。

他方の短辺側に配置されたＸアドレス系バッファ回路Ｘ
ＡＢは、第５図（等価回路図）に示すよ５Ｋ、ロウ・ア
ドレス・ストロープ系回路孔Ａｓの次段回路で生成され
た基準クロック信号ＲＩＤ及びＲ２によって活性化され
る。つまり、基準クロック信号ＲＩＤ及びＲ２はＸアド
レス系バッファ回路ＸＡＢにアドレス信号Ａ　ｉ　（１
＝　ｏ、１．ｔ、１．ａ　）を堆込むための制御信号と
して使用されている。

このアドレス信号Ａｔの取込み速度は、ＤＲＡＭｌのア
ドレスセットアツプ時間やアドレスホールド時間の動作
速度に大きく左右する。つまり、基準クロック信号ＲＩ
Ｄ及びＲ２に基づくアドレス信号ＡＩの取込み速度が速
い程、ＤＲＡＭｌのアクセス時間は短縮される。Ｘアド
レス系バッファ回路ＸＡＢは、Ｘデコーダ回路ＸＤｅｃ
への出力信号ＢＸｉ、ＢＸｊを生成する。なお、第５図
において、ＸＬはＸアドレスラッチ信号、Ｃ１はカラム
・アドレス・ストロープ系回路ＣＡＳで生成した基準ク
ロック信号、ＣＭはクリアモード信号、ＡＲＩはりフレ
ッシュ・アドレス信号である。他方の短辺側で使用され
るＸアドレスラッチ信号ＸＬＤ及びＸＬＤは、第６図（
等価回路図）に示すようＫ、基準クロック信号ＲＩＤＫ
基づきワードラッチ回路ＸＬで生成される。

前記カラム・アドレス・ストロープ系回路ＣＡＳは、ロ
ウ・アドレス・ストロープ系回路ＲＡＳの初段回路と同
様に、第７図（等価回路図）ＶＣ示すように多段インバ
ータ・構造で構成されている。

カラム・アドレス・ストロープ系回路ＣＡＳはＣＡＳ系
基準基準クロック信号ちタイミング的に最っとも速い基
準クロック信号ＣＯ，ＣＩ及びＣ２を生成する。基準ク
ロック信号のうち基準クロック信号Ｃ１は、配線（基準
クロック信号配線）Ｌを通して一方の短辺側（上辺側）
から他方の短辺側（下辺側）に伝達され、Ｙアドレスラ
ッチ信号ＹＬを生成する。

他方の短辺側に配置されたＹアドレス系バッファ回路Ｙ
ＡＢは、第８図（等価回路図）に示すように、ロウ・ア
ドレス・ストロープ系回路ＲＡ　Ｓの次段回路で生成さ
れた基準？ロック信号ＲＩＤ及びＹアドレスラッチ信号
ＹＬによって活性化される。つまり、基準クロック信号
几ＩＤ及びＹアドレス２ツチ信号ＹＬはＹアドレス系バ
ックァ回路ＹＡＢにアドレス信号Ａ　Ｉ　（１＝０．　
Ｉ　ＩＬ−’＋’　）を取込むための制御信号として使
用されている。このアドレス信号Ａｉの取込み速度は、
Ｘアドレス系バッファ回路ＸＡＢにアドレス信号Ａｉを
取込む速度と同様に、ＤＲＡＭＩの動作速度に大きく左
右する。Ｙアドレス系バッファ回路ＹＡＢは、Ｙデコー
ダ回路ＹＤｅＣへの出力信号ＢＹｉ、ＢＹｉを生成する
と共に、第９図（等価回路図）に示すようＫ、メインア
ンプＭＡの活性化信号ＡＣを生成する。この活性化信号
ＡＣは、他方の短辺側に配置されたＹアドレス系バッフ
ァ回路ＹＡＢで生成され、一方の短辺側に伝達された後
、第１０図（等価回路図）に示すよ５に、波形整形及び
駆動力増強がなされてメインアンプＭＡに入力される。

なお、第９図においてＣＥはカラムイネ−プル信号、第
１０図において几ＮはＲＡＳノーマル信号である。

第１図、第２図、第１１図（第２図の記号１部分の拡大
平面図）及び第１２図（第２図の記号■部分の拡大平面
図）に示すように、ＤＲＡＭＩは、長方形チップの長辺
に沿って電源配線ＶＬ及び信号配置１Ｌが延在するよう
に構成されている。第１１図に詳細に示すように、　Ｄ
ＲＡＭＩの左側の長辺に沿っては、電源配線り、、Ｌ、
の電源配線ＶＬ及び信号配線Ｌ４〜ＬＩ、の信号配線り
が一方の短辺側から他方の短辺側まで延在している。第
１２図に詳細に示すよ５１Ｃ，ＤＲＡＭＩの右側の長辺
に沿っては、電源配ＩＬ＄１　、Ｌｓ。の電源配線ＭＬ
及び信号配線り、。〜Ｌ□の信号配線りが一方の短辺側
から他方の短辺側まで延在している。電源配置ｓＶＬ及
び信号配線りは、ＤＲＡＭｌの長辺側の端部とメモリセ
ルアレイＭＡＲＹ端との間の若干の領域を利用して延在
させている。

ここで２層配線構造の配線Ｌ１　と配線Ｌ４゜は、長方
形チップの最外周に配置されたガードリングであり、外
部から長方形チップ内に不純物が入るのを防止している
。

電源配置１＊Ｌｔ、Ｌｓには電源電圧Ｖｃｃが印加され
ている。電源配ＭＬｓａ及びＬｓ、は基準電圧Ｖｓｓが
印加されている。この電源配置１ＶＬは、信号配線りよ
りも外周部であって、ガードリングよりも内側に延在す
るよ５に構成されている。長方形チップの長辺に沿って
配置された電源配線ＭＬは、第１層目配線と第２層目配
線とを重ね合せ両者を短絡させた２層配線構造で構成さ
れている。本実施例のＤＲＡＭｌは２層アルミニウム配
線構造で構成されており、第１層目配線はアルミニウム
配線、第２層目配線はアルミニウム配線で構成されてい
る。つまり、電源配線ＶＬは、抵抗直なできる限り低減
し、ノイズの吸収をできる限り速く行えるように構成さ
れている。一方長方形チツブの短辺に沿って配置された
電源配線は、第２層目配線のみで形成されている。第２
層目配線で形成されている為電源配線と周辺回路を構成
する領域上に配置でき、集積度が向上するという効果が
ある。

第１及び第２層目アルミニウム配線は、純アルミニウム
か、マイグレーシ曽ン対策のためのＱ、　５　ｗ　ｔ％
のＣｕ又は及びアロイスパイク対策のための１．５ｗｔ
％のＳｔが添加されたアルミニウムで形成する。電源配
線ＶＬの第１層目配線と第２層目配線とは同一配線幅寸
法で構成し、両者間の短絡は眉間絶縁膜に形成された接
続孔ＴＣを通して行う。

電源配線ＶＬの接続孔ＴＣは、電源配線ＶＬの延在する
方向において実質的に全域に設けられている。すなわち
、接続孔ＴＣはできる限り電源配線ＶＬの抵抗値を低減
するように構成されている。

この電源配線ＶＬは例えば２５〔μｍ〕程度の配線幅寸
法で構成されている。

前記信号配線りのうち、信号配線Ｌ４はＤＲＡＭｌの特
性試験用配線（ＴＩ）である。信号配線Ｌ５は前記基準
クロック信号Ｒ１を伝達する基準クロック信号配線であ
る。信号配線Ｌ６は７アノクシ冒ン用切換信号配、１ｉ
ｌ（ＦＰＩＥ）である。信号配線り、は電圧リミッタ信
号配線（Ｖｌ）である。信号配線り、はりフレッシュ信
号配線（ＲＦＤ）である。信号配線り、はプリチャージ
信号配線（ＰＣ）である。信号配線ＬＩＯはセンスアン
プイネーブル信号配、１ｌ（ＳＡＥ）である。信号配線
Ｌｌｌはセンスアンプ駆動信号間ＩＩ（Ｐ　１　）であ
る。

信号配線り４．〜ＬｌｓはＸ系内部アドレス信号配線（
ＡＸ８Ｈ、ＡＸ７　、ＡＸ７　、ＡＸ８　）である。

信号配ＪＩ　Ｌ　＋　ｓ〜Ｌ８．はワード線クリア信号
配線（ＷＣＯＵ、ＷＣＩＵ、ＷＣ２Ｕ、ＷＣ３Ｕ）であ
る。

前記信号配ｍＬｔ。〜Ｌ０はＸ系内部アドレス信号配置
［（ＡＸ９　、ＡＸ９　、ＡＸＨ，ＡＸＵ）である。信
号配線り、４はＣＡＳ系基準基準クロック信号Ｃ１達す
る基準クロック信号配線である。信号配線Ｌ！、はカラ
ムイネーブル信号配線（ＣＥ）である。信号配ｆｍＬｔ
ｅはＹアドレスラッチ信号配線（ＹＬ）である。信号配
線Ｌ□はクリアモード信号（ＣＭ）である。信号配線Ｌ
ｔｇはメインアンプＭＡの活性化信号ＡＣを伝達する活
性化信号配線である。信号配線Ｉｊｔｅはファンクシ璽
ンセット信号配線（ＦＳ）である。信号配線ＬＳ６は７
アンクシ璽ンリセット信号配線（ＦＲ）である。信号配
線Ｌｓ＋はデータセレクト信号配線（ＤＩ９）である。

信号配線Ｌ０はテストイネーブル信号配線（ＴＥ）であ
る。信号配線１１５ｇ〜Ｌ□は特性試験用配線（Ｔｓ、
Ｔｓ、Ｔ４）である。信号配線り、。

はリダンデエンシイ・シグネチェア信号配ａ（ＳｉＧ）
である。信号配線Ｌ□はファンクシ璽ン・セット・イネ
ーブル信号配、１ｌ（Ｆ８Ｅ）である。

ＲＡＳ系基準基準クロック信号配線１）Ｌｓ、ＣＡＳ系
基準クロりク信号配＃（ｃｉ）Ｌｓ４及び活性化信号配
線（ＡＣ）Ｌ、、を除く信号配線Ｌ（Ｌ４．Ｌ、〜Ｉ’
ｔｓ　ｔ　Ｌｔｌ〜Ｌ　！？　、　Ｌ　ｇｇ　”−Ｌ　
Ｂｙ　）は、第２層目配線（アルミニウム配線）の単層
で構成されている。第２層目配線は第１層目配線よりも
厚い膜厚で構成されている。第１層目配線は例えば５０
００〜６０００〔Ａ〕径程度膜厚（具体的には５０００
人）、第２層目配線は例えば８０００〜９０００　〔Ａ
：３程度の膜厚（具体的には８０００Ｘ）で形成されて
いる。これは、第２層目配線の抵抗値をできる限り小さ
く構成すると共に１第１層目配線の段差形状を低減して
第２層目配線のステップカバレッジを向上する目的で行
われている。

これらの信号配線りは例えば２〔μｍ〕程度の配線幅寸
法で構成し、信号配線り間の間隔は１．５〔μｍ〕程度
の寸法で構成されている。これらの信号配＠Ｌは単層配
線構造で構成されており、これらの信号配線りの領域下
は別の信号配線を通過させることができるので、配線領
域を有効に利用し、ＤＲＡＭＩの集積度を向上すること
ができる。

なお、これらの信号配線りは第１層目配線で構成しても
よい。

前記ＲＡＳ系基準基準クロック信号配線ｔ）Ｌ、。

ＣＡＳ系基準基準クロック信号配線１）Ｌｓ４及び活性
化信号配線（ＡＣ）Ｌ！ｓつまり主要な基準クロック信
号配線は、電源配線ＶＬと同様Ｋ、第１層目配線とＷｃ
２層目配線とを短絡した２層配線構造で構成されている
。ＣＡＳ系基準基準クロック信号配線１）Ｌｔｉ及び活
性化信号配線（ＡＣ）Ｌ！。

の断面構造を第１３図（要部拡大断面図）で示す。

第１３図に示すように、第２Ｍ目配線ＡＬＩと第１層目
配線ＡＬ２との短絡は接続孔ＴＣによって行われている
。

さらに前記−層目のアルミニウム配線ＡＬＩは、例えば
厚さが１５０ＡのＭｏＳｉ、膜から成るバリアメタル４
を介して前記層間絶縁膜３上に設けられている。これに
よって、このアルミニウム配線ＡＬＩと下地材料である
半導体基板との反応を防止することができる。また、前
記−層目のアルミニウム配線ＡＬＩの上には、前記Ｍｏ
８ｉ、膜よりも８２組成比の小さい例えば厚さが２０Ｏ
ＡのＭｏ５ｉｘ（０（ｘ（２）膜５が設けられている。

このように８ｉ組成比の小さいＭｏＳｉｘ膜５をアルミ
ニウム配線ＡＬＩの上に設けることによって、このアル
ミニウム配線ＡＬＩ中のアルミニウムと鋼とにより形成
される金属間化合物に起因してウェットエツチングの際
に生じる電気化学反応によるこのアルミニウム配、１ｉ
ＡＬ１の腐食を防止することができる。さらに、前記二
層目のアルミニウム配線ＡＬ２は、例えば厚さが１５Ｏ
ＡのＭｏ　Ｓ　ｉ。

膜７上に設けられている。これによって、このＭｏ８ｉ
、膜７からアルミニウム配線ＡＬＺ中にＭｏが拡散する
ことＫより、エレクトロマイグレーシ璽ンやストレスマ
イグレーシ璽ンヲ防止スルことができ、従ってこのアル
ミニウム配＠ＡＬ２の長寿命化を図ることができる。

また、接続孔ＴＣは所定間隔毎、例えば前記基準クロ、
り信号配線の配線長が１０（ｍ）程度の場合に３０〔μ
ｍ〕間隔毎に設けられている。接続孔ＴＣは、接続不良
を防止して歩留りを向上するために所定間隔毎において
複数個設けられている。ＲＡＳ系基準基準クロック信号
配線１）Ｌ。

は、最っとも、主要な配線となるので、例えば５〔μｍ
〕程度の配線幅寸法で構成されている。ＲＡＳ系基準基
準クロック信号配線１）Ｌｗの第１層目配線と第２層目
配線とを接続する゛接続孔ＴＣは、配線幅寸法が他の配
線よりも大きいので、所定間隔毎に配ａｍ方向に２個設
けられている。ＣＡ８系基準基準クロック信号配線Ｉ）
Ｌｓ４、活性化信号配線（ＡＣ）Ｌ□の夫々は、例えば
２〔μｍ〕程度の配線幅寸法で構成されている。ＣＡＳ
系基準基準クロック信号配線Ｉ）Ｌｓ４、活性化信号配
線（ＡＣ）Ｌｔｉの夫々の第１層目配線と第２Ｍ目配線
とを接続する接続孔ＴＣは、配線幅寸法が他の配線より
も小さいので、所定間隔毎に配線長方向に２個設けられ
ている。第１３図において、第１層目配、１ｉＡＬｌ下
にはメモリセル選択用ＭＩＳＦＥＴ及び情報蓄積用容量
素子を覆う層間絶縁膜３が設けられている。第１１目配
線ＡＬ１と第１１目配線ＡＬ２との間には層間絶縁膜６
が設けられている。層間絶縁膜６には接続孔ＴＣが形成
される。第２層目配線ＡＬ２上にはパッシベーション膜
８が設けられている。

これらの主要な基準クロック信号配線の２層配線構造は
、前述のように、電源配線ＶＬが２層配線構造で構成さ
れ、かつ図示しないメモリセルアレイＭ　Ａ　ＲＹ　Ｋ
延在するワード線が２層配線構造で構成されているので
、これらと同一製造工程で形成する（配線形成マスクの
パターン変更のみ）ことによって、製造工程を増加せず
に構成することができる。つまり、主要な基準クロック
信号配線の２層配線構造は他の２層配線構造と同一製造
工程で形成することができるので、主要な基準クロック
信号配線の２層配線構造を形成する工程に相当する分、
製造工程を低減することができる。

なお、ワード線は、メモリセルのメモリセル選択用ＭＩ
８ＦＥＴのゲート電極と同−導電濁で形成されたワード
線に、第１１目配線を介在させて第２層目配線で形成さ
れたワードＩＩ（シャント用ワード線）を接続すること
によって２層配線構造を構成している。メモリセルアレ
イＭＡＲＹを延在する相補性データ線及びＹセレクト信
号配線は第１層目配線で構成されている。

このように、ＤＲＡＭｌにおいて、長方形チップの対向
する短辺側に夫々配置された基準クロック信号発生回路
（几Ａｓ又は及びＣＡＳ）とアドレス系回路（ＸＡＢ　
、ＹＡＢ　）とを、長方形チップの長辺に沿って延在し
かつ短絡された２層配線構造の基準クロック信号配線（
Ｌｓ　、Ｌｔａ又は及びＬｔｓ）で接続することＫより
、前記基準クロック信号配線の抵抗値を単層配線構造の
場合に比べて低減し、基準クロック信号（Ｒ１、ＣＩ　
、ＡＣ）の伝播速度の高速化を図ることができるので、
アドレスセットアツプ時間やアドレスホールド時間のマ
ージンを向上し、ＤＲＡＭｌの動作速度の高速化を図る
ことができる。

また、第１４図は、周辺回路（データ線プリチャージ回
路）部におけるレイアウトを示し、第１５図は、第１４
図に示す周辺回路の等価回路図である。

第１４図及び第１５図に示すように、この周辺回路の配
ｌｌ１１９を通過するプリチャージ信号φｐは、この周
辺回路を構成するｎチャネルＭＩＳＦＥＴＱ、〜Ｑ６の
ゲート容量等の容量負荷による遅延が大きいためにアク
セス時間やプリチャージ時間が長く、これが高速動作を
妨げていた。しかし、この問題は、配線９を、例えば−
層目の多結晶シリコン配線から成るゲート電極Ｆ’Ｇに
、スルーホールＴＨを通じて互いに接続された一層目及
び二層目のアルミニウム配、１ｌＡＬｘ、ＡＬ２（補強
用配線）を接続した構造としてその配線抵抗を低減する
ことにより解決することができる。このゲート電極ＦＧ
の補強用配線を一層のアルミニウム配線のみで構成する
場合には、抵抗を十分に低減するためにはその幅を増加
させるしかないのに比べて、上述のように二層のアルミ
ニウム配線ＡＬＩ、ＡＬ２を用いることによってチップ
サイズの増大もなく有利である。なお、第１４図及び第
１５図において、符号Ｆは素子間分離用のフィールド絶
縁膜、符号り、Ｄはデータ線である。また、符号１０は
、プリチャ−ジ電位（１／　２　）　Ｖ　ｃ　ｃの配線
であって、−層目のアルミニウム配線ＡＬ１により構成
されている。さらに、符号１１．１２は、例えばｎ十型
のソース領域及びドレイン領域であって、これらは前記
フィールド絶縁膜Ｆで囲まれた活性領域内に前記ゲート
［極Ｆ’Ｇに対して自己整合的に設けられている。なお
、データ線プリチャージ回路以外の他の周辺回路につい
ても本方法を適用することができる。

第１６図は、ｌ１０ｈランス７ア回路部のレイアウトで
あり、第１７図は、第１６図に示すＩ１０トランスファ
回路部の等価回路である。

第１６図及び第１７図に示すように、このＩ１０トラン
ス７７回路部においては、メモリセルアレイＭＡＲＹに
おけるアクセスパスであるＩ１０線に、−層目のアルミ
ニウム配線ＡＬＩと二層目のアルミニウム配線ＡＬ２と
を重ね合わせた構造と。

することＫより、配線抵抗を低減してデータ線アクセス
の高速化を図ることができる。なお、第１６図及び第１
７図において、符号ＤＩ　、Ｄｌ、Ｄ２゜Ｄ２はデータ
線、符号Ｑ、〜Ｑ、。はＹスイッチ用ｎチャネルＭＩＳ
ＦＥＴ、符号ＦＧはＹスイッチ用量＠ＹＳＬであるゲー
ト電極である。

第１８図は、−層目のアルミニウム配線と二層目のアル
ミニウム配線とのクロスアンダ一部を示す。

第１８図に示すように、長方形チップの長辺に沿って延
在する電源配線Ｌｙ　　、Ｌｓ（−層目アルミニウムと
二層目アルミニウムとの２層構造）から長方形チップの
短辺に沿って延びる電源配線１４は二層目のアルミニウ
ム配線ＡＬ２により構成される。そして二層目のアルミ
ニウム配線ＡＬ２から成る配線Ｌ４４　、　Ｌ１２　、
　Ｌ４ｚ〜Ｌ６゜がこの電源配線１４と交差する部分は
クロスアンダ−構造とする。すなわち、電源配線１４を
構成する二層目のアルミニウム配線ＡＬ２の下方におい
ては、層目のアルミニウム配線ＡＬＩから成るクロスア
ンダ−配線１３を用いる。この場合、この−層目のアル
ミニウム配線ＡＬＩは既述のように厚さが小さくて抵抗
が高いので、その幅を二層目のアルミニウム配線Ａ　Ｌ
　２から成る前記配線”　４１　ｒ　Ｌ１２　ｒＬ４１
〜Ｌ５゜よりも大きくして抵抗を小さ（する。

前述のよ５に基本的には、長い距離を走る配線ＬＨ，Ｌ
４！、Ｌ４３〜Ｌ、。Ｋは厚さが大きくて抵抗の小さい
二層目のアルミニウム配ＩＪＡＬ２を用い、距離の短い
クロスアンダ−配線１３には一層目のアルミニウム配線
ＡＬＩをその幅を大きくして用いる。この逆の場合には
、−層目のアルミニウム配線ＡＬＩの幅をかなり大きく
しなければ抵抗を小さくすることが難しいため、チップ
サイズの増大、容量負荷の増大による動作速度の低下が
生じる。

第１９図は、周辺回路部内の任意のＣＭＯＳインバータ
回路のレイアウトを示す。

第１９図に示すように、周辺回路の回路ブロック内の配
線１５は基本的には一層目のアルミニウム配線ＡＬＩに
より構成し、回路ブロック間の配１ｆｌＪＬ！Ｉ、Ｌ□
は二層目のアルミニウム配線ＡＬ２により構成する。ソ
ース領域１２及びドレイン領域１１とゲート電極ＦＧと
によりｎチャネルＭＩＳＦＥＴＱ、、〜Ｑ＋ｓが構成さ
れている。また、符号１６．１７は例えばｐ十型のソー
ス領域及びドレイン領域であり、これらとゲート電極Ｆ
ＧとによりｐチャネルＭＩＳＦＥＴＱ、４〜Ｑ＋ｓが構
成されている。この場合、−層目のアルミニウム配線Ａ
ＬＬは、Ｍ　Ｉ　Ｆ　Ｅ　Ｔ　Ｑ、、　、Ｑ、、のソー
ス領域１２．１６及びドレイン領域１１．１７やゲート
電極ＦＧにコンタクトホールＣを通じて直接コンタクト
させることができるため、回路ブロック内配線１５を上
述のように一層目のアルミニウム配線ＡＬＩにより構成
することにより、このコンタクトホールＣの周りのレイ
アウトルールを小さくすることができ、従ってレイアウ
ト面積を小さくすることができる。

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

ＤＲＡＭの動作速度の高速化を図ることができる。

また、−層目のアルミニウム配線による段差部における
二層目のアルミニウム配線の断線を防止することができ
る。

以上、本発明を実施例にもとづき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種種変更可能であること
は言うまでもない。

例えば、本発明は、三層以上のアルミニウム配線を用い
るダイナミックＲＡＭは勿論、少なくとも二層のアルミ
ニウム配線を用いる各種の半導体集積回路装置に適用す
ることが可能である。

また、本発明は、単体のＤＲＡＭだけに限らず、マイク
ロコンビーータに長方形状で内蔵されたＤＲＡＭに適用
することができる。

【図面の簡単な説明】

第１図は、本発明の一実施例であるＤＲＡＭのチップレ
イアウト図、 第２図は、前記ＤＲＡＭの周辺回路の拡大ブロック構成
図、 第３図乃至第１０図は、前記ＤＲＡＭの要部の等価回路
図、 第１１図は、前記第２図の記号工部分の拡大平面図、 第１２図は、前記第２図の記号■部分の拡大平面図、 第１３図は、前記ＤＲＡＭの基準クロック信号配線の要
部拡大断面図である。 第１４図は、周辺回路部のデータ線プリチャージ回路部
のレイアウトを示す平面図、 第１５図は、第１４図に示すデータ線プリチャージ回路
部の等価回路図、 第１６図は、工１０トランス７７回路部のレイアウトを
示す平面図、 第１７図は、第１６図に示すＩ１０トランスファ回路部
の等価回路図、 第１８図は、電源配線と信号配線のクロスアンダ一部を
示す平面図、 第１９図は、周辺回路部内の任意のＣＭＯＳインバータ
回路のレイアウトを示す平面図である。 図中、１・・・ＤＲＡＭ、２・・・外部端子、ＲＡＳ・
・・ロウ・アドレス・ストロープ系回路、ＣＡＳ・・・
カラム・アドレス・ストロープ系回路、ＸＡＢ・・・Ｘ
アドレス系バッファ回路、ＹＡＢ・・・Ｘアドレス系バ
ッファ回路、Ｌ・・・信号配線、ＶＬ・・・電源配線、
Ｌｌ　＋　”２４　＊　ＬＨ・・・基準クロック信号配
線、Ｒ１゜ＣＩ、ＡＣ・・・基準クロック信号、ＴＣ・
・・接続孔、３・・・半導体基板、４．．５．７・・・
シリサイド層、ＡＬＩ・・・第１層目配線、ＡＬ２・・
・第２層目配線、６．８・・・絶縁層である。 第　　　　　１３　　　図 第　１４図

Claims (1)

1. 【特許請求の範囲】 １、（ａ）半導体基板上の所定の方向に延在している半
   導体基板上に形成されたアルミニウムからなる第１層目
   の配線層と、 （ｂ）前記第１層目の配線層上で、前記第１層目の配線
   層と同一方向に延在している半導体基板上に形成された
   アルミニウムからなる第２層目の配線層とを有し、前記
   第１層目及び第２層目の配線層は所定の間隔ごとに電気
   的に接続されている、信号伝達用の配線層であることを
   特徴とする半導体集積回路装置。 ２、前記第２層目の配線層は前記第１層目の配線層より
   も膜厚が大であることを特徴とする特許請求の範囲第１
   項記載の半導体集積回路装置。 ３、前記第１層目の配線層の膜厚は５０００〜６０００
   〔Å〕であり、前記第２層目の配線層の膜厚は８０００
   〜９０００〔Å〕であることを特徴とする特許請求の範
   囲第２項記載の半導体集積回路装置。 ４、（ａ）長方形の半導体基板と； （ｂ）前記半導体基板の中央部分に位置する複数のメモ
   リセルからなるメモリセルアレイと；（ｃ）前記メモリ
   セルアレイを挾んで半導体基板の長辺方向の両端に位置
   する第１及び第２の周辺回路と； （ｄ）前記第１と第２の周辺回路間を結び、前記メモリ
   セルアレイ以外の領域に位置する配線層を有し、前記配
   線層は第１層目のアルミニウムと第２層目のアルミニウ
   ムとで構成されており、これらの第１層目と第２層目の
   アルミニウムは同一方向に延在しており、所定の間隔ご
   とに電気的に接続されていることを特徴とする半導体集
   積回路装置。 ５、前記配線層は、信号伝達用の配線層であることを特
   徴とする特許請求の範囲第４項記載の半導体集積回路装
   置。 ６、前記第２層目のアルミニウムは前記第１層目のアル
   ミニウムよりも膜厚が大であることを特徴とする特許請
   求の範囲第５項記載の半導体集積回路装置。 ７、前記第１層目のアルミニウムの膜厚は５０００〜６
   ０００〔Å〕であり前記第２層目のアルミニウムの膜厚
   は８０００〜９０００〔Å〕であることを特徴とする特
   許請求の範囲第６項記載の半導体集積回路装置。 ８、前記メモリセルは、メモリセル選択用ＭＩＳＦＥＴ
   と情報蓄積用容量素子との直列回路とで構成されている
   ことを特徴とする特許請求の範囲第５項記載の半導体集
   積回路装置。 ９、前記信号伝達用の配線層は、基準クロック信号を伝
   達する為の配線層であることを特徴とする特許請求の範
   囲第８項記載の半導体集積回路装置。 １０、前記基準クロック信号は、ロウ・アドレス・スト
   ロープ系の信号であることを特徴とする特許請求の範囲
   第９項記載の半導体集積回路装置。 １１、前記第２層目のアルミニウムの膜厚は、前記第１
   層目のアルミニウムの膜厚よりも大であることを特徴と
   する特許請求の範囲第１０項記載の半導体集積回路装置
   。 １２、前記基準クロック信号は、カラム・アドレス・ス
   トロープ系の信号であることを特徴とする特許請求の範
   囲第９項記載の半導体集積回路装置。 １３、前記第２層目のアルミニウムの膜厚は、前記第１
   層目のアルミニウムの膜厚よりも大であることを特徴と
   する特許請求の範囲第１２項記載の半導体集積回路装置
   。 １４、前記信号伝達用の配線層は、メインアンプの活性
   化信号を伝達する為の配線層であることを特徴とする特
   許請求の範囲第８項記載の半導体集積回路装置。 １５、前記第２層目のアルミニウムの膜厚は、前記第１
   層目のアルミニウムの膜厚よりも大であることを特徴と
   する特許請求の範囲第１４項記載の半導体集積回路装置
   。 １６、前記信号伝達用の配線層は、プリチャージ信号を
   伝達する為の配線層であることを特徴とする特許請求の
   範囲第８項記載の半導体集積回路装置。 １７、前記メモリセルは、メモリセル選択用ＭＩＳＦＥ
   Ｔと情報蓄積用容量素子との直列回路とで構成されてお
   り、前記配線層は、電源電圧又は基準電圧供給用の配線
   層であることを特徴とする特許請求の範囲第４項記載の
   半導体集積回路装置。 １８、前記第２層目のアルミニウムの膜厚は、前記第１
   層目のアルミニウムの膜厚よりも大であることを特徴と
   する特許請求の範囲第１７項記載の半導体集積回路装置
   。 １９、前記第１層目のアルミニウムの膜厚は、５０００
   〜６０００〔Å〕であり、前記第２層目のアルミニウム
   の膜厚は、８０００〜９０００〔Å〕であることを特徴
   とする特許請求の範囲第１８項記載の半導体集積回路装
   置。