JPH05283606A - 半導体装置 - Google Patents
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- JPH05283606A JPH05283606A JP4081767A JP8176792A JPH05283606A JP H05283606 A JPH05283606 A JP H05283606A JP 4081767 A JP4081767 A JP 4081767A JP 8176792 A JP8176792 A JP 8176792A JP H05283606 A JPH05283606 A JP H05283606A
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- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
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- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/4826—Connecting between the body and an opposite side of the item with respect to the body
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- H01L2924/181—Encapsulation
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- Semiconductor Integrated Circuits (AREA)
- Wire Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 同一回路システムを搭載した複数個の半導体
ペレット２をその厚さ方向に積層する半導体装置１にお
いて、製品価格の低減、小型化、動作性能の向上及びシ
ステムに組込む際の実装密度の向上を図る。 【構成】 半導体装置１において、第１半導体ペレット
２Ａ、第２半導体ペレット２Ｂの夫々が、一表面２０、
裏面２１の夫々を相互に向い合わせ、夫々の厚さ方向を
一致した状態で順次積層され、第１半導体ペレット２Ａ
の一表面２０に配置される外部端子２４（Ｆ）、第２半
導体ペレット２Ｂの一表面２０から裏面２１に通じる接
続孔２２内に形成された接続孔配線２３を通して回路シ
ステムに接続される裏面２１に配置された外部端子２４
（ＵＦ）の夫々が、第１半導体ペレット２Ａ、第２半導
体ペレット２Ｂの夫々の間に位置するリード３の一端に
接続される。
ペレット２をその厚さ方向に積層する半導体装置１にお
いて、製品価格の低減、小型化、動作性能の向上及びシ
ステムに組込む際の実装密度の向上を図る。 【構成】 半導体装置１において、第１半導体ペレット
２Ａ、第２半導体ペレット２Ｂの夫々が、一表面２０、
裏面２１の夫々を相互に向い合わせ、夫々の厚さ方向を
一致した状態で順次積層され、第１半導体ペレット２Ａ
の一表面２０に配置される外部端子２４（Ｆ）、第２半
導体ペレット２Ｂの一表面２０から裏面２１に通じる接
続孔２２内に形成された接続孔配線２３を通して回路シ
ステムに接続される裏面２１に配置された外部端子２４
（ＵＦ）の夫々が、第１半導体ペレット２Ａ、第２半導
体ペレット２Ｂの夫々の間に位置するリード３の一端に
接続される。
Description
【０００１】
【産業上の利用分野】本発明は、回路システムが搭載さ
れた半導体ペレットを有する半導体装置に適用して有効
な技術に関する。特に、本発明は、いずれも実質的に同
一の記憶回路システムが夫々搭載される複数個の半導体
ペレットを積層する半導体装置に適用して有効な技術に
関する。
れた半導体ペレットを有する半導体装置に適用して有効
な技術に関する。特に、本発明は、いずれも実質的に同
一の記憶回路システムが夫々搭載される複数個の半導体
ペレットを積層する半導体装置に適用して有効な技術に
関する。
【０００２】
【従来の技術】大型高速コンピュ−タ、パ−ソナルコン
ピュ−タ等のコンピュータシステムは、ＤＲＡＭ（Ｄyn
amic Ｒandom Ａccess Ｍemory）を記憶素子とする主記
憶回路ユニットが組み込まれる。主記憶回路ユニットは
一般的に大記憶容量が必要とされ、この主記憶回路ユニ
ットは実装基板（メモリボード）に多数個のＤＲＡＭを
実装し構成される。
ピュ−タ等のコンピュータシステムは、ＤＲＡＭ（Ｄyn
amic Ｒandom Ａccess Ｍemory）を記憶素子とする主記
憶回路ユニットが組み込まれる。主記憶回路ユニットは
一般的に大記憶容量が必要とされ、この主記憶回路ユニ
ットは実装基板（メモリボード）に多数個のＤＲＡＭを
実装し構成される。
【０００３】ＤＲＡＭは、その需要が高いので、比較的
製造コストが安い樹脂封止型半導体装置で構成される。
樹脂封止型半導体装置はその実装形式に基づきＳＯＰ
（Ｓmall Ｏut-line Ｐackage）構造、ＤＩＰ（Ｄual
Ｉn-line Ｐackage）構造、ＺＩＰ（Ｚigzag Ｉn-line
Ｐackage）構造等のいずれかの構造が採用される。
製造コストが安い樹脂封止型半導体装置で構成される。
樹脂封止型半導体装置はその実装形式に基づきＳＯＰ
（Ｓmall Ｏut-line Ｐackage）構造、ＤＩＰ（Ｄual
Ｉn-line Ｐackage）構造、ＺＩＰ（Ｚigzag Ｉn-line
Ｐackage）構造等のいずれかの構造が採用される。
【０００４】樹脂封止型半導体装置は、一般的に、半導
体ペレットの一表面に配列された外部端子（ボンディン
グパッド）に内部リードの一端が電気的に接続され、こ
の半導体ペレット及び内部リードが樹脂封止体（レジ
ン）で封止される。半導体ペレットは単結晶珪素で構成
され、この半導体ペレットの一表面にＤＲＡＭ（記憶回
路システム）が搭載される。外部リードは、前記内部リ
ードの他端に電気的に接続され（一体に構成され）、樹
脂封止体の外部に配列される。
体ペレットの一表面に配列された外部端子（ボンディン
グパッド）に内部リードの一端が電気的に接続され、こ
の半導体ペレット及び内部リードが樹脂封止体（レジ
ン）で封止される。半導体ペレットは単結晶珪素で構成
され、この半導体ペレットの一表面にＤＲＡＭ（記憶回
路システム）が搭載される。外部リードは、前記内部リ
ードの他端に電気的に接続され（一体に構成され）、樹
脂封止体の外部に配列される。
【０００５】半導体ペレットに搭載されるＤＲＡＭの記
憶容量が １６〔Ｍbit〕又はそれ以上に大記憶容量化さ
れると、半導体ペレットの外径サイズが大型化し、樹脂
封止体に占める半導体ペレットの割合が大きくなる。樹
脂封止型半導体装置の外径サイズは標準規格に基づき決
定され、樹脂封止型半導体装置の外径サイズの大型化の
割合に対して半導体ペレットの外径サイズの大型化の割
合は大きい。つまり、樹脂封止型半導体装置は、樹脂封
止体の半導体ペレットの外周囲に内部リードの引き回わ
し領域を確保できなくなり、半導体ペレットの一表面上
に内部リードを引き回わすＬＯＣ（Ｌead Ｏn Ｃhip）
構造の採用が必須となる傾向にある。
憶容量が １６〔Ｍbit〕又はそれ以上に大記憶容量化さ
れると、半導体ペレットの外径サイズが大型化し、樹脂
封止体に占める半導体ペレットの割合が大きくなる。樹
脂封止型半導体装置の外径サイズは標準規格に基づき決
定され、樹脂封止型半導体装置の外径サイズの大型化の
割合に対して半導体ペレットの外径サイズの大型化の割
合は大きい。つまり、樹脂封止型半導体装置は、樹脂封
止体の半導体ペレットの外周囲に内部リードの引き回わ
し領域を確保できなくなり、半導体ペレットの一表面上
に内部リードを引き回わすＬＯＣ（Ｌead Ｏn Ｃhip）
構造の採用が必須となる傾向にある。
【０００６】特願昭６２−１５５４７８号に、前述の主
記憶回路ユニットの実装密度の向上に（記憶容量の増加
に）好適な半導体装置の構造が提案されている。この半
導体装置は一表面を互いに向い合わせて２個の半導体ペ
レットが積層される（重ね合わされる）。２個の半導体
ペレットのうち、一方の半導体ペレットの外部端子は、
他方の半導体ペレットの外部端子に対してミラー反転形
状で構成される。両方の半導体ペレットの外部端子は２
個の半導体ペレットの間に配置される内部リードの一端
に電気的に接続される。この内部リードは一方、他方の
夫々の半導体ペレットに共通の内部リードとして共用さ
れる。つまり、２個の半導体ペレットの夫々で使用され
る同一信号が伝達されるリードを相互に共用し、リード
の配列本数を少なくできるので、半導体装置は全体の外
径サイズを縮小できる。すなわち、前述のように、半導
体装置の実装密度を向上できる特徴がある。
記憶回路ユニットの実装密度の向上に（記憶容量の増加
に）好適な半導体装置の構造が提案されている。この半
導体装置は一表面を互いに向い合わせて２個の半導体ペ
レットが積層される（重ね合わされる）。２個の半導体
ペレットのうち、一方の半導体ペレットの外部端子は、
他方の半導体ペレットの外部端子に対してミラー反転形
状で構成される。両方の半導体ペレットの外部端子は２
個の半導体ペレットの間に配置される内部リードの一端
に電気的に接続される。この内部リードは一方、他方の
夫々の半導体ペレットに共通の内部リードとして共用さ
れる。つまり、２個の半導体ペレットの夫々で使用され
る同一信号が伝達されるリードを相互に共用し、リード
の配列本数を少なくできるので、半導体装置は全体の外
径サイズを縮小できる。すなわち、前述のように、半導
体装置の実装密度を向上できる特徴がある。
【０００７】
【発明が解決しようとする課題】しかしながら、本発明
者は、前述の半導体装置において、以下の問題点を見出
した。
者は、前述の半導体装置において、以下の問題点を見出
した。
【０００８】前記半導体装置は、２個の半導体ペレット
に搭載される外部端子を相互にミラー反転形状で構成す
るので、２種類の半導体ペレットの設計開発を行い、こ
の２種類の半導体ペレットの製造が行われる。このた
め、設計開発から製造が終了し製品化されるまでに要す
る総合的な開発期間が長くなる。
に搭載される外部端子を相互にミラー反転形状で構成す
るので、２種類の半導体ペレットの設計開発を行い、こ
の２種類の半導体ペレットの製造が行われる。このた
め、設計開発から製造が終了し製品化されるまでに要す
る総合的な開発期間が長くなる。
【０００９】また、設計開発費用、製造費用のいずれも
増大し、半導体装置の最終的な製品価格が増大する。
増大し、半導体装置の最終的な製品価格が増大する。
【００１０】本発明の目的は、以下のとおりである。 （１）複数個の半導体ペレットをその厚さ方向に積層す
る半導体装置において、製品価格を低減し、小型化を図
るとともに、動作性能を向上する。 （２）前記目的（１）を達成し、前記半導体装置をシス
テムに組込む際の実装密度を向上する。 （３）前記目的（１）の半導体装置において、回路動作
速度の高速化を図る。 （４）前記目的（１）の半導体装置において、回路動作
上の信頼性を向上する。 （５）複数個の半導体ペレットをその厚さ方向に積層す
る半導体装置において、複数個積層された半導体ペレッ
トの機械的な安定性の向上を図り、併せて積層された半
導体ペレットの相互間の電気的な接続の信頼性の向上を
図る。 （６）ＺＩＰ構造を採用する半導体装置において、前記
目的（１）乃至目的（５）のいずれかを達成する。
る半導体装置において、製品価格を低減し、小型化を図
るとともに、動作性能を向上する。 （２）前記目的（１）を達成し、前記半導体装置をシス
テムに組込む際の実装密度を向上する。 （３）前記目的（１）の半導体装置において、回路動作
速度の高速化を図る。 （４）前記目的（１）の半導体装置において、回路動作
上の信頼性を向上する。 （５）複数個の半導体ペレットをその厚さ方向に積層す
る半導体装置において、複数個積層された半導体ペレッ
トの機械的な安定性の向上を図り、併せて積層された半
導体ペレットの相互間の電気的な接続の信頼性の向上を
図る。 （６）ＺＩＰ構造を採用する半導体装置において、前記
目的（１）乃至目的（５）のいずれかを達成する。
【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば下
記のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば下
記のとおりである。
【００１３】（１）一表面に回路システムが搭載された
半導体ペレットがその厚さ方向に複数個積層され、この
複数個積層された半導体ペレットの夫々の一表面に配置
される外部端子がリードに電気的に接続される半導体装
置において、以下の構成（Ａ）及び構成（Ｂ）を備え
る。（Ａ）いずれも実質的に同一回路システムが一表面
に搭載される第１半導体ペレット、第２半導体ペレット
の夫々を有し、この第１半導体ペレット、第２半導体ペ
レットの夫々が、夫々の一表面に搭載された夫々の回路
システムを重復させ、第１半導体ペレットの一表面に第
２半導体ペレットの一表面と対向する裏面を向い合わ
せ、第１半導体ペレット、第２半導体ペレットの夫々の
厚さ方向を一致した状態で、順次積層され、（Ｂ）前記
第１半導体ペレットの一表面に配置される外部端子、前
記第２半導体ペレットの一表面から裏面に通じる接続孔
内に形成された接続孔配線を通して一表面に搭載された
回路システムに接続される裏面に配置された外部端子の
夫々が、前記第１半導体ペレットの一表面と第２半導体
ペレットの裏面との間に位置するリードの一端に電気的
に接続される。
半導体ペレットがその厚さ方向に複数個積層され、この
複数個積層された半導体ペレットの夫々の一表面に配置
される外部端子がリードに電気的に接続される半導体装
置において、以下の構成（Ａ）及び構成（Ｂ）を備え
る。（Ａ）いずれも実質的に同一回路システムが一表面
に搭載される第１半導体ペレット、第２半導体ペレット
の夫々を有し、この第１半導体ペレット、第２半導体ペ
レットの夫々が、夫々の一表面に搭載された夫々の回路
システムを重復させ、第１半導体ペレットの一表面に第
２半導体ペレットの一表面と対向する裏面を向い合わ
せ、第１半導体ペレット、第２半導体ペレットの夫々の
厚さ方向を一致した状態で、順次積層され、（Ｂ）前記
第１半導体ペレットの一表面に配置される外部端子、前
記第２半導体ペレットの一表面から裏面に通じる接続孔
内に形成された接続孔配線を通して一表面に搭載された
回路システムに接続される裏面に配置された外部端子の
夫々が、前記第１半導体ペレットの一表面と第２半導体
ペレットの裏面との間に位置するリードの一端に電気的
に接続される。
【００１４】（２）前記手段（１）に記載される半導体
装置において、以下の構成（Ａ）及び構成（Ｂ）を備え
る。（Ａ）前記第１半導体ペレットの一表面と対向する
裏面に、前記第１半導体ペレットに搭載された回路シス
テムと実質的に同一回路システムが搭載された一表面を
向い合わせて第３半導体ペレットが、夫々の一表面に搭
載された夫々の回路システムを重復させ、夫々の厚さ方
向を一致した状態で積層されるとともに、前記第２半導
体ペレットの一表面に、前記第２半導体ペレットに搭載
された回路システムと実質的に同一回路システムが搭載
された一表面と対向する裏面を向い合わせて第４半導体
ペレットが、夫々の一表面に搭載された夫々の回路シス
テムを重復させ、夫々の厚さ方向を一致した状態で積層
され、（Ｂ）前記積層された第１半導体ペレットの一表
面に搭載された回路システム、前記第３半導体ペレット
の一表面に搭載された回路システムの夫々が、前記第１
半導体ペレットの一表面から裏面に通じる接続孔内に形
成された接続孔配線を通して電気的に接続されるととも
に、前記積層された第２半導体ペレットの一表面に搭載
された回路システム、前記第４半導体ペレットの一表面
に搭載された回路システムの夫々が、前記第４半導体ペ
レットの一表面から裏面に通じる接続孔内に形成された
接続孔配線を通して電気的に接続される。
装置において、以下の構成（Ａ）及び構成（Ｂ）を備え
る。（Ａ）前記第１半導体ペレットの一表面と対向する
裏面に、前記第１半導体ペレットに搭載された回路シス
テムと実質的に同一回路システムが搭載された一表面を
向い合わせて第３半導体ペレットが、夫々の一表面に搭
載された夫々の回路システムを重復させ、夫々の厚さ方
向を一致した状態で積層されるとともに、前記第２半導
体ペレットの一表面に、前記第２半導体ペレットに搭載
された回路システムと実質的に同一回路システムが搭載
された一表面と対向する裏面を向い合わせて第４半導体
ペレットが、夫々の一表面に搭載された夫々の回路シス
テムを重復させ、夫々の厚さ方向を一致した状態で積層
され、（Ｂ）前記積層された第１半導体ペレットの一表
面に搭載された回路システム、前記第３半導体ペレット
の一表面に搭載された回路システムの夫々が、前記第１
半導体ペレットの一表面から裏面に通じる接続孔内に形
成された接続孔配線を通して電気的に接続されるととも
に、前記積層された第２半導体ペレットの一表面に搭載
された回路システム、前記第４半導体ペレットの一表面
に搭載された回路システムの夫々が、前記第４半導体ペ
レットの一表面から裏面に通じる接続孔内に形成された
接続孔配線を通して電気的に接続される。
【００１５】（３）前記手段（１）に記載される第２半
導体ペレットに搭載される回路システムは少なくとも２
個に分割され、この第２半導体ペレットは回路システム
が２個に分割された夫々の間において前記接続孔及び接
続孔配線が配置される、又は前記手段（２）に記載され
る第１半導体ペレット若しくは第４半導体ペレットに搭
載される回路システムは少なくとも２個に分割され、こ
の第１半導体ペレット若しくは第４半導体ペレットは回
路システムが２個に分割された夫々の間において前記接
続孔及び接続孔配線が配置される。
導体ペレットに搭載される回路システムは少なくとも２
個に分割され、この第２半導体ペレットは回路システム
が２個に分割された夫々の間において前記接続孔及び接
続孔配線が配置される、又は前記手段（２）に記載され
る第１半導体ペレット若しくは第４半導体ペレットに搭
載される回路システムは少なくとも２個に分割され、こ
の第１半導体ペレット若しくは第４半導体ペレットは回
路システムが２個に分割された夫々の間において前記接
続孔及び接続孔配線が配置される。
【００１６】（４）前記手段（３）に記載される接続孔
は第２半導体ペレット又は第１半導体ペレット若しくは
第４半導体ペレットの一表面に配置される外部端子と重
復する領域に配置され、この外部端子と接続孔内に形成
された接続孔配線が前記重復する領域において電気的に
接続される。
は第２半導体ペレット又は第１半導体ペレット若しくは
第４半導体ペレットの一表面に配置される外部端子と重
復する領域に配置され、この外部端子と接続孔内に形成
された接続孔配線が前記重復する領域において電気的に
接続される。
【００１７】（５）前記手段（４）に記載される半導体
装置は、第１半導体ペレットの一表面上に絶縁体を介在
し延在するリードの一端に第１半導体ペレットの一表面
に配置された外部端子が電気的に接続されるとともに、
前記リードの一端又は前記第２半導体ペレットの裏面に
絶縁体を介在し延在するリードの一端に第２半導体ペレ
ットの裏面に配置された外部端子が電気的に接続され、
前記第１半導体ペレット及び第２半導体ペレット又は第
１半導体ペレット乃至第４半導体ペレット、前記リード
の一端側の夫々が封止体で封止される。
装置は、第１半導体ペレットの一表面上に絶縁体を介在
し延在するリードの一端に第１半導体ペレットの一表面
に配置された外部端子が電気的に接続されるとともに、
前記リードの一端又は前記第２半導体ペレットの裏面に
絶縁体を介在し延在するリードの一端に第２半導体ペレ
ットの裏面に配置された外部端子が電気的に接続され、
前記第１半導体ペレット及び第２半導体ペレット又は第
１半導体ペレット乃至第４半導体ペレット、前記リード
の一端側の夫々が封止体で封止される。
【００１８】（６）一表面に回路システムが搭載された
半導体ペレットがその厚さ方向に複数個積層され、この
複数個積層された半導体ペレットの夫々の一表面に配置
される複数個の外部端子の夫々が複数本のリードの一端
の夫々に個々に電気的に接続される半導体装置におい
て、以下の構成（Ａ）乃至構成（Ｃ）を備える。（Ａ）
いずれも実質的に同一回路システムが一表面に搭載され
る第１半導体ペレット、第２半導体ペレットの夫々を有
し、この第１半導体ペレット、第２半導体ペレットの夫
々が、夫々の一表面に搭載された夫々の回路システムを
重復させ、第１半導体ペレットの一表面に第２半導体ペ
レットの一表面と対向する裏面を向い合わせ、第１半導
体ペレット、第２半導体ペレットの夫々の厚さ方向を一
致した状態で、順次積層され、（Ｂ）前記第１半導体ペ
レットの一表面に配置される複数個の外部端子のうち一
部の複数個の信号系外部端子、前記第２半導体ペレット
の一表面から裏面に通じる接続孔内に形成された接続孔
配線を通して一表面に搭載された回路システムに接続さ
れる裏面に配置された複数個の外部端子のうち一部の複
数個の信号系外部端子の夫々が、前記第１半導体ペレッ
トの一表面若しくは裏面又は第２半導体ペレットの一表
面若しくは裏面に絶縁体を介在し、複数本のリードのう
ち、同一方向に延在する一部の複数本の信号系リードの
一端の夫々に電気的に接続され、（Ｃ）前記第１半導体
ペレットの一表面に配置された一部の複数個の信号系外
部端子又は前記第２半導体ペレットの裏面に配置された
一部の複数個の信号系外部端子の夫々と前記一部の複数
本の信号系リードの一端の夫々との間に、前記複数本の
信号系リードの延在方向と交差する方向に延在する、複
数本のリードのうちの残部の電源系リードが配置され、
この電源系リードが、前記第１半導体ペレットの一表面
に配置された複数個の外部端子のうちの残部の複数個の
電源系外部端子、前記第２半導体ペレットの裏面に配置
された複数個の外部端子のうちの残部の複数個の電源系
外部端子の夫々に電気的に接続される。
半導体ペレットがその厚さ方向に複数個積層され、この
複数個積層された半導体ペレットの夫々の一表面に配置
される複数個の外部端子の夫々が複数本のリードの一端
の夫々に個々に電気的に接続される半導体装置におい
て、以下の構成（Ａ）乃至構成（Ｃ）を備える。（Ａ）
いずれも実質的に同一回路システムが一表面に搭載され
る第１半導体ペレット、第２半導体ペレットの夫々を有
し、この第１半導体ペレット、第２半導体ペレットの夫
々が、夫々の一表面に搭載された夫々の回路システムを
重復させ、第１半導体ペレットの一表面に第２半導体ペ
レットの一表面と対向する裏面を向い合わせ、第１半導
体ペレット、第２半導体ペレットの夫々の厚さ方向を一
致した状態で、順次積層され、（Ｂ）前記第１半導体ペ
レットの一表面に配置される複数個の外部端子のうち一
部の複数個の信号系外部端子、前記第２半導体ペレット
の一表面から裏面に通じる接続孔内に形成された接続孔
配線を通して一表面に搭載された回路システムに接続さ
れる裏面に配置された複数個の外部端子のうち一部の複
数個の信号系外部端子の夫々が、前記第１半導体ペレッ
トの一表面若しくは裏面又は第２半導体ペレットの一表
面若しくは裏面に絶縁体を介在し、複数本のリードのう
ち、同一方向に延在する一部の複数本の信号系リードの
一端の夫々に電気的に接続され、（Ｃ）前記第１半導体
ペレットの一表面に配置された一部の複数個の信号系外
部端子又は前記第２半導体ペレットの裏面に配置された
一部の複数個の信号系外部端子の夫々と前記一部の複数
本の信号系リードの一端の夫々との間に、前記複数本の
信号系リードの延在方向と交差する方向に延在する、複
数本のリードのうちの残部の電源系リードが配置され、
この電源系リードが、前記第１半導体ペレットの一表面
に配置された複数個の外部端子のうちの残部の複数個の
電源系外部端子、前記第２半導体ペレットの裏面に配置
された複数個の外部端子のうちの残部の複数個の電源系
外部端子の夫々に電気的に接続される。
【００１９】（７）一表面に回路システムが搭載された
半導体ペレットがその厚さ方向に複数個積層される半導
体装置において、以下の構成（Ａ）乃至構成（Ｃ）を備
える。（Ａ）いずれも実質的に同一回路システムが一表
面に搭載される第１半導体ペレット、第２半導体ペレッ
トの夫々を有し、この第１半導体ペレット、第２半導体
ペレットの夫々が、夫々の一表面に搭載された夫々の回
路システムを重復させ、第１半導体ペレットの一表面に
第２半導体ペレットの一表面と対向する裏面を向い合わ
せ、第１半導体ペレット、第２半導体ペレットの夫々の
厚さ方向を一致した状態で、順次積層され、（Ｂ）前記
第１半導体ペレットの一表面の中央領域に配置される外
部端子、前記第２半導体ペレットの一表面から裏面に通
じる接続孔内に形成された接続孔配線を通して一表面に
搭載された回路システムに接続される裏面の中央領域に
配置された外部端子の夫々が、半田電極を介在して電気
的に接続されるとともに、（Ｃ）前記第１半導体ペレッ
トの一表面と第２半導体ペレットの裏面との間であっ
て、前記第１半導体ペレットの一表面の周辺領域に、前
記半田電極と同一材料で形成され、電気的な機能を持た
ず、かつ前記第１半導体ペレット、第２半導体ペレット
の夫々を機械的に保持する（補強する）ダミー半田層を
設ける。
半導体ペレットがその厚さ方向に複数個積層される半導
体装置において、以下の構成（Ａ）乃至構成（Ｃ）を備
える。（Ａ）いずれも実質的に同一回路システムが一表
面に搭載される第１半導体ペレット、第２半導体ペレッ
トの夫々を有し、この第１半導体ペレット、第２半導体
ペレットの夫々が、夫々の一表面に搭載された夫々の回
路システムを重復させ、第１半導体ペレットの一表面に
第２半導体ペレットの一表面と対向する裏面を向い合わ
せ、第１半導体ペレット、第２半導体ペレットの夫々の
厚さ方向を一致した状態で、順次積層され、（Ｂ）前記
第１半導体ペレットの一表面の中央領域に配置される外
部端子、前記第２半導体ペレットの一表面から裏面に通
じる接続孔内に形成された接続孔配線を通して一表面に
搭載された回路システムに接続される裏面の中央領域に
配置された外部端子の夫々が、半田電極を介在して電気
的に接続されるとともに、（Ｃ）前記第１半導体ペレッ
トの一表面と第２半導体ペレットの裏面との間であっ
て、前記第１半導体ペレットの一表面の周辺領域に、前
記半田電極と同一材料で形成され、電気的な機能を持た
ず、かつ前記第１半導体ペレット、第２半導体ペレット
の夫々を機械的に保持する（補強する）ダミー半田層を
設ける。
【００２０】（８）半導体ペレットの一表面に配置され
た複数個の外部端子の夫々に複数本のリードの一端の夫
々が電気的に接続され、前記半導体ペレット及び複数本
のリードの一端側の夫々が封止体で封止されるととも
に、前記複数本のリードの夫々の他端が前記封止体の一
表面から突出しかつこの一表面に配列される半導体装置
において、以下の構成（Ａ）及び構成（Ｂ）を備える。
（Ａ）前記複数本のリードのうち、一部の複数本のリー
ドの一端の夫々が、前記半導体ペレットの一表面側に配
置されるとともに、この半導体ペレットの一表面に配列
された複数個の外部端子のうち一部の複数個の外部端子
の夫々を個々に通して半導体ペレットの一表面に搭載さ
れる回路システムに電気的に接続され、（Ｂ）前記複数
本のリードのうち、残部の複数本のリードの一端が、前
記半導体ペレットの一表面と対向する裏面側に配置され
るとともに、複数個の外部端子のうち残部の複数個の外
部端子の夫々及び前記半導体ペレットの一表面から裏面
に通じる接続孔内に形成された接続孔配線を通して、前
記半導体ペレットの一表面に搭載された回路システムに
電気的に接続される。
た複数個の外部端子の夫々に複数本のリードの一端の夫
々が電気的に接続され、前記半導体ペレット及び複数本
のリードの一端側の夫々が封止体で封止されるととも
に、前記複数本のリードの夫々の他端が前記封止体の一
表面から突出しかつこの一表面に配列される半導体装置
において、以下の構成（Ａ）及び構成（Ｂ）を備える。
（Ａ）前記複数本のリードのうち、一部の複数本のリー
ドの一端の夫々が、前記半導体ペレットの一表面側に配
置されるとともに、この半導体ペレットの一表面に配列
された複数個の外部端子のうち一部の複数個の外部端子
の夫々を個々に通して半導体ペレットの一表面に搭載さ
れる回路システムに電気的に接続され、（Ｂ）前記複数
本のリードのうち、残部の複数本のリードの一端が、前
記半導体ペレットの一表面と対向する裏面側に配置され
るとともに、複数個の外部端子のうち残部の複数個の外
部端子の夫々及び前記半導体ペレットの一表面から裏面
に通じる接続孔内に形成された接続孔配線を通して、前
記半導体ペレットの一表面に搭載された回路システムに
電気的に接続される。
【００２１】
【作用】上述した手段（１）によれば、以下の作用効果
が得られる。 （Ａ）前記第１半導体ペレット、第２半導体ペレットの
夫々を積層し、夫々の占有面積を重復できるので、平面
的な占有面積を縮小でき、半導体装置の小型化が図れ
る。この半導体装置の小型化は配線基板等に実装する際
の実装密度が向上できる。 （Ｂ）前記第１半導体ペレットの回路システムが搭載さ
れた一表面に裏面を向い合わせて第２半導体ペレットを
積層し、実質的に同一回路システムが搭載された第１半
導体ペレット、第２半導体ペレットの夫々を積層できる
（相互に回路システムがミラー反転された２種類の半導
体ペレットを用意する必要がない）ので、半導体ペレッ
トの設計開発から製造が終了し半導体装置として製品化
されるまでに要する総合的な開発期間が短縮できる。ま
た、１種類の回路システムの設計開発を行えばよいの
で、半導体装置の設計開発コスト、製造コストのいずれ
も低減できる。 （Ｃ）前記第１半導体ペレットの一表面に搭載された回
路システム、第２半導体ペレットの一表面に搭載された
回路システムの夫々が第２半導体ペレットの占有面積内
（主に、回路システムが配置されない空領域又は外部端
子の配列領域）において形成された接続孔及び接続孔配
線を通して電気的に接続され、第２半導体ペレットの占
有面積に前記接続孔及び接続孔配線を形成する領域の占
有面積を重復できるので、この接続孔及び接続孔配線を
形成する領域に相当する分（第１半導体ペレット、第２
半導体ペレットの夫々の回路システムの間を電気的に接
続する領域を他に確保する分）、第２半導体ペレットの
サイズを縮小でき、半導体装置の小型化が図れる。この
半導体装置の小型化は配線基板に実装する際の実装密度
が向上できる。 （Ｄ）前記第１半導体ペレットの一表面に搭載された回
路システム、第２半導体ペレットの一表面に搭載された
回路システムの夫々が前記第１半導体ペレットの一表面
と第２半導体ペレットの裏面との間に位置するリードに
電気的に接続され、しかも第２半導体ペレットの接続孔
配線は前記第２半導体ペレットの厚さに相当する極めて
短い配線長で形成されるので、リードと第１半導体ペレ
ットに搭載された回路システム、第２半導体ペレットに
搭載された回路システムの夫々との間の配線長を均一化
でき、短縮できる。つまり、リードと第１半導体ペレッ
トに搭載された回路システム、第２半導体ペレットに搭
載された回路システムの夫々との配線長が短縮される
と、信号系配線の場合、信号伝達速度を速くでき、第１
半導体ペレット、第２半導体ペレットの夫々に搭載され
た回路システムの回路動作速度の高速化が図れ、半導体
装置の動作速度の高速化が図れる。また、電源系配線の
場合、電源の揺れ（ノイズ）が発生する確率を低減で
き、若しくは電源の揺れを迅速に吸収できるので、第１
半導体ペレット、第２半導体ペレットの夫々に搭載され
る回路システムの回路動作上の信頼性を向上できる。ま
た、電源の揺れを低減できるので、連続した回路動作間
の待機時間を短縮し、第１半導体ペレット、第２半導体
ペレットの夫々に搭載される回路システムの回路動作速
度の高速化が図れる。
が得られる。 （Ａ）前記第１半導体ペレット、第２半導体ペレットの
夫々を積層し、夫々の占有面積を重復できるので、平面
的な占有面積を縮小でき、半導体装置の小型化が図れ
る。この半導体装置の小型化は配線基板等に実装する際
の実装密度が向上できる。 （Ｂ）前記第１半導体ペレットの回路システムが搭載さ
れた一表面に裏面を向い合わせて第２半導体ペレットを
積層し、実質的に同一回路システムが搭載された第１半
導体ペレット、第２半導体ペレットの夫々を積層できる
（相互に回路システムがミラー反転された２種類の半導
体ペレットを用意する必要がない）ので、半導体ペレッ
トの設計開発から製造が終了し半導体装置として製品化
されるまでに要する総合的な開発期間が短縮できる。ま
た、１種類の回路システムの設計開発を行えばよいの
で、半導体装置の設計開発コスト、製造コストのいずれ
も低減できる。 （Ｃ）前記第１半導体ペレットの一表面に搭載された回
路システム、第２半導体ペレットの一表面に搭載された
回路システムの夫々が第２半導体ペレットの占有面積内
（主に、回路システムが配置されない空領域又は外部端
子の配列領域）において形成された接続孔及び接続孔配
線を通して電気的に接続され、第２半導体ペレットの占
有面積に前記接続孔及び接続孔配線を形成する領域の占
有面積を重復できるので、この接続孔及び接続孔配線を
形成する領域に相当する分（第１半導体ペレット、第２
半導体ペレットの夫々の回路システムの間を電気的に接
続する領域を他に確保する分）、第２半導体ペレットの
サイズを縮小でき、半導体装置の小型化が図れる。この
半導体装置の小型化は配線基板に実装する際の実装密度
が向上できる。 （Ｄ）前記第１半導体ペレットの一表面に搭載された回
路システム、第２半導体ペレットの一表面に搭載された
回路システムの夫々が前記第１半導体ペレットの一表面
と第２半導体ペレットの裏面との間に位置するリードに
電気的に接続され、しかも第２半導体ペレットの接続孔
配線は前記第２半導体ペレットの厚さに相当する極めて
短い配線長で形成されるので、リードと第１半導体ペレ
ットに搭載された回路システム、第２半導体ペレットに
搭載された回路システムの夫々との間の配線長を均一化
でき、短縮できる。つまり、リードと第１半導体ペレッ
トに搭載された回路システム、第２半導体ペレットに搭
載された回路システムの夫々との配線長が短縮される
と、信号系配線の場合、信号伝達速度を速くでき、第１
半導体ペレット、第２半導体ペレットの夫々に搭載され
た回路システムの回路動作速度の高速化が図れ、半導体
装置の動作速度の高速化が図れる。また、電源系配線の
場合、電源の揺れ（ノイズ）が発生する確率を低減で
き、若しくは電源の揺れを迅速に吸収できるので、第１
半導体ペレット、第２半導体ペレットの夫々に搭載され
る回路システムの回路動作上の信頼性を向上できる。ま
た、電源の揺れを低減できるので、連続した回路動作間
の待機時間を短縮し、第１半導体ペレット、第２半導体
ペレットの夫々に搭載される回路システムの回路動作速
度の高速化が図れる。
【００２２】上述した手段（２）によれば、前記作用効
果（１）の他に、以下の作用効果が得られる。 （Ａ）前記第１半導体ペレットの一表面に搭載された回
路システム、第３半導体ペレットの一表面に搭載された
回路システムの夫々が第１半導体ペレットの占有面積内
において形成された接続孔及び接続孔配線を通して電気
的に接続され、第１半導体ペレットの占有面積に前記接
続孔及び接続孔配線を形成する領域の占有面積を重復で
きるとともに、前記第２半導体ペレットの一表面に搭載
された回路システム、第４半導体ペレットの一表面に搭
載された回路システムの夫々が第４半導体ペレットの占
有面積内において形成された接続孔及び接続孔配線を通
して電気的に接続され、第４半導体ペレットの占有面積
に前記接続孔及び接続孔配線を形成する領域の占有面積
を重復できるので、これらの接続孔及び接続孔配線を形
成する領域に相当する分、第１半導体ペレット及び第４
半導体ペレットのサイズを縮小でき、半導体装置の小型
化が図れる。 （Ｂ）前記第１半導体ペレットの一表面に搭載された回
路システム、第３半導体ペレットの一表面に搭載された
回路システムの夫々が前記第１半導体ペレットの厚さに
相当する極めて短い配線長で結線されるとともに、前記
第２半導体ペレットの一表面に搭載された回路システ
ム、第４半導体ペレットの一表面に搭載された回路シス
テムの夫々が前記第４半導体ペレットの厚さに相当する
極めて短い配線長で結線され、リードと第３半導体ペレ
ットに搭載された回路システム、第４半導体ペレットに
搭載された回路システムの夫々との間の配線長を均一化
でき、短縮できる（つまり、リードから第１半導体ペレ
ット乃至第４半導体ペレットの夫々に搭載される夫々の
回路システムまでの配線長を均一化でき、短縮でき
る）。この結果、半導体装置の回路動作速度の高速化が
図れ、又、半導体装置の回路動作上の信頼性を向上でき
る。
果（１）の他に、以下の作用効果が得られる。 （Ａ）前記第１半導体ペレットの一表面に搭載された回
路システム、第３半導体ペレットの一表面に搭載された
回路システムの夫々が第１半導体ペレットの占有面積内
において形成された接続孔及び接続孔配線を通して電気
的に接続され、第１半導体ペレットの占有面積に前記接
続孔及び接続孔配線を形成する領域の占有面積を重復で
きるとともに、前記第２半導体ペレットの一表面に搭載
された回路システム、第４半導体ペレットの一表面に搭
載された回路システムの夫々が第４半導体ペレットの占
有面積内において形成された接続孔及び接続孔配線を通
して電気的に接続され、第４半導体ペレットの占有面積
に前記接続孔及び接続孔配線を形成する領域の占有面積
を重復できるので、これらの接続孔及び接続孔配線を形
成する領域に相当する分、第１半導体ペレット及び第４
半導体ペレットのサイズを縮小でき、半導体装置の小型
化が図れる。 （Ｂ）前記第１半導体ペレットの一表面に搭載された回
路システム、第３半導体ペレットの一表面に搭載された
回路システムの夫々が前記第１半導体ペレットの厚さに
相当する極めて短い配線長で結線されるとともに、前記
第２半導体ペレットの一表面に搭載された回路システ
ム、第４半導体ペレットの一表面に搭載された回路シス
テムの夫々が前記第４半導体ペレットの厚さに相当する
極めて短い配線長で結線され、リードと第３半導体ペレ
ットに搭載された回路システム、第４半導体ペレットに
搭載された回路システムの夫々との間の配線長を均一化
でき、短縮できる（つまり、リードから第１半導体ペレ
ット乃至第４半導体ペレットの夫々に搭載される夫々の
回路システムまでの配線長を均一化でき、短縮でき
る）。この結果、半導体装置の回路動作速度の高速化が
図れ、又、半導体装置の回路動作上の信頼性を向上でき
る。
【００２３】上述した手段（３）によれば、前記作用効
果（１）の他に、前記第２半導体ペレットに搭載される
回路システムの２個に分割されたうちの一方と接続孔配
線とを接続する配線、他方と接続孔配線とを接続する配
線の夫々の配線長を均一化ししかも短縮でき、回路シス
テムの動作速度を律則し遅延させる配線長の長い配線を
低減できる。この結果、前記配線長が均一化された配線
が信号系配線の場合、配線の信号伝達速度を速くできる
ので、第２半導体ペレットに搭載された回路システムの
回路動作速度の高速化が図れ、半導体装置の動作速度の
高速化が図れる。配線が電源系配線の場合、電源の揺れ
が発生する確率を低減でき、若しくは電源の揺れを迅速
に吸収できるので、第２半導体ペレットの夫々に搭載さ
れる回路システムの回路動作上の信頼性を向上できる。
さらに、配線が電源系配線の場合、連続した回路動作間
の待機時間を短縮し、第２半導体ペレットに搭載される
回路システムの回路動作速度の高速化が図れるので、半
導体装置の動作速度の高速化が図れる。
果（１）の他に、前記第２半導体ペレットに搭載される
回路システムの２個に分割されたうちの一方と接続孔配
線とを接続する配線、他方と接続孔配線とを接続する配
線の夫々の配線長を均一化ししかも短縮でき、回路シス
テムの動作速度を律則し遅延させる配線長の長い配線を
低減できる。この結果、前記配線長が均一化された配線
が信号系配線の場合、配線の信号伝達速度を速くできる
ので、第２半導体ペレットに搭載された回路システムの
回路動作速度の高速化が図れ、半導体装置の動作速度の
高速化が図れる。配線が電源系配線の場合、電源の揺れ
が発生する確率を低減でき、若しくは電源の揺れを迅速
に吸収できるので、第２半導体ペレットの夫々に搭載さ
れる回路システムの回路動作上の信頼性を向上できる。
さらに、配線が電源系配線の場合、連続した回路動作間
の待機時間を短縮し、第２半導体ペレットに搭載される
回路システムの回路動作速度の高速化が図れるので、半
導体装置の動作速度の高速化が図れる。
【００２４】また、前記作用効果（２）の他に、前記第
１半導体ペレット若しくは第４半導体ペレットに搭載さ
れる回路システムの２個に分割されたうちの一方と接続
孔配線とを接続する配線、他方と接続孔配線とを接続す
る配線の夫々の配線長を均一化ししかも短縮でき、回路
システムの動作速度を律則し遅延させる配線長の長い配
線を低減できる。この結果、前記配線長が均一化された
配線が信号系配線の場合、配線の信号伝達速度を速くで
きるので、第１半導体ペレット若しくは第４半導体ペレ
ットに搭載された回路システムの回路動作速度の高速化
が図れ、半導体装置の動作速度の高速化が図れる。配線
が電源系配線の場合、電源の揺れが発生する確率を低減
でき、若しくは電源の揺れを迅速に吸収できるので、第
１半導体ペレット若しくは第４半導体ペレットの夫々に
搭載される回路システムの回路動作上の信頼性を向上で
きる。さらに、配線が電源系配線の場合、連続した回路
動作間の待機時間を短縮し、第１半導体ペレット若しく
は第４半導体ペレットに搭載される回路システムの回路
動作速度の高速化が図れるので、半導体装置の動作速度
の高速化が図れる。
１半導体ペレット若しくは第４半導体ペレットに搭載さ
れる回路システムの２個に分割されたうちの一方と接続
孔配線とを接続する配線、他方と接続孔配線とを接続す
る配線の夫々の配線長を均一化ししかも短縮でき、回路
システムの動作速度を律則し遅延させる配線長の長い配
線を低減できる。この結果、前記配線長が均一化された
配線が信号系配線の場合、配線の信号伝達速度を速くで
きるので、第１半導体ペレット若しくは第４半導体ペレ
ットに搭載された回路システムの回路動作速度の高速化
が図れ、半導体装置の動作速度の高速化が図れる。配線
が電源系配線の場合、電源の揺れが発生する確率を低減
でき、若しくは電源の揺れを迅速に吸収できるので、第
１半導体ペレット若しくは第４半導体ペレットの夫々に
搭載される回路システムの回路動作上の信頼性を向上で
きる。さらに、配線が電源系配線の場合、連続した回路
動作間の待機時間を短縮し、第１半導体ペレット若しく
は第４半導体ペレットに搭載される回路システムの回路
動作速度の高速化が図れるので、半導体装置の動作速度
の高速化が図れる。
【００２５】上述した手段（４）によれば、前記作用効
果（３）の他に、以下の作用効果が得られる。 （Ａ）前記第２半導体ペレット又は第１半導体ペレット
若しくは第４半導体ペレットの一表面に配置される外部
端子、接続孔配線の夫々を結線する配線長を短縮でき
（実質的に結線領域を廃止でき）、信号系外部端子の場
合、信号伝達速度を速くできるので、回路システムの回
路動作速度の高速化が図れ、半導体装置の動作速度の高
速化が図れる。また、電源系外部端子の場合、電源の揺
れが発生する確率を低減でき、若しくは電源の揺れを迅
速に吸収できるので、回路システムの回路動作上の信頼
性を向上できる。また、電源系外部端子の場合、連続し
た回路動作間の待機時間を短縮し、回路システムの回路
動作速度の高速化が図れるので、半導体装置の動作速度
の高速化が図れる。 （Ｂ）前記第２半導体ペレット又は第１半導体ペレット
若しくは第４半導体ペレットの一表面に配置される外部
端子の占有面積に接続孔及び接続孔配線の占有面積を重
復し、接続孔及び接続孔配線を配置する領域に相当する
分、第２半導体ペレット又は第１半導体ペレット若しく
は第４半導体ペレットのサイズを縮小できるので、半導
体装置の小型化が図れる。
果（３）の他に、以下の作用効果が得られる。 （Ａ）前記第２半導体ペレット又は第１半導体ペレット
若しくは第４半導体ペレットの一表面に配置される外部
端子、接続孔配線の夫々を結線する配線長を短縮でき
（実質的に結線領域を廃止でき）、信号系外部端子の場
合、信号伝達速度を速くできるので、回路システムの回
路動作速度の高速化が図れ、半導体装置の動作速度の高
速化が図れる。また、電源系外部端子の場合、電源の揺
れが発生する確率を低減でき、若しくは電源の揺れを迅
速に吸収できるので、回路システムの回路動作上の信頼
性を向上できる。また、電源系外部端子の場合、連続し
た回路動作間の待機時間を短縮し、回路システムの回路
動作速度の高速化が図れるので、半導体装置の動作速度
の高速化が図れる。 （Ｂ）前記第２半導体ペレット又は第１半導体ペレット
若しくは第４半導体ペレットの一表面に配置される外部
端子の占有面積に接続孔及び接続孔配線の占有面積を重
復し、接続孔及び接続孔配線を配置する領域に相当する
分、第２半導体ペレット又は第１半導体ペレット若しく
は第４半導体ペレットのサイズを縮小できるので、半導
体装置の小型化が図れる。
【００２６】上述した手段（５）によれば、前記作用効
果（４）の他に、以下の作用効果が得られる。 （Ａ）前記第１半導体ペレット又は第２半導体ペレット
の占有面積内にリードの一端側つまりリードの内部リー
ドを延在し、前記第１半導体ペレット又は第２半導体ペ
レットの外周囲において内部リードの引き伸しを減少で
きるので、内部リードの引き伸しの減少に相当する分、
封止体の占有面積を縮小し、半導体装置の小型化が図れ
る。
果（４）の他に、以下の作用効果が得られる。 （Ａ）前記第１半導体ペレット又は第２半導体ペレット
の占有面積内にリードの一端側つまりリードの内部リー
ドを延在し、前記第１半導体ペレット又は第２半導体ペ
レットの外周囲において内部リードの引き伸しを減少で
きるので、内部リードの引き伸しの減少に相当する分、
封止体の占有面積を縮小し、半導体装置の小型化が図れ
る。
【００２７】（Ｂ）前記作用効果（Ａ）に基づき、前記
内部リードのリード長を縮小でき、信号系リードの場
合、信号伝達速度を速くできるので、第１半導体ペレッ
ト又は第２半導体ペレットに搭載された回路システムの
回路動作速度の高速化が図れ、半導体装置の動作速度の
高速化が図れる。また、電源系リードの場合、電源の揺
れが発生する確率を低減でき、若しくは電源の揺れを迅
速に吸収できるので、第１半導体ペレット若しくは第２
半導体ペレットに搭載される回路システムの回路動作上
の信頼性を向上でき、半導体装置の動作信頼性を向上で
きる。また、電源系リードの場合、連続した回路動作間
の待機時間を短縮し、第１半導体ペレット若しくは第２
半導体ペレットに搭載される回路システムの回路動作速
度の高速化が図れるので、半導体装置の動作速度の高速
化が図れる。上述した手段（６）によれば、前記作用効
果（１）の作用効果（Ａ）乃至作用効果（Ｃ）の他に、
前記第１半導体ペレットの一表面に配置される複数個の
電源系外部端子又は前記第２半導体ペレットの裏面に配
置される複数個の電源系外部端子の夫々の配列方向に沿
って電源系リードが配置され、この電源系リードといず
れかの電源系外部端子の夫々との間においても最短距離
で電気的な接続が行えるので、電源の揺れが発生する確
率を低減でき、若しくは電源の揺れを迅速に吸収できる
ので、第１半導体ペレット、第２半導体ペレットの夫々
に搭載される回路システムの回路動作上の信頼性を向上
できる。また、電源の揺れを低減できるので、連続した
回路動作間の待機時間を短縮し、第１半導体ペレット、
第２半導体ペレットの夫々に搭載される回路システムの
回路動作速度の高速化が図れる。
内部リードのリード長を縮小でき、信号系リードの場
合、信号伝達速度を速くできるので、第１半導体ペレッ
ト又は第２半導体ペレットに搭載された回路システムの
回路動作速度の高速化が図れ、半導体装置の動作速度の
高速化が図れる。また、電源系リードの場合、電源の揺
れが発生する確率を低減でき、若しくは電源の揺れを迅
速に吸収できるので、第１半導体ペレット若しくは第２
半導体ペレットに搭載される回路システムの回路動作上
の信頼性を向上でき、半導体装置の動作信頼性を向上で
きる。また、電源系リードの場合、連続した回路動作間
の待機時間を短縮し、第１半導体ペレット若しくは第２
半導体ペレットに搭載される回路システムの回路動作速
度の高速化が図れるので、半導体装置の動作速度の高速
化が図れる。上述した手段（６）によれば、前記作用効
果（１）の作用効果（Ａ）乃至作用効果（Ｃ）の他に、
前記第１半導体ペレットの一表面に配置される複数個の
電源系外部端子又は前記第２半導体ペレットの裏面に配
置される複数個の電源系外部端子の夫々の配列方向に沿
って電源系リードが配置され、この電源系リードといず
れかの電源系外部端子の夫々との間においても最短距離
で電気的な接続が行えるので、電源の揺れが発生する確
率を低減でき、若しくは電源の揺れを迅速に吸収できる
ので、第１半導体ペレット、第２半導体ペレットの夫々
に搭載される回路システムの回路動作上の信頼性を向上
できる。また、電源の揺れを低減できるので、連続した
回路動作間の待機時間を短縮し、第１半導体ペレット、
第２半導体ペレットの夫々に搭載される回路システムの
回路動作速度の高速化が図れる。
【００２８】上述した手段（７）によれば、前記作用効
果（１）の作用効果（Ａ）乃至作用効果（Ｃ）の他に、
以下の作用効果が得られる。前記第１半導体ペレットと
第２半導体ペレットとの間に機械的な安定性を確保で
き、第１半導体ペレットの一表面の中央領域に配置され
る外部端子、第２半導体ペレットの裏面の中央領域に配
置される外部端子の夫々の電気的な接続部分にその電気
的な接続部分を中心とするモーメント等の外力の発生を
低減できるので、前記電気的な接続部分の損傷や破壊を
防止し、半導体装置の電気的信頼性や機械的信頼性を向
上できる。
果（１）の作用効果（Ａ）乃至作用効果（Ｃ）の他に、
以下の作用効果が得られる。前記第１半導体ペレットと
第２半導体ペレットとの間に機械的な安定性を確保で
き、第１半導体ペレットの一表面の中央領域に配置され
る外部端子、第２半導体ペレットの裏面の中央領域に配
置される外部端子の夫々の電気的な接続部分にその電気
的な接続部分を中心とするモーメント等の外力の発生を
低減できるので、前記電気的な接続部分の損傷や破壊を
防止し、半導体装置の電気的信頼性や機械的信頼性を向
上できる。
【００２９】上述した手段（８）によれば、以下の作用
効果が得られる。 （Ａ）前記封止体の内部において、複数本のリードのう
ち、一部の複数本のリードの夫々の配置位置に対して残
部の複数本のリードの夫々の配置位置を異なる平面と
し、前者に対して後者を重復した状態で引き回わせるの
で、前者又は後者のいずれかの本数のリードの引き回し
が減少でき、このリードの引き回しを減少した分、封止
体のサイズが縮小され、半導体装置の小型化が図れる。
この半導体装置の小型化は、配線基板に実装する際に実
装密度を向上できる。 （Ｂ）前記作用効果（Ａ）に基づき、前記リードの引き
回わし長さを全体的に短くでき、信号系リードの場合、
信号伝達速度を速くできるので、半導体ペレットに搭載
される回路システムの回路動作速度を速くし、半導体装
置の動作速度の高速化が図れる。電源系リードの場合、
電源の揺れが発生する確率を低減でき、若しくは電源の
揺れを迅速に吸収できるので、半導体ペレットに搭載さ
れる回路システムの回路動作上の信頼性を向上し、半導
体装置の動作信頼性を向上できる。また、電源系リード
の場合、連続した回路動作間の待機時間を短縮し、半導
体ペレットに搭載される回路システムの回路動作速度の
高速化が図れるので、半導体装置の動作速度の高速化が
図れる。以下、本発明の構成について、一表面にＤＲＡ
Ｍが搭載された半導体ペレットを複数個積層する樹脂封
止型半導体装置に本発明を適用した実施例とともに説明
する。
効果が得られる。 （Ａ）前記封止体の内部において、複数本のリードのう
ち、一部の複数本のリードの夫々の配置位置に対して残
部の複数本のリードの夫々の配置位置を異なる平面と
し、前者に対して後者を重復した状態で引き回わせるの
で、前者又は後者のいずれかの本数のリードの引き回し
が減少でき、このリードの引き回しを減少した分、封止
体のサイズが縮小され、半導体装置の小型化が図れる。
この半導体装置の小型化は、配線基板に実装する際に実
装密度を向上できる。 （Ｂ）前記作用効果（Ａ）に基づき、前記リードの引き
回わし長さを全体的に短くでき、信号系リードの場合、
信号伝達速度を速くできるので、半導体ペレットに搭載
される回路システムの回路動作速度を速くし、半導体装
置の動作速度の高速化が図れる。電源系リードの場合、
電源の揺れが発生する確率を低減でき、若しくは電源の
揺れを迅速に吸収できるので、半導体ペレットに搭載さ
れる回路システムの回路動作上の信頼性を向上し、半導
体装置の動作信頼性を向上できる。また、電源系リード
の場合、連続した回路動作間の待機時間を短縮し、半導
体ペレットに搭載される回路システムの回路動作速度の
高速化が図れるので、半導体装置の動作速度の高速化が
図れる。以下、本発明の構成について、一表面にＤＲＡ
Ｍが搭載された半導体ペレットを複数個積層する樹脂封
止型半導体装置に本発明を適用した実施例とともに説明
する。
【００３０】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
【００３１】
【実施例】（実 施 例 １）本実施例１は、ＤＲＡＭが
搭載された半導体ペレットを複数個積層したＳＯＪ（Ｓ
mall Ｏut-line Ｊ-bend Ｐackage）構造を採用する樹
脂封止型半導体装置に本発明を適用した、本発明の第１
実施例である。
搭載された半導体ペレットを複数個積層したＳＯＪ（Ｓ
mall Ｏut-line Ｊ-bend Ｐackage）構造を採用する樹
脂封止型半導体装置に本発明を適用した、本発明の第１
実施例である。
【００３２】本発明の実施例１であるＳＯＪ構造を採用
する樹脂封止型半導体装置の基本構造を図１（要部断面
図）に示す。
する樹脂封止型半導体装置の基本構造を図１（要部断面
図）に示す。
【００３３】図１に示すように、本実施例１のＳＯＪ構
造を採用する樹脂封止型半導体装置１は４個の半導体ペ
レット２Ａ乃至２Ｄが樹脂封止体６で封止される。４個
の半導体ペレット２Ａ乃至２Ｄの夫々の一表面（素子形
成面）２０にはいずれも実質的に同一のＤＲＡＭが搭載
される。本実施例１においてはこれに限定されないが、
半導体ペレット２Ａ乃至２Ｄの夫々は夫々１６〔Ｍbi
t〕×１６〔bit〕構成のＤＲＡＭが搭載される。つま
り、本実施例１の樹脂封止型半導体装置１は、４個の半
導体ペレット２Ａ乃至２Ｄを有するので、合計６４〔Ｍ
bit〕×１６〔bit〕構成のＤＲＡＭが搭載される。
造を採用する樹脂封止型半導体装置１は４個の半導体ペ
レット２Ａ乃至２Ｄが樹脂封止体６で封止される。４個
の半導体ペレット２Ａ乃至２Ｄの夫々の一表面（素子形
成面）２０にはいずれも実質的に同一のＤＲＡＭが搭載
される。本実施例１においてはこれに限定されないが、
半導体ペレット２Ａ乃至２Ｄの夫々は夫々１６〔Ｍbi
t〕×１６〔bit〕構成のＤＲＡＭが搭載される。つま
り、本実施例１の樹脂封止型半導体装置１は、４個の半
導体ペレット２Ａ乃至２Ｄを有するので、合計６４〔Ｍ
bit〕×１６〔bit〕構成のＤＲＡＭが搭載される。
【００３４】前記樹脂封止型半導体装置１の半導体ペレ
ット２Ａ乃至２Ｄの夫々は、夫々の一表面２０に搭載さ
れたＤＲＡＭが相互に重復し、夫々の厚さ方向が一致す
る状態で積層される。つまり、４個の半導体ペレット２
Ａ乃至２Ｄの夫々は、実質的に実装面（例えば、配線基
板の表面）の同一領域において、高さ方向に積み重ねら
れる。
ット２Ａ乃至２Ｄの夫々は、夫々の一表面２０に搭載さ
れたＤＲＡＭが相互に重復し、夫々の厚さ方向が一致す
る状態で積層される。つまり、４個の半導体ペレット２
Ａ乃至２Ｄの夫々は、実質的に実装面（例えば、配線基
板の表面）の同一領域において、高さ方向に積み重ねら
れる。
【００３５】前記半導体ペレット２Ａ乃至２Ｄの夫々
は、夫々の一表面２０が図１中上方に位置し（図１中、
一表面２０は太い実線で表示する）、夫々の一表面２０
と対向する裏面２１が図１中下方に位置する。すなわ
ち、半導体ペレット２Ａ乃至２Ｄの夫々は、夫々同一方
向に一表面２０が位置し、夫々実質的に同一のＤＲＡＭ
が搭載された１種類で構成される。つまり、本実施例１
の樹脂封止型半導体装置１は相互にミラー反転されたＤ
ＲＡＭで形成される２種類の半導体ペレット２を必要と
しない。
は、夫々の一表面２０が図１中上方に位置し（図１中、
一表面２０は太い実線で表示する）、夫々の一表面２０
と対向する裏面２１が図１中下方に位置する。すなわ
ち、半導体ペレット２Ａ乃至２Ｄの夫々は、夫々同一方
向に一表面２０が位置し、夫々実質的に同一のＤＲＡＭ
が搭載された１種類で構成される。つまり、本実施例１
の樹脂封止型半導体装置１は相互にミラー反転されたＤ
ＲＡＭで形成される２種類の半導体ペレット２を必要と
しない。
【００３６】半導体ペレット２Ａ乃至２Ｄのうち、半導
体ペレット２Ａ、２Ｂの夫々は、半導体ペレット２Ａの
一表面２０と半導体ペレット２Ｂの裏面２１とを向い合
わせ、半導体ペレット２Ａを下側、半導体ペレット２Ｂ
を上側として積層される。半導体ペレット２Ｃは、その
一表面２０と半導体ペレット２Ａの裏面２１とを向い合
わせ、半導体ペレット２Ｃを下側、半導体ペレット２Ａ
を上側として積層される。半導体ペレット２Ｄは、その
裏面２１と半導体ペレット２Ｂの一表面２０とを向い合
わせ、半導体ペレット２Ｂを下側、半導体ペレット２Ｄ
を上側として積層される。つまり、樹脂封止型半導体装
置１は、図１中、下側から上側に向って、半導体ペレッ
ト２Ｃ、２Ａ、２Ｂ、２Ｄの夫々が順次積層される。
体ペレット２Ａ、２Ｂの夫々は、半導体ペレット２Ａの
一表面２０と半導体ペレット２Ｂの裏面２１とを向い合
わせ、半導体ペレット２Ａを下側、半導体ペレット２Ｂ
を上側として積層される。半導体ペレット２Ｃは、その
一表面２０と半導体ペレット２Ａの裏面２１とを向い合
わせ、半導体ペレット２Ｃを下側、半導体ペレット２Ａ
を上側として積層される。半導体ペレット２Ｄは、その
裏面２１と半導体ペレット２Ｂの一表面２０とを向い合
わせ、半導体ペレット２Ｂを下側、半導体ペレット２Ｄ
を上側として積層される。つまり、樹脂封止型半導体装
置１は、図１中、下側から上側に向って、半導体ペレッ
ト２Ｃ、２Ａ、２Ｂ、２Ｄの夫々が順次積層される。
【００３７】前記図１及び図２（封止体の一部を取り除
いた平面図）に示すように、前記半導体ペレット２Ａの
一表面２０には複数個の外部端子２４（Ｆ：一表面２０
に配置された外部端子を表示する）が配置される。半導
体ペレット２Ａ以外の他の半導体ペレット２Ｂ乃至２Ｄ
の夫々は、図示しないが、半導体ペレット２Ａと実質的
に同一構造で構成される。半導体ペレット２Ａは、図２
（Ａ）（半導体ペレットの一表面側を示す平面図）に示
すように、平面形状が長方形で形成され、外部端子２４
（Ｆ）は、半導体ペレット２Ａの短辺と一致する方向に
おいてほぼ中央領域に配置され、長辺に沿って複数個配
列される。本実施例１の樹脂封止型半導体装置１は、こ
れに限定されないが、長辺に沿って２列に外部端子２４
が配列される。
いた平面図）に示すように、前記半導体ペレット２Ａの
一表面２０には複数個の外部端子２４（Ｆ：一表面２０
に配置された外部端子を表示する）が配置される。半導
体ペレット２Ａ以外の他の半導体ペレット２Ｂ乃至２Ｄ
の夫々は、図示しないが、半導体ペレット２Ａと実質的
に同一構造で構成される。半導体ペレット２Ａは、図２
（Ａ）（半導体ペレットの一表面側を示す平面図）に示
すように、平面形状が長方形で形成され、外部端子２４
（Ｆ）は、半導体ペレット２Ａの短辺と一致する方向に
おいてほぼ中央領域に配置され、長辺に沿って複数個配
列される。本実施例１の樹脂封止型半導体装置１は、こ
れに限定されないが、長辺に沿って２列に外部端子２４
が配列される。
【００３８】前記半導体ペレット２Ａの一表面２０に配
置された複数個の外部端子２４（Ｆ）のうち、信号が入
力若しくは出力される信号系外部端子２４Ｓは、信号系
内部リード３Ａの一端に電気的に接続される。信号とし
ては、アドレス系信号、入力情報系信号若しくは出力情
報系信号、回路動作制御系信号等が使用される。信号系
内部リード３Ａは半導体ペレット２Ａの対向する２個の
長辺の夫々にこの長辺に沿って２列に所定間隔で複数本
配列される。複数本の信号系内部リード３Ａの夫々の一
端側は、大半が半導体ペレット２Ａの長辺と交差し、半
導体ペレット２Ａの外周囲から中央領域まで、半導体ペ
レット２Ａの一表面２０上を延在する。
置された複数個の外部端子２４（Ｆ）のうち、信号が入
力若しくは出力される信号系外部端子２４Ｓは、信号系
内部リード３Ａの一端に電気的に接続される。信号とし
ては、アドレス系信号、入力情報系信号若しくは出力情
報系信号、回路動作制御系信号等が使用される。信号系
内部リード３Ａは半導体ペレット２Ａの対向する２個の
長辺の夫々にこの長辺に沿って２列に所定間隔で複数本
配列される。複数本の信号系内部リード３Ａの夫々の一
端側は、大半が半導体ペレット２Ａの長辺と交差し、半
導体ペレット２Ａの外周囲から中央領域まで、半導体ペ
レット２Ａの一表面２０上を延在する。
【００３９】半導体ペレット２Ａの一表面２０（詳細に
は、図５に示す最上層の表面被覆膜２３７）とその上を
延在する信号系内部リード３Ａとの間には絶縁体４が構
成される。絶縁体４は、例えばポリイミド系樹脂、エポ
キシ系樹脂等、絶縁性を有する樹脂を主体に構成され、
表面層に接着層を備えたものが使用される。
は、図５に示す最上層の表面被覆膜２３７）とその上を
延在する信号系内部リード３Ａとの間には絶縁体４が構
成される。絶縁体４は、例えばポリイミド系樹脂、エポ
キシ系樹脂等、絶縁性を有する樹脂を主体に構成され、
表面層に接着層を備えたものが使用される。
【００４０】前記半導体ペレット２Ａの一表面２０に配
置された複数個の外部端子２４（Ｆ）のうち、電源が供
給される電源系外部端子２４Ｖは、電源系内部リード
（バスバー配線とも呼ばれる）３Ｅに電気的に接続され
る。電源としては、半導体ペレット２Ａに搭載されたＤ
ＲＡＭの回路動作電源となる電源Ｖｃｃ例えば５
〔Ｖ〕、回路動作上接地電源となる電源Ｖｓｓ例えば０
〔Ｖ〕の夫々が使用される。電源系内部リード３Ｅは、
電源Ｖｃｃの供給及び電源Ｖｓｓの供給を目的として、
２本配置され、いずれも半導体ペレット２Ａの一表面２
０上に配置される。電源Ｖｃｃが供給される電源系内部
リード３Ｅは、図２（Ａ）中、半導体ペレット２Ａの下
方の長辺と交差する複数本の信号系内部リード３Ａの一
端の夫々と２列に複数個配列された外部端子２４のうち
の下列に配列された複数個の外部端子２４との間に配置
される。電源系内部リード３Ｅは、信号系内部リード３
Ａの配列方向、外部端子２４の配列方向の夫々に一致す
る方向（図２（Ａ）中、横方向）に延在する。同様に、
電源Ｖｓｓが供給される電源系内部リード３Ｅは、図２
（Ａ）中、半導体ペレット２Ａの上方の長辺と交差する
複数本の信号系内部リード３Ａの一端の夫々と２列に複
数個配列された外部端子２４のうちの上列に配列された
複数個の外部端子２４との間に配置される。電源系内部
リード３Ｅは、信号系内部リード３Ａの配列方向、外部
端子２４の配列方向の夫々に一致する方向、つまり電源
Ｖｃｃが供給される電源系内部リード３Ｅに平行に延在
する。
置された複数個の外部端子２４（Ｆ）のうち、電源が供
給される電源系外部端子２４Ｖは、電源系内部リード
（バスバー配線とも呼ばれる）３Ｅに電気的に接続され
る。電源としては、半導体ペレット２Ａに搭載されたＤ
ＲＡＭの回路動作電源となる電源Ｖｃｃ例えば５
〔Ｖ〕、回路動作上接地電源となる電源Ｖｓｓ例えば０
〔Ｖ〕の夫々が使用される。電源系内部リード３Ｅは、
電源Ｖｃｃの供給及び電源Ｖｓｓの供給を目的として、
２本配置され、いずれも半導体ペレット２Ａの一表面２
０上に配置される。電源Ｖｃｃが供給される電源系内部
リード３Ｅは、図２（Ａ）中、半導体ペレット２Ａの下
方の長辺と交差する複数本の信号系内部リード３Ａの一
端の夫々と２列に複数個配列された外部端子２４のうち
の下列に配列された複数個の外部端子２４との間に配置
される。電源系内部リード３Ｅは、信号系内部リード３
Ａの配列方向、外部端子２４の配列方向の夫々に一致す
る方向（図２（Ａ）中、横方向）に延在する。同様に、
電源Ｖｓｓが供給される電源系内部リード３Ｅは、図２
（Ａ）中、半導体ペレット２Ａの上方の長辺と交差する
複数本の信号系内部リード３Ａの一端の夫々と２列に複
数個配列された外部端子２４のうちの上列に配列された
複数個の外部端子２４との間に配置される。電源系内部
リード３Ｅは、信号系内部リード３Ａの配列方向、外部
端子２４の配列方向の夫々に一致する方向、つまり電源
Ｖｃｃが供給される電源系内部リード３Ｅに平行に延在
する。
【００４１】前記複数本の信号系内部リード３Ａの一端
の夫々には夫々信号系外部リード３Ｂの一端が電気的に
接続されかつ一体に構成される。同様に、電源系内部リ
ード３Ｅの両端の夫々には夫々電源系外部リード３Ｂの
一端が電気的に接続されかつ一体に構成される。これら
の信号系外部リード３Ｂの他端側、電源系外部リード３
Ｂの他端側の夫々は、図２（Ａ）に示すように、平面形
状が長方形で構成される樹脂封止体６の２個の対向する
長辺の夫々に突出し、夫々の長辺に沿って配列され、Ｊ
型形状に成型される。
の夫々には夫々信号系外部リード３Ｂの一端が電気的に
接続されかつ一体に構成される。同様に、電源系内部リ
ード３Ｅの両端の夫々には夫々電源系外部リード３Ｂの
一端が電気的に接続されかつ一体に構成される。これら
の信号系外部リード３Ｂの他端側、電源系外部リード３
Ｂの他端側の夫々は、図２（Ａ）に示すように、平面形
状が長方形で構成される樹脂封止体６の２個の対向する
長辺の夫々に突出し、夫々の長辺に沿って配列され、Ｊ
型形状に成型される。
【００４２】つまり、本実施例１のＳＯＪ構造を採用す
る樹脂封止型半導体装置１は、リード配列構造として２
方向リード配列構造（デュアルインライン構造）が採用
され、一部分に樹脂封止体６の内部構造として半導体ペ
レット２Ａの一表面２０上に内部リード３Ａを配置する
ＬＯＣ構造が採用される。
る樹脂封止型半導体装置１は、リード配列構造として２
方向リード配列構造（デュアルインライン構造）が採用
され、一部分に樹脂封止体６の内部構造として半導体ペ
レット２Ａの一表面２０上に内部リード３Ａを配置する
ＬＯＣ構造が採用される。
【００４３】前記樹脂封止型半導体装置１の外部リード
３Ｂは、標準規格に基づき、各端子に番号が付され、夫
々に伝達される信号や供給される電源が規定される。前
述のように、内部リード３Ａ、３Ｅの夫々は外部リード
３Ｂと一体に成型されるので、内部リード３Ａ、３Ｅの
夫々に伝達される信号や電源は外部リード３Ｂに伝達さ
れる信号や電源と同様である。
３Ｂは、標準規格に基づき、各端子に番号が付され、夫
々に伝達される信号や供給される電源が規定される。前
述のように、内部リード３Ａ、３Ｅの夫々は外部リード
３Ｂと一体に成型されるので、内部リード３Ａ、３Ｅの
夫々に伝達される信号や電源は外部リード３Ｂに伝達さ
れる信号や電源と同様である。
【００４４】これに限定されないが、本実施例１の樹脂
封止型半導体装置１は、図２（Ａ）に示すように、合計
４２本（４２ピン）の外部リード３Ｂが配列される。信
号系外部リード３Ｂは、アドレス系信号Ａ０〜Ａ１１、
入力情報系信号若しくは出力情報系信号Ｄ０〜Ｄ１５、
カラムアドレスストローブ信号ＣＥ０〜ＣＥ３、ロウア
ドレスストローブ信号ＲＥＢ、ライトイネーブル信号Ｗ
Ｂ、基板電位発生信号ＧＢのいずれかが伝達される。本
実施例１の樹脂封止型半導体装置１は４個の半導体ペレ
ット２Ａ乃至２Ｄを備えているので、４つのカラムアド
レスストローブ信号ＣＥ０〜ＣＥ３は４個の半導体ペレ
ット２Ａ乃至２Ｄのうちの１個を選択する（ＤＲＡＭを
動作状態とする）セレクト信号としても使用される。図
２（Ａ）中、信号系外部リード３Ｂに付けた符号ＮＣは
ノンコネクタピンつまり空端子である。また、電源系外
部リード３Ｂは、一方に電源Ｖｃｃが、他方に電源Ｖｓ
ｓが夫々供給される。
封止型半導体装置１は、図２（Ａ）に示すように、合計
４２本（４２ピン）の外部リード３Ｂが配列される。信
号系外部リード３Ｂは、アドレス系信号Ａ０〜Ａ１１、
入力情報系信号若しくは出力情報系信号Ｄ０〜Ｄ１５、
カラムアドレスストローブ信号ＣＥ０〜ＣＥ３、ロウア
ドレスストローブ信号ＲＥＢ、ライトイネーブル信号Ｗ
Ｂ、基板電位発生信号ＧＢのいずれかが伝達される。本
実施例１の樹脂封止型半導体装置１は４個の半導体ペレ
ット２Ａ乃至２Ｄを備えているので、４つのカラムアド
レスストローブ信号ＣＥ０〜ＣＥ３は４個の半導体ペレ
ット２Ａ乃至２Ｄのうちの１個を選択する（ＤＲＡＭを
動作状態とする）セレクト信号としても使用される。図
２（Ａ）中、信号系外部リード３Ｂに付けた符号ＮＣは
ノンコネクタピンつまり空端子である。また、電源系外
部リード３Ｂは、一方に電源Ｖｃｃが、他方に電源Ｖｓ
ｓが夫々供給される。
【００４５】前記内部リード３Ａ（３Ｅも含む）及び外
部リード３Ｂは、樹脂封止型半導体装置１の組立プロセ
スにおいて、リードフレームから切断されかつ成型され
ることにより形成される。前記リードフレームは一枚の
板状材料で構成され、このリードフレームは、プレス技
術に基づく打抜き加工又はエッチング技術に基づくエッ
チング加工により、内部リード３Ａ、外部リード３Ｂ等
の形状が形成される。
部リード３Ｂは、樹脂封止型半導体装置１の組立プロセ
スにおいて、リードフレームから切断されかつ成型され
ることにより形成される。前記リードフレームは一枚の
板状材料で構成され、このリードフレームは、プレス技
術に基づく打抜き加工又はエッチング技術に基づくエッ
チング加工により、内部リード３Ａ、外部リード３Ｂ等
の形状が形成される。
【００４６】前記リードフレームは、電気伝導性、熱伝
導性、機械的強度等に優れた例えば鉄−ニッケル（Ｆｅ
−Ｎｉ）合金（例えばＮｉの含有量は４２又は５０
〔％〕）で形成される。このリードフレームは例えば１
００〜２００〔μｍ〕の板厚で形成される。これに限定
されないが、リードフレームのうち、内部リード３Ａの
一端の表面つまりボンディング領域には、ボンダビリテ
ィの向上等を目的として例えば図示しないが銀（Ａｇ）
メッキ層が構成される。なお、リードフレームは、前記
Ｆｅ−Ｎｉ合金の他に、それに比べて電気伝導性、熱伝
導性等に優れたＣｕ又はＣｕ系合金で形成してもよい。
導性、機械的強度等に優れた例えば鉄−ニッケル（Ｆｅ
−Ｎｉ）合金（例えばＮｉの含有量は４２又は５０
〔％〕）で形成される。このリードフレームは例えば１
００〜２００〔μｍ〕の板厚で形成される。これに限定
されないが、リードフレームのうち、内部リード３Ａの
一端の表面つまりボンディング領域には、ボンダビリテ
ィの向上等を目的として例えば図示しないが銀（Ａｇ）
メッキ層が構成される。なお、リードフレームは、前記
Ｆｅ−Ｎｉ合金の他に、それに比べて電気伝導性、熱伝
導性等に優れたＣｕ又はＣｕ系合金で形成してもよい。
【００４７】前記半導体ペレット２Ａの複数個の信号系
外部端子２４Ｓの夫々と信号系内部リード３Ａの一端の
夫々との間の接続は個々にワイヤ５を通して電気的に接
続される。同様に、半導体ペレット２Ａの複数個の電源
系外部端子２４Ｖの夫々と電源系内部リード３Ｅとの間
は個々にワイヤ５を通して電気的に接続される。ワイヤ
５は、例えばＡｕワイヤが使用され、このボンディング
方法に限定はされないが、熱圧着に超音波振動を併用し
たボ−ル・ボンディング法でボンディングされる。ボ−
ル・ボンディング法は、ワイヤ５の半導体ペレット２Ａ
の外部端子２４にボンディングされる一端にボールを形
成するボンディング方法であり、ボンダビリティが向上
できる。なお、ワイヤ５は、Ａｕワイヤに変えて、Ｃｕ
ワイヤ、ＡＬワイヤ、金属性ワイヤの表面に絶縁性被膜
を形成した所謂被覆ワイヤ等を使用してもよい。
外部端子２４Ｓの夫々と信号系内部リード３Ａの一端の
夫々との間の接続は個々にワイヤ５を通して電気的に接
続される。同様に、半導体ペレット２Ａの複数個の電源
系外部端子２４Ｖの夫々と電源系内部リード３Ｅとの間
は個々にワイヤ５を通して電気的に接続される。ワイヤ
５は、例えばＡｕワイヤが使用され、このボンディング
方法に限定はされないが、熱圧着に超音波振動を併用し
たボ−ル・ボンディング法でボンディングされる。ボ−
ル・ボンディング法は、ワイヤ５の半導体ペレット２Ａ
の外部端子２４にボンディングされる一端にボールを形
成するボンディング方法であり、ボンダビリティが向上
できる。なお、ワイヤ５は、Ａｕワイヤに変えて、Ｃｕ
ワイヤ、ＡＬワイヤ、金属性ワイヤの表面に絶縁性被膜
を形成した所謂被覆ワイヤ等を使用してもよい。
【００４８】前記半導体ペレット２Ａは図３（ＤＲＡＭ
の平面レイアウト図）に示すように一表面２０に１６
〔Ｍbit 〕の大記憶容量を有するＤＲＡＭが搭載される
（他の半導体ペレット２Ｂ乃至２Ｄについては同様の構
成なので説明は省略する）。
の平面レイアウト図）に示すように一表面２０に１６
〔Ｍbit 〕の大記憶容量を有するＤＲＡＭが搭載される
（他の半導体ペレット２Ｂ乃至２Ｄについては同様の構
成なので説明は省略する）。
【００４９】図３に示す半導体ペレット２Ａの一表面２
０に搭載されたＤＲＡＭはフォールデットビットライン
方式（２交点方式）で構成される。ＤＲＡＭは半導体ペ
レット２Ａの一表面２０のほぼ全面にメモリセルアレイ
（メモリセルマット）２０１を配置する。このメモリセ
ルアレイ２０１は６４個に細分化され配置される。細分
化された１つのメモリセルアレイ２０１は２５６〔Ｋbi
t 〕の容量で構成される。前記６４個に細分化されたメ
モリセルアレイ２０１は、図３中、半導体ペレット２Ａ
の左上の１６個、右上の１６個、左下の１６個、右下の
１６個を夫々１つのブロックとし、１６個毎に集結され
た合計４個のブロックを構成する。
０に搭載されたＤＲＡＭはフォールデットビットライン
方式（２交点方式）で構成される。ＤＲＡＭは半導体ペ
レット２Ａの一表面２０のほぼ全面にメモリセルアレイ
（メモリセルマット）２０１を配置する。このメモリセ
ルアレイ２０１は６４個に細分化され配置される。細分
化された１つのメモリセルアレイ２０１は２５６〔Ｋbi
t 〕の容量で構成される。前記６４個に細分化されたメ
モリセルアレイ２０１は、図３中、半導体ペレット２Ａ
の左上の１６個、右上の１６個、左下の１６個、右下の
１６個を夫々１つのブロックとし、１６個毎に集結され
た合計４個のブロックを構成する。
【００５０】前記６４個に細分化されたメモリセルアレ
イ２０１のうち、図２（Ａ）中、横方向において（Ｙ方
向において）隣接する２個のメモリセルアレイ２０１間
にはセンスアンプ回路２０２が配置される。また、６４
個に細分化されたメモリセルアレイ２０１の夫々の半導
体ペレット２Ａの中央領域側には直接系周辺回路である
ロウアドレスデコーダ回路（ＸＤＥＣ）２０５及びワー
ドドライバ回路２０４が配置される。
イ２０１のうち、図２（Ａ）中、横方向において（Ｙ方
向において）隣接する２個のメモリセルアレイ２０１間
にはセンスアンプ回路２０２が配置される。また、６４
個に細分化されたメモリセルアレイ２０１の夫々の半導
体ペレット２Ａの中央領域側には直接系周辺回路である
ロウアドレスデコーダ回路（ＸＤＥＣ）２０５及びワー
ドドライバ回路２０４が配置される。
【００５１】前記４個のブロックのうち、左上、右上の
夫々のブロック間には直接系周辺回路及び間接系周辺回
路が配置される。直接系周辺回路としてはカラムアドレ
スデコーダ回路（ＹＤＥＣ）２０３が配置される。間接
系周辺回路としてはＲＥＢ系回路２０９、ＷＢ系回路２
１０、出力バッファ系回路２１１、Ｘ系アドレスバッフ
ァ回路２０８、Ｘ系冗長回路２０７、Ｘ系アドレスドラ
イバ回路２０６、電源Ｖｃｃ用リミッタ回路２１２等が
配置される。前記４個のブロックのうち、左下、右下の
夫々のブロック間には同様に直接系周辺回路及び間接系
周辺回路が配置される。直接系周辺回路としてはカラム
アドレスデコーダ回路（ＹＤＥＣ）２０３が配置され
る。間接系周辺回路としてはテスト機能系回路２１６、
ＣＥ系回路２１７、Ｙ系アドレスバッファ回路２１５、
Ｙ系冗長回路２１４、Ｙ系アドレスドライバ回路２１
３、電源ＶＤＬ用リミッタ回路２１８等が配置される。
これらの直接系周辺回路、間接系周辺回路の夫々は基本
的に相補型ＭＩＳＦＥＴを主体とする半導体素子で構成
される。また、直接系周辺回路、間接系周辺回路の夫々
は、バイポーラトランジスタを主体とする半導体素子若
しくは相補型ＭＩＳＦＥＴとバイポーラトランジスタと
を組み合わせた半導体素子を主体として構成される。
夫々のブロック間には直接系周辺回路及び間接系周辺回
路が配置される。直接系周辺回路としてはカラムアドレ
スデコーダ回路（ＹＤＥＣ）２０３が配置される。間接
系周辺回路としてはＲＥＢ系回路２０９、ＷＢ系回路２
１０、出力バッファ系回路２１１、Ｘ系アドレスバッフ
ァ回路２０８、Ｘ系冗長回路２０７、Ｘ系アドレスドラ
イバ回路２０６、電源Ｖｃｃ用リミッタ回路２１２等が
配置される。前記４個のブロックのうち、左下、右下の
夫々のブロック間には同様に直接系周辺回路及び間接系
周辺回路が配置される。直接系周辺回路としてはカラム
アドレスデコーダ回路（ＹＤＥＣ）２０３が配置され
る。間接系周辺回路としてはテスト機能系回路２１６、
ＣＥ系回路２１７、Ｙ系アドレスバッファ回路２１５、
Ｙ系冗長回路２１４、Ｙ系アドレスドライバ回路２１
３、電源ＶＤＬ用リミッタ回路２１８等が配置される。
これらの直接系周辺回路、間接系周辺回路の夫々は基本
的に相補型ＭＩＳＦＥＴを主体とする半導体素子で構成
される。また、直接系周辺回路、間接系周辺回路の夫々
は、バイポーラトランジスタを主体とする半導体素子若
しくは相補型ＭＩＳＦＥＴとバイポーラトランジスタと
を組み合わせた半導体素子を主体として構成される。
【００５２】前記４個のブロックのうち、左上、左下の
夫々のブロック間、及び右上、右下の夫々のブロック間
には間接系周辺回路としてのメインアンプ回路２１９が
配置される。また、４個のブロックのうち、左上、左下
の夫々のブロック間には間接系周辺回路としてのＶＣＨ
系回路２２０、基板電位発生回路（ＶBBジェネレータ回
路）２２１の夫々が配置される。
夫々のブロック間、及び右上、右下の夫々のブロック間
には間接系周辺回路としてのメインアンプ回路２１９が
配置される。また、４個のブロックのうち、左上、左下
の夫々のブロック間には間接系周辺回路としてのＶＣＨ
系回路２２０、基板電位発生回路（ＶBBジェネレータ回
路）２２１の夫々が配置される。
【００５３】前記４個のブロックのうち、左上、左下の
夫々のブロック間、及び右上、右下の夫々のブロック間
には前述の複数個の信号系外部端子２４Ｓ（図３中、□
印で表わす）、複数個の電源系外部端子２４Ｖ（図３
中、■印で表わす）の夫々を含む複数個の外部端子２４
が配列される。本実施例１の樹脂封止型半導体装置１は
一部分にＬＯＣ構造が採用され、半導体ペレット２Ａの
一表面２０の中央領域まで複数本の信号系内部リード３
Ａの一端側が引き回わされているので、外部端子２４は
前述のように半導体ペレット２Ａの一表面２０の中央領
域に集中的に配列される。
夫々のブロック間、及び右上、右下の夫々のブロック間
には前述の複数個の信号系外部端子２４Ｓ（図３中、□
印で表わす）、複数個の電源系外部端子２４Ｖ（図３
中、■印で表わす）の夫々を含む複数個の外部端子２４
が配列される。本実施例１の樹脂封止型半導体装置１は
一部分にＬＯＣ構造が採用され、半導体ペレット２Ａの
一表面２０の中央領域まで複数本の信号系内部リード３
Ａの一端側が引き回わされているので、外部端子２４は
前述のように半導体ペレット２Ａの一表面２０の中央領
域に集中的に配列される。
【００５４】前記６４個に細分化されたメモリセルアレ
イ２０１の夫々には相補性データ線とワード線との交差
部において１〔bit 〕の情報を記憶保持するメモリセル
が配置され、このメモリセルは行列状に複数配置され
る。メモリセルはメモリセル選択用ＭＩＳＦＥＴと情報
蓄積用容量素子との直列回路で構成される。なお、本実
施例１のＤＲＡＭはメモリセルアレイ２０１内に配置さ
れたメモリセルの回路動作は降圧電圧例えば３〜３.３
〔Ｖ〕で行われる。
イ２０１の夫々には相補性データ線とワード線との交差
部において１〔bit 〕の情報を記憶保持するメモリセル
が配置され、このメモリセルは行列状に複数配置され
る。メモリセルはメモリセル選択用ＭＩＳＦＥＴと情報
蓄積用容量素子との直列回路で構成される。なお、本実
施例１のＤＲＡＭはメモリセルアレイ２０１内に配置さ
れたメモリセルの回路動作は降圧電圧例えば３〜３.３
〔Ｖ〕で行われる。
【００５５】前記半導体ペレット２Ａは、図５（要部拡
大断面図）に示すように、単結晶珪素からなる半導体基
板２３０を主体に構成される。この半導体基板２３０の
主面、図５中、上側の表面は半導体ペレット２Ａの一表
面２０に相当し、ＤＲＡＭが搭載される。
大断面図）に示すように、単結晶珪素からなる半導体基
板２３０を主体に構成される。この半導体基板２３０の
主面、図５中、上側の表面は半導体ペレット２Ａの一表
面２０に相当し、ＤＲＡＭが搭載される。
【００５６】前記半導体基板２３０の主面には、素子分
離絶縁膜２３１で周囲を規定された活性領域内に、図示
しない半導体素子（例えば、ＭＩＳＦＥＴ）が構成され
る。半導体基板２３０の主面上には複数層の導電層が層
間絶縁膜（各層の導電層の間に形成される層間絶縁膜や
最終保護膜を総称して符号２３４で表示する。以下、同
様。）２３４を介在して配置される。本実施例のＤＲＡ
Ｍは、この構造に限定されないが、４層構造のゲート配
線２３２及び２層構造の金属配線２３３を有する、合計
６層配線構造で構成される。
離絶縁膜２３１で周囲を規定された活性領域内に、図示
しない半導体素子（例えば、ＭＩＳＦＥＴ）が構成され
る。半導体基板２３０の主面上には複数層の導電層が層
間絶縁膜（各層の導電層の間に形成される層間絶縁膜や
最終保護膜を総称して符号２３４で表示する。以下、同
様。）２３４を介在して配置される。本実施例のＤＲＡ
Ｍは、この構造に限定されないが、４層構造のゲート配
線２３２及び２層構造の金属配線２３３を有する、合計
６層配線構造で構成される。
【００５７】前記４層構造のゲート配線２３２のうち、
最下層の第１層目のゲート配線は例えば多結晶珪素膜及
びその上層に積層された高融点金属珪化（例えば、ＷＳ
ｉ2）膜で構成される。第１層目のゲート配線はメモリ
セルのメモリセル選択用ＭＩＳＦＥＴのゲート電極、ワ
ード線、周辺回路のＭＩＳＦＥＥＴのゲート電極等を構
成する。第２層目のゲート配線は例えば多結晶珪素膜で
構成される。第２層目のゲート配線は主にメモリセルの
情報蓄積用容量素子の下層電極を構成する。この情報蓄
積用容量素子は下層電極上に誘電体膜を介在して上層電
極（共通プレート電極）が積層される積層構造（スタッ
クド構造）で構成される。第３層目のゲート配線は例え
ば多結晶珪素膜で構成される。第３層目のゲート配線は
前記情報蓄積用容量素子の上層電極を構成する。最上層
の第４層目のゲート配線は例えば高融点金属珪化（例え
ば、ＷＳｉ2 ）膜で構成される。第４層目のゲート配線
は主に相補性データ線を構成する。前記４層構造のゲー
ト配線２３２のうち、最下層の第１層目のゲート配線を
除き、第２層目のゲート配線から最上層の第４層目のゲ
ート配線までは、主にメモリセルアレイ２０１において
構成される。
最下層の第１層目のゲート配線は例えば多結晶珪素膜及
びその上層に積層された高融点金属珪化（例えば、ＷＳ
ｉ2）膜で構成される。第１層目のゲート配線はメモリ
セルのメモリセル選択用ＭＩＳＦＥＴのゲート電極、ワ
ード線、周辺回路のＭＩＳＦＥＥＴのゲート電極等を構
成する。第２層目のゲート配線は例えば多結晶珪素膜で
構成される。第２層目のゲート配線は主にメモリセルの
情報蓄積用容量素子の下層電極を構成する。この情報蓄
積用容量素子は下層電極上に誘電体膜を介在して上層電
極（共通プレート電極）が積層される積層構造（スタッ
クド構造）で構成される。第３層目のゲート配線は例え
ば多結晶珪素膜で構成される。第３層目のゲート配線は
前記情報蓄積用容量素子の上層電極を構成する。最上層
の第４層目のゲート配線は例えば高融点金属珪化（例え
ば、ＷＳｉ2 ）膜で構成される。第４層目のゲート配線
は主に相補性データ線を構成する。前記４層構造のゲー
ト配線２３２のうち、最下層の第１層目のゲート配線を
除き、第２層目のゲート配線から最上層の第４層目のゲ
ート配線までは、主にメモリセルアレイ２０１において
構成される。
【００５８】前記２層構造の金属配線２３３のうち、下
層の第１層目の金属配線は例えば高融点金属（例えば、
Ｗ）膜で構成される。第１層目の金属配線は、メモリセ
ルアレイ２０１の領域においては主にセレクト信号線
（ＹＳＬ系信号線）として構成され、周辺回路の領域に
おいては半導体素子間、回路間等の相互の結線用配線と
して使用される。最上層の第２層目の金属配線は例えば
アルミニウム合金膜を主体とする積層膜で構成される。
この積層膜は、例えば、アルミニウム合金膜の下層にバ
リアメタル膜としてのＴｉＷ膜が、上層にアルミニウム
ヒルロック防止膜や反射防止膜としてのＴｉＷ膜が夫々
含まれる。第２層目の金属配線は、メモリセルアレイ２
０１の領域においては主にシャント用ワード線として構
成され、周辺回路の領域においては半導体素子間、回路
間等の相互の結線用配線として使用される。また、第２
層目の金属配線は、最上層に形成され、本来の外部端子
（ボンディングパッドＢＰ）を構成する。本実施例１の
ＤＲＡＭは、最上層の第２層目の金属配線の上層にさら
に外部端子２４及び下地金属膜２３５としての金属層が
構成され、半導体ペレット２Ａとしては外部端子２４及
び下地金属膜２３５が最上層となる。
層の第１層目の金属配線は例えば高融点金属（例えば、
Ｗ）膜で構成される。第１層目の金属配線は、メモリセ
ルアレイ２０１の領域においては主にセレクト信号線
（ＹＳＬ系信号線）として構成され、周辺回路の領域に
おいては半導体素子間、回路間等の相互の結線用配線と
して使用される。最上層の第２層目の金属配線は例えば
アルミニウム合金膜を主体とする積層膜で構成される。
この積層膜は、例えば、アルミニウム合金膜の下層にバ
リアメタル膜としてのＴｉＷ膜が、上層にアルミニウム
ヒルロック防止膜や反射防止膜としてのＴｉＷ膜が夫々
含まれる。第２層目の金属配線は、メモリセルアレイ２
０１の領域においては主にシャント用ワード線として構
成され、周辺回路の領域においては半導体素子間、回路
間等の相互の結線用配線として使用される。また、第２
層目の金属配線は、最上層に形成され、本来の外部端子
（ボンディングパッドＢＰ）を構成する。本実施例１の
ＤＲＡＭは、最上層の第２層目の金属配線の上層にさら
に外部端子２４及び下地金属膜２３５としての金属層が
構成され、半導体ペレット２Ａとしては外部端子２４及
び下地金属膜２３５が最上層となる。
【００５９】前記２層構造の金属配線２３３のうち、最
上層の第２層目の金属配線で構成される外部端子（Ｂ
Ｐ）は、層間絶縁膜（実際には最終保護膜）２３４に形
成されたボンディング開口２３４Ｈを通して、半導体ペ
レット２Ａの一表面２０に配置された外部端子２４
（Ｆ）に電気的に接続される。例えば、ボンディング開
口２３４Ｈは開口形状がほぼ正方形状で形成される場
合、このボンディング開口２３４Ｈの開口の一辺が１０
０〔μｍ〕程度の寸法で構成される。外部端子２４
（Ｆ）は、少なくともボンディング開口２３４Ｈに対し
て（実際には表面被覆膜２３７に形成された開口２３７
Ｈに比べて）製造プロセスにおけるマスク合せずれ量に
相当する分、大きい寸法例えば一辺が１２０〜１３０
〔μｍ〕程度の寸法で構成される。前記ボンディング開
口２３４Ｈ（又は及び開口２３７Ｈ）は、開口の角部分
での外部端子２４（Ｆ）に基づく応力集中を低減する目
的で、開口形状を六角形状、八角形状等の多角形状に若
しくは円形状に構成してもよい。外部端子２４（Ｆ）
は、比抵抗値が小さく、ステップカバレッジが高く、製
造プロセスでの性質の安定性が高い等の要件を備えた、
例えば高融点金属（例えばＷ）膜で構成される。
上層の第２層目の金属配線で構成される外部端子（Ｂ
Ｐ）は、層間絶縁膜（実際には最終保護膜）２３４に形
成されたボンディング開口２３４Ｈを通して、半導体ペ
レット２Ａの一表面２０に配置された外部端子２４
（Ｆ）に電気的に接続される。例えば、ボンディング開
口２３４Ｈは開口形状がほぼ正方形状で形成される場
合、このボンディング開口２３４Ｈの開口の一辺が１０
０〔μｍ〕程度の寸法で構成される。外部端子２４
（Ｆ）は、少なくともボンディング開口２３４Ｈに対し
て（実際には表面被覆膜２３７に形成された開口２３７
Ｈに比べて）製造プロセスにおけるマスク合せずれ量に
相当する分、大きい寸法例えば一辺が１２０〜１３０
〔μｍ〕程度の寸法で構成される。前記ボンディング開
口２３４Ｈ（又は及び開口２３７Ｈ）は、開口の角部分
での外部端子２４（Ｆ）に基づく応力集中を低減する目
的で、開口形状を六角形状、八角形状等の多角形状に若
しくは円形状に構成してもよい。外部端子２４（Ｆ）
は、比抵抗値が小さく、ステップカバレッジが高く、製
造プロセスでの性質の安定性が高い等の要件を備えた、
例えば高融点金属（例えばＷ）膜で構成される。
【００６０】前記外部端子２４（Ｆ）の表面上には下地
金属膜２３５が構成される。下地金属膜２３５は主に外
部端子２４（Ｆ）とその表面に電気的かつ機械的に接続
される半田電極２５との接着性（濡れ性若しくはボンダ
ビリティ）を向上する目的で構成される。半田電極２５
は、例えば、下層から上層に向ってＣｒ膜、Ｃｕ膜、Ａ
ｕ膜の夫々を順次積層した積層膜で構成される。
金属膜２３５が構成される。下地金属膜２３５は主に外
部端子２４（Ｆ）とその表面に電気的かつ機械的に接続
される半田電極２５との接着性（濡れ性若しくはボンダ
ビリティ）を向上する目的で構成される。半田電極２５
は、例えば、下層から上層に向ってＣｒ膜、Ｃｕ膜、Ａ
ｕ膜の夫々を順次積層した積層膜で構成される。
【００６１】この外部端子２４（Ｆ）は、層間絶縁膜２
３４特にその最終保護膜の上層に表面被覆膜２３７を介
在して配置される。この表面被覆膜２３７は、後述する
が、半導体ペレット２Ａつまり半導体基板２３０の一表
面２０と対向する裏面（図５中、下側）２１上等にも構
成される。表面被覆膜２３７は、例えば酸化珪素膜若し
くは窒化珪素膜又はそのいずれかを含む積層膜つまり絶
縁性を有し、主に外部端子２４（Ｆ）等を他の導電性領
域から絶縁分離する目的で構成される。
３４特にその最終保護膜の上層に表面被覆膜２３７を介
在して配置される。この表面被覆膜２３７は、後述する
が、半導体ペレット２Ａつまり半導体基板２３０の一表
面２０と対向する裏面（図５中、下側）２１上等にも構
成される。表面被覆膜２３７は、例えば酸化珪素膜若し
くは窒化珪素膜又はそのいずれかを含む積層膜つまり絶
縁性を有し、主に外部端子２４（Ｆ）等を他の導電性領
域から絶縁分離する目的で構成される。
【００６２】前記外部端子２４（Ｆ）は、ボンディング
開口２３４Ｈのほぼ上層、つまり本来の外部端子（Ｂ
Ｐ）２３３のほぼ上層であって、この外部端子（ＢＰ）
２３３が配置された領域とほぼ同一の領域に配置され
る。外部端子２４（Ｆ）は、表面被覆膜２３７の表面上
での引き回わしを最小限に抑え、信号伝達経路の短縮
化、又は電源経路の短縮化を目的として構成される。
開口２３４Ｈのほぼ上層、つまり本来の外部端子（Ｂ
Ｐ）２３３のほぼ上層であって、この外部端子（ＢＰ）
２３３が配置された領域とほぼ同一の領域に配置され
る。外部端子２４（Ｆ）は、表面被覆膜２３７の表面上
での引き回わしを最小限に抑え、信号伝達経路の短縮
化、又は電源経路の短縮化を目的として構成される。
【００６３】前記外部端子２４（Ｆ）は、同図５及び前
記図１に示すように、ワイヤ５の一端のボール部と電気
的に接続される。
記図１に示すように、ワイヤ５の一端のボール部と電気
的に接続される。
【００６４】前記半導体ペレット２Ａの一表面２０に配
置された外部端子２４（Ｆ）と実質的に同一領域におい
て、この半導体ペレット２Ａの裏面２１つまり半導体基
板２３０の裏面には外部端子２４（ＵＦ：裏面２１に配
置された外部端子を表示する）が配置される。この外部
端子２４（ＵＦ）は、半導体ペレット２Ａの一表面２０
から裏面２１に通じる基板貫通孔（接続孔）２２内に形
成された接続孔配線２３を通して、一表面２０に配置さ
れる外部端子２４（Ｆ）に電気的に接続される。つま
り、半導体ペレット２Ａの一表面２０に配置された外部
端子２４（Ｆ）、この外部端子２４（Ｆ）が配置された
領域と実質的に同一領域において裏面２１に配置された
外部端子２４（ＵＦ）の夫々は、接続孔配線２３を対し
て電気的に短絡され、同一信号が伝達され又は同一電源
が供給される。裏面２１に配置された外部端子２４（Ｕ
Ｆ）は、本実施例１においては一表面２０に配置された
外部端子２４（Ｆ）、接続孔配線２３の夫々と同一材料
で形成され、一体に構成されかつ同一製造プロセスで形
成される。
置された外部端子２４（Ｆ）と実質的に同一領域におい
て、この半導体ペレット２Ａの裏面２１つまり半導体基
板２３０の裏面には外部端子２４（ＵＦ：裏面２１に配
置された外部端子を表示する）が配置される。この外部
端子２４（ＵＦ）は、半導体ペレット２Ａの一表面２０
から裏面２１に通じる基板貫通孔（接続孔）２２内に形
成された接続孔配線２３を通して、一表面２０に配置さ
れる外部端子２４（Ｆ）に電気的に接続される。つま
り、半導体ペレット２Ａの一表面２０に配置された外部
端子２４（Ｆ）、この外部端子２４（Ｆ）が配置された
領域と実質的に同一領域において裏面２１に配置された
外部端子２４（ＵＦ）の夫々は、接続孔配線２３を対し
て電気的に短絡され、同一信号が伝達され又は同一電源
が供給される。裏面２１に配置された外部端子２４（Ｕ
Ｆ）は、本実施例１においては一表面２０に配置された
外部端子２４（Ｆ）、接続孔配線２３の夫々と同一材料
で形成され、一体に構成されかつ同一製造プロセスで形
成される。
【００６５】裏面２１に配置された外部端子２４（Ｕ
Ｆ）は、同図５に示すように、半導体基板２３０の裏面
２１に形成された凹部２３６の表面上に形成される。こ
の凹部２３６は、主に、基板貫通孔２２が配置される領
域において半導体基板２３０の裏面２１に形成され、こ
の半導体基板２３０の厚さを減少し、基板貫通孔２２の
長さ（深さ）を短縮する目的で構成される。基板貫通孔
２２の長さの短縮は、製造プロセスにおいて、基板貫通
孔２２の加工を容易にでき、又接続孔配線２３の断線不
良を低減できる。
Ｆ）は、同図５に示すように、半導体基板２３０の裏面
２１に形成された凹部２３６の表面上に形成される。こ
の凹部２３６は、主に、基板貫通孔２２が配置される領
域において半導体基板２３０の裏面２１に形成され、こ
の半導体基板２３０の厚さを減少し、基板貫通孔２２の
長さ（深さ）を短縮する目的で構成される。基板貫通孔
２２の長さの短縮は、製造プロセスにおいて、基板貫通
孔２２の加工を容易にでき、又接続孔配線２３の断線不
良を低減できる。
【００６６】前記裏面２１に配置された外部端子２４
（ＵＦ）と半導体基板２３０との間、基板貫通孔２２に
おいて半導体基板２３０と接続孔配線２３との間の夫々
は表面被覆膜２３７を介在して電気的に分離される。
（ＵＦ）と半導体基板２３０との間、基板貫通孔２２に
おいて半導体基板２３０と接続孔配線２３との間の夫々
は表面被覆膜２３７を介在して電気的に分離される。
【００６７】また、裏面２１に配置された外部端子２４
（ＵＦ）の表面上（図５中、下面）には下地金属膜２３
５が構成される。この下地金属膜２３５は一表面２０に
配置された外部端子２４（Ｆ）の表面上に構成された下
地金属膜２３５と同一のもので構成される。この外部端
子２４（ＵＦ）の表面上には、同図５及び前記図１に示
すように、半田電極（又は突起電極若しくはＣＣＢ電
極）２５が構成される。半田電極２５は、半導体ペレッ
ト２Ａの裏面２１に配置された外部端子２４（ＵＦ）、
半導体ペレット２Ａの下層に積層される半導体ペレット
２Ｃの一表面２０に配置される外部端子２４（Ｆ）の夫
々を電気的かつ機械的に接続する。つまり、半田電極２
５は、結果的に、半導体ペレット２Ａの一表面２０に搭
載されたＤＲＡＭ、半導体ペレット２Ｃの一表面２０に
搭載されたＤＲＡＭの夫々の信号系端子間や電源系端子
を電気的に接続する。
（ＵＦ）の表面上（図５中、下面）には下地金属膜２３
５が構成される。この下地金属膜２３５は一表面２０に
配置された外部端子２４（Ｆ）の表面上に構成された下
地金属膜２３５と同一のもので構成される。この外部端
子２４（ＵＦ）の表面上には、同図５及び前記図１に示
すように、半田電極（又は突起電極若しくはＣＣＢ電
極）２５が構成される。半田電極２５は、半導体ペレッ
ト２Ａの裏面２１に配置された外部端子２４（ＵＦ）、
半導体ペレット２Ａの下層に積層される半導体ペレット
２Ｃの一表面２０に配置される外部端子２４（Ｆ）の夫
々を電気的かつ機械的に接続する。つまり、半田電極２
５は、結果的に、半導体ペレット２Ａの一表面２０に搭
載されたＤＲＡＭ、半導体ペレット２Ｃの一表面２０に
搭載されたＤＲＡＭの夫々の信号系端子間や電源系端子
を電気的に接続する。
【００６８】前記半田電極２５は、半導体ペレット２Ａ
の製造プロセスつまり所謂ウエーハプロセスの終了時、
半田電極２５が存在してもしなくてもいずれの場合でも
よいが、少なくとも樹脂封止型半導体装置１の組立プロ
セスにおいて半導体ペレット２Ａ乃至２Ｄが積層された
時点では存在する。半田電極２５は例えばＰｂ−Ｓｎ系
半田で構成される。
の製造プロセスつまり所謂ウエーハプロセスの終了時、
半田電極２５が存在してもしなくてもいずれの場合でも
よいが、少なくとも樹脂封止型半導体装置１の組立プロ
セスにおいて半導体ペレット２Ａ乃至２Ｄが積層された
時点では存在する。半田電極２５は例えばＰｂ−Ｓｎ系
半田で構成される。
【００６９】前記半導体ペレット２Ａの一表面２０にお
いて、外部端子２４（Ｆ）が配置された領域以外の領域
に、図５に示すように（図３には配置位置を表示するた
めに便宜的にダミー半田層２５Ｄを示す）、ダミー外部
端子２４Ｄが配置される。なお、半導体ペレット２Ｃ、
２Ｂの夫々において、前記図１に示すように、一表面２
０に配置されたダミー外部端子２４Ｄの表面上には半導
体ペレット２Ａ、２Ｄの夫々の裏面２１に配置されたダ
ミー半田層２５Ｄが配置される。
いて、外部端子２４（Ｆ）が配置された領域以外の領域
に、図５に示すように（図３には配置位置を表示するた
めに便宜的にダミー半田層２５Ｄを示す）、ダミー外部
端子２４Ｄが配置される。なお、半導体ペレット２Ｃ、
２Ｂの夫々において、前記図１に示すように、一表面２
０に配置されたダミー外部端子２４Ｄの表面上には半導
体ペレット２Ａ、２Ｄの夫々の裏面２１に配置されたダ
ミー半田層２５Ｄが配置される。
【００７０】ダミー外部端子２４Ｄは、半導体ペレット
２Ａの一表面２０に搭載されたＤＲＡＭには電気的に接
続されておらず、主に、ダミー半田層２５Ｄとともに、
半導体ペレット２Ａ、２Ｃの夫々を積層した際の機械的
な安定性を確保する目的で構成される。図３及び図５に
示すように、本実施例１において、半導体ペレット２Ａ
の一表面２０に搭載されるＤＲＡＭは、前述のように、
樹脂封止型半導体装置１の一部にＬＯＣ構造が採用さ
れ、半導体ペレット２Ａの一表面２０の中央領域に外部
端子２４（Ｆ）が集中的に配列され、同様に裏面２１の
中央領域に外部端子２４（ＵＦ）が集中的に配列され
る。この結果、半導体ペレット２Ａ、２Ｃの電気的及び
機械的な接続領域（主に、半田電極２５の部分）におい
て、この接続領域にそれを中心とするモーメントが発生
する。このモーメントの発生は半田電極２５の損傷や破
壊（例えば、断線不良）を誘発する。前記ダミー外部端
子２４Ｄ及びダミー半田層２５Ｄは、前述の接続領域に
発生するモーメント等の外力が加わることを防止でき
る。
２Ａの一表面２０に搭載されたＤＲＡＭには電気的に接
続されておらず、主に、ダミー半田層２５Ｄとともに、
半導体ペレット２Ａ、２Ｃの夫々を積層した際の機械的
な安定性を確保する目的で構成される。図３及び図５に
示すように、本実施例１において、半導体ペレット２Ａ
の一表面２０に搭載されるＤＲＡＭは、前述のように、
樹脂封止型半導体装置１の一部にＬＯＣ構造が採用さ
れ、半導体ペレット２Ａの一表面２０の中央領域に外部
端子２４（Ｆ）が集中的に配列され、同様に裏面２１の
中央領域に外部端子２４（ＵＦ）が集中的に配列され
る。この結果、半導体ペレット２Ａ、２Ｃの電気的及び
機械的な接続領域（主に、半田電極２５の部分）におい
て、この接続領域にそれを中心とするモーメントが発生
する。このモーメントの発生は半田電極２５の損傷や破
壊（例えば、断線不良）を誘発する。前記ダミー外部端
子２４Ｄ及びダミー半田層２５Ｄは、前述の接続領域に
発生するモーメント等の外力が加わることを防止でき
る。
【００７１】図３に示すように、ダミー外部端子２４
Ｄ、ダミー半田層２５Ｄの夫々は、半導体ペレット２Ａ
の一表面２０、裏面２１の夫々において、長方形状の各
辺に沿った周辺、長方形状の対角線に実質的に一致する
領域、長方形状の各角部等、外力の発生を防止できる領
域に配置する。ダミー外部端子２４Ｄ、ダミー半田層２
５Ｄの夫々は、一表面２０において、基本的にはＤＲＡ
Ｍのメモリセルアレイ２０１や周辺回路が配置されない
領域に配置することがそれらの損傷や破壊を防止する目
的で好ましい。しかし、損傷や破壊の確率が極めて小さ
く若しくは最終保護膜（２３４）に樹脂膜等の衝撃吸収
作用がある膜を使用する場合においては、メモリセルア
レイ２０１や周辺回路が配置された領域にダミー外部端
子２４Ｄ、ダミー半田層２５Ｄの夫々を重復させて配置
できる。本実施例１のＤＲＡＭは、図示しないが、最終
保護膜（２３４）にα線を吸収する目的でポリイミド樹
脂膜が含まれており、このポリイミド樹脂膜を衝撃吸収
膜として兼用する。
Ｄ、ダミー半田層２５Ｄの夫々は、半導体ペレット２Ａ
の一表面２０、裏面２１の夫々において、長方形状の各
辺に沿った周辺、長方形状の対角線に実質的に一致する
領域、長方形状の各角部等、外力の発生を防止できる領
域に配置する。ダミー外部端子２４Ｄ、ダミー半田層２
５Ｄの夫々は、一表面２０において、基本的にはＤＲＡ
Ｍのメモリセルアレイ２０１や周辺回路が配置されない
領域に配置することがそれらの損傷や破壊を防止する目
的で好ましい。しかし、損傷や破壊の確率が極めて小さ
く若しくは最終保護膜（２３４）に樹脂膜等の衝撃吸収
作用がある膜を使用する場合においては、メモリセルア
レイ２０１や周辺回路が配置された領域にダミー外部端
子２４Ｄ、ダミー半田層２５Ｄの夫々を重復させて配置
できる。本実施例１のＤＲＡＭは、図示しないが、最終
保護膜（２３４）にα線を吸収する目的でポリイミド樹
脂膜が含まれており、このポリイミド樹脂膜を衝撃吸収
膜として兼用する。
【００７２】前記樹脂封止型半導体装置１の半導体ペレ
ット２Ａ以外の半導体ペレット２Ｂ乃至２Ｄの夫々は前
記半導体ペレット２Ａと実質的に同一構造で構成され
る。
ット２Ａ以外の半導体ペレット２Ｂ乃至２Ｄの夫々は前
記半導体ペレット２Ａと実質的に同一構造で構成され
る。
【００７３】樹脂封止型半導体装置１の半導体ペレット
２Ａの一表面２０に配置された外部端子２４（Ｆ）は、
前記図１及び図２（Ａ）に示すように、ワイヤ５を通し
て内部リード３Ａの一端に電気的に接続される。
２Ａの一表面２０に配置された外部端子２４（Ｆ）は、
前記図１及び図２（Ａ）に示すように、ワイヤ５を通し
て内部リード３Ａの一端に電気的に接続される。
【００７４】半導体ペレット２Ｃの一表面２０の外部端
子２４（Ｆ）は半田電極２５を介在して半導体ペレット
２Ａの裏面２１に配置された外部端子２４（ＵＦ）に電
気的かつ機械的に接続される。つまり、半導体ペレット
２Ａの一表面２０に配置された外部端子２４（Ｆ）は、
半導体ペレット２Ａの接続孔配線２３、裏面２１に配置
された外部端子２４（ＵＦ）、半田電極２５の夫々を通
して、半導体ペレット２Ｃの一表面２０に配置された外
部端子２４（Ｆ）に電気的に接続される。
子２４（Ｆ）は半田電極２５を介在して半導体ペレット
２Ａの裏面２１に配置された外部端子２４（ＵＦ）に電
気的かつ機械的に接続される。つまり、半導体ペレット
２Ａの一表面２０に配置された外部端子２４（Ｆ）は、
半導体ペレット２Ａの接続孔配線２３、裏面２１に配置
された外部端子２４（ＵＦ）、半田電極２５の夫々を通
して、半導体ペレット２Ｃの一表面２０に配置された外
部端子２４（Ｆ）に電気的に接続される。
【００７５】また、樹脂封止型半導体装置１の半導体ペ
レット２Ｂの裏面２１に配置された外部端子２４（Ｕ
Ｆ）は、前記図１及び図２（Ｂ）（半導体ペレットの裏
面から見た平面図）に示すように、ワイヤ５を通して内
部リード３Ｃの一端に電気的に接続される。半導体ペレ
ット２Ｂの裏面２１に配置された外部端子２４（ＵＦ）
は、この半導体ペレット２Ｂの接続孔配線２３を通し
て、半導体ペレット２Ｂの一表面２０に配置された外部
端子２４（Ｆ）に電気的に接続され、かつ一表面２０に
搭載されたＤＲＡＭに電気的に接続される。内部リード
３Ｃの他端側は、樹脂封止体６の内部において、内部リ
ード３Ａの他端側に電気的かつ機械的に接続される。内
部リード３Ｃ、３Ａの夫々の接続は例えば溶接により行
われ、内部リード３Ｃは内部リード３Ａと実質的に同一
材料で構成される。前記半導体ペレット２Ａの一表面２
０上に配置された電源系内部リード３Ｄと同様に、半導
体ペレット２Ｂの裏面２１において、内部リード３Ｃの
一端と裏面２１に配置された外部端子２４（ＵＦ）との
間には電源系内部リード３Ｅが配置される。つまり、樹
脂封止型半導体装置１は、一部分に内部リード３Ｃ上に
半導体ペレット２Ｂを配置するＣＯＬ（Ｃhip Ｏn Ｌea
d）構造が採用される。
レット２Ｂの裏面２１に配置された外部端子２４（Ｕ
Ｆ）は、前記図１及び図２（Ｂ）（半導体ペレットの裏
面から見た平面図）に示すように、ワイヤ５を通して内
部リード３Ｃの一端に電気的に接続される。半導体ペレ
ット２Ｂの裏面２１に配置された外部端子２４（ＵＦ）
は、この半導体ペレット２Ｂの接続孔配線２３を通し
て、半導体ペレット２Ｂの一表面２０に配置された外部
端子２４（Ｆ）に電気的に接続され、かつ一表面２０に
搭載されたＤＲＡＭに電気的に接続される。内部リード
３Ｃの他端側は、樹脂封止体６の内部において、内部リ
ード３Ａの他端側に電気的かつ機械的に接続される。内
部リード３Ｃ、３Ａの夫々の接続は例えば溶接により行
われ、内部リード３Ｃは内部リード３Ａと実質的に同一
材料で構成される。前記半導体ペレット２Ａの一表面２
０上に配置された電源系内部リード３Ｄと同様に、半導
体ペレット２Ｂの裏面２１において、内部リード３Ｃの
一端と裏面２１に配置された外部端子２４（ＵＦ）との
間には電源系内部リード３Ｅが配置される。つまり、樹
脂封止型半導体装置１は、一部分に内部リード３Ｃ上に
半導体ペレット２Ｂを配置するＣＯＬ（Ｃhip Ｏn Ｌea
d）構造が採用される。
【００７６】半導体ペレット２Ｄの一表面２０の外部端
子２４（Ｆ）はこの半導体ペレット２Ｄの接続孔配線２
３を通して裏面２１に配置された外部端子２４（ＵＦ）
に電気的に接続される。この半導体ペレット２Ｄの裏面
２１に配置された外部端子２４（ＵＦ）は半田電極２５
を介在して半導体ペレット２Ｂの一表面２０に配置され
た外部端子２４（Ｆ）に電気的かつ機械的に接続され
る。
子２４（Ｆ）はこの半導体ペレット２Ｄの接続孔配線２
３を通して裏面２１に配置された外部端子２４（ＵＦ）
に電気的に接続される。この半導体ペレット２Ｄの裏面
２１に配置された外部端子２４（ＵＦ）は半田電極２５
を介在して半導体ペレット２Ｂの一表面２０に配置され
た外部端子２４（Ｆ）に電気的かつ機械的に接続され
る。
【００７７】前記半導体ペレット２Ａ、２Ｃの夫々の積
層に際しては、半導体ペレット２Ａの裏面２１に配置さ
れたダミー外部端子２４Ｄ、ダミー半田層２５Ｄ及び半
導体ペレット２Ｃの一表面２０に配置されたダミー外部
端子２４Ｄを介在して行われる。つまり、半導体ペレッ
ト２Ａ、２Ｃの夫々の積層は機械的な安定性が確保され
る。半導体ペレット２Ａの裏面２１に配置されたダミー
外部端子２４Ｄは裏面２１に配置された外部端子２４
（ＵＦ）と、半導体ペレット２Ｃの一表面２０に配置さ
れたダミー外部端子２４Ｄは一表面２０に配置された外
部端子２４（Ｆ）と夫々同一製造プロセスで形成され
る。ダミー半田層２５Ｄは、半導体ペレット２Ａ、２Ｃ
の夫々に搭載されたＤＲＡＭの夫々を電気的に接続する
半田電極２５と同一製造プロセスで形成される。
層に際しては、半導体ペレット２Ａの裏面２１に配置さ
れたダミー外部端子２４Ｄ、ダミー半田層２５Ｄ及び半
導体ペレット２Ｃの一表面２０に配置されたダミー外部
端子２４Ｄを介在して行われる。つまり、半導体ペレッ
ト２Ａ、２Ｃの夫々の積層は機械的な安定性が確保され
る。半導体ペレット２Ａの裏面２１に配置されたダミー
外部端子２４Ｄは裏面２１に配置された外部端子２４
（ＵＦ）と、半導体ペレット２Ｃの一表面２０に配置さ
れたダミー外部端子２４Ｄは一表面２０に配置された外
部端子２４（Ｆ）と夫々同一製造プロセスで形成され
る。ダミー半田層２５Ｄは、半導体ペレット２Ａ、２Ｃ
の夫々に搭載されたＤＲＡＭの夫々を電気的に接続する
半田電極２５と同一製造プロセスで形成される。
【００７８】同様に、前記半導体ペレット２Ｄ、２Ｂの
夫々の積層に際しては、半導体ペレット２Ｄの裏面２１
に配置されたダミー外部端子２４Ｄ、ダミー半田層２５
Ｄ及び半導体ペレット２Ｂの一表面２０に配置されたダ
ミー外部端子２４Ｄを介在して行われる。つまり、半導
体ペレット２Ｄ、２Ｂの夫々の積層は機械的な安定性が
確保される。半導体ペレット２Ｄの裏面２１に配置され
たダミー外部端子２４Ｄは裏面２１に配置された外部端
子２４（ＵＦ）と、半導体ペレット２Ｂの一表面２０に
配置されたダミー外部端子２４Ｄは一表面２０に配置さ
れた外部端子２４（Ｆ）と夫々同一製造プロセスで形成
される。ダミー半田層２５Ｄは、半導体ペレット２Ｄ、
２Ｂの夫々に搭載されたＤＲＡＭの夫々を電気的に接続
する半田電極２５と同一製造プロセスで形成される。
夫々の積層に際しては、半導体ペレット２Ｄの裏面２１
に配置されたダミー外部端子２４Ｄ、ダミー半田層２５
Ｄ及び半導体ペレット２Ｂの一表面２０に配置されたダ
ミー外部端子２４Ｄを介在して行われる。つまり、半導
体ペレット２Ｄ、２Ｂの夫々の積層は機械的な安定性が
確保される。半導体ペレット２Ｄの裏面２１に配置され
たダミー外部端子２４Ｄは裏面２１に配置された外部端
子２４（ＵＦ）と、半導体ペレット２Ｂの一表面２０に
配置されたダミー外部端子２４Ｄは一表面２０に配置さ
れた外部端子２４（Ｆ）と夫々同一製造プロセスで形成
される。ダミー半田層２５Ｄは、半導体ペレット２Ｄ、
２Ｂの夫々に搭載されたＤＲＡＭの夫々を電気的に接続
する半田電極２５と同一製造プロセスで形成される。
【００７９】前記樹脂封止型半導体装置１において積層
された４個の半導体ペレット２Ａ乃至２Ｄの夫々は、図
４（ＤＲＡＭのシステム構成図）に示すように、制御系
信号のカラムアドレスストローブ信号ＣＥ０〜ＣＥ３を
除き、他の信号や電源が共用される。共用される他の信
号としては、ロウアドレスストローブ信号ＲＥＢ、ライ
トイネーブル信号ＷＢ、アドレス系信号Ａddress（Ａ０
〜Ａ１１）、入力情報系信号Ｄin若しくは出力情報系信
号Ｄout （Ｄ０〜Ｄ１６）等である。共用される電源と
しては電源Ｖｃｃ、電源Ｖｓｓの夫々である。つまり、
積層された４個の半導体ペレット２Ａ乃至２Ｄの夫々の
同一位置に配置された外部端子２４には同一の信号が伝
達され若しくは電源が供給される。
された４個の半導体ペレット２Ａ乃至２Ｄの夫々は、図
４（ＤＲＡＭのシステム構成図）に示すように、制御系
信号のカラムアドレスストローブ信号ＣＥ０〜ＣＥ３を
除き、他の信号や電源が共用される。共用される他の信
号としては、ロウアドレスストローブ信号ＲＥＢ、ライ
トイネーブル信号ＷＢ、アドレス系信号Ａddress（Ａ０
〜Ａ１１）、入力情報系信号Ｄin若しくは出力情報系信
号Ｄout （Ｄ０〜Ｄ１６）等である。共用される電源と
しては電源Ｖｃｃ、電源Ｖｓｓの夫々である。つまり、
積層された４個の半導体ペレット２Ａ乃至２Ｄの夫々の
同一位置に配置された外部端子２４には同一の信号が伝
達され若しくは電源が供給される。
【００８０】前記カラムアドレスストローブ信号ＣＥ０
〜ＣＥ３の夫々は半導体ペレット２Ａ乃至２Ｄのいずれ
かに搭載されたＤＲＡＭの回路動作を制御する選択信号
（チップセレクト信号）としても使用される。つまり、
樹脂封止型半導体装置１にカラムアドレスストローブ信
号ＣＥ０が入力されると半導体ペレット２Ｃに搭載され
たＤＲＡＭの回路動作が行われる。同様に、カラムアド
レスストローブ信号ＣＥ１は半導体ペレット２Ａに搭載
されたＤＲＡＭの、カラムアドレスストローブ信号ＣＥ
２は半導体ペレット２Ｂに搭載されたＤＲＡＭの、カラ
ムアドレスストローブ信号ＣＥ３は半導体ペレット２Ｄ
に搭載されたＤＲＡＭの夫々の回路動作を制御する。
〜ＣＥ３の夫々は半導体ペレット２Ａ乃至２Ｄのいずれ
かに搭載されたＤＲＡＭの回路動作を制御する選択信号
（チップセレクト信号）としても使用される。つまり、
樹脂封止型半導体装置１にカラムアドレスストローブ信
号ＣＥ０が入力されると半導体ペレット２Ｃに搭載され
たＤＲＡＭの回路動作が行われる。同様に、カラムアド
レスストローブ信号ＣＥ１は半導体ペレット２Ａに搭載
されたＤＲＡＭの、カラムアドレスストローブ信号ＣＥ
２は半導体ペレット２Ｂに搭載されたＤＲＡＭの、カラ
ムアドレスストローブ信号ＣＥ３は半導体ペレット２Ｄ
に搭載されたＤＲＡＭの夫々の回路動作を制御する。
【００８１】前記半導体ペレット２Ａ乃至２Ｄの夫々に
搭載されたＤＲＡＭの夫々へのカラムアドレスストロー
ブ信号ＣＥ０〜ＣＥ３の夫々の伝達は、ワイヤ５の有
無、外部端子（ＢＰ）２３３から引き出される配線２３
３の有無の夫々を組合わせて行われる。また、このカラ
ムアドレスストローブ信号ＣＥ０〜ＣＥ３のいずれか該
当する半導体ペレット２への取り込みは半田電極２５の
有無を併用して行ってもよい。また、カラムアドレスス
トローブ信号ＣＥ０〜ＣＥ３のいずれか該当する半導体
ペレット２への取り込みは、半導体ペレット２Ａ乃至２
Ｄの夫々に夫々毎に作り込まれた（マスター化された）
選択回路を配置し、この選択回路を通して行ってもよ
い。
搭載されたＤＲＡＭの夫々へのカラムアドレスストロー
ブ信号ＣＥ０〜ＣＥ３の夫々の伝達は、ワイヤ５の有
無、外部端子（ＢＰ）２３３から引き出される配線２３
３の有無の夫々を組合わせて行われる。また、このカラ
ムアドレスストローブ信号ＣＥ０〜ＣＥ３のいずれか該
当する半導体ペレット２への取り込みは半田電極２５の
有無を併用して行ってもよい。また、カラムアドレスス
トローブ信号ＣＥ０〜ＣＥ３のいずれか該当する半導体
ペレット２への取り込みは、半導体ペレット２Ａ乃至２
Ｄの夫々に夫々毎に作り込まれた（マスター化された）
選択回路を配置し、この選択回路を通して行ってもよ
い。
【００８２】なお、選択信号としては、カラムアドレス
ストローブ信号ＣＥに変えて、ロウアドレスストローブ
信号ＲＥＢを使用してもよいし、これらの信号と別の信
号を使用してもよい。
ストローブ信号ＣＥに変えて、ロウアドレスストローブ
信号ＲＥＢを使用してもよいし、これらの信号と別の信
号を使用してもよい。
【００８３】前記図１及び図２に示す樹脂封止体６はト
ランスファーモールド法で成型される。樹脂封止体６は
例えばフェノール硬化型エポキシ系樹脂で形成される。
このフェノール硬化型エポキシ系樹脂にはシリコーンゴ
ム及びフィラー等が添加される。シリコーンゴムは、若
干量添加され、フェノール硬化型エポキシ系樹脂の弾性
率を低減させる作用がある。フィラーは、球形の酸化珪
素粒で形成され、熱膨張率を低減させる作用がある。
ランスファーモールド法で成型される。樹脂封止体６は
例えばフェノール硬化型エポキシ系樹脂で形成される。
このフェノール硬化型エポキシ系樹脂にはシリコーンゴ
ム及びフィラー等が添加される。シリコーンゴムは、若
干量添加され、フェノール硬化型エポキシ系樹脂の弾性
率を低減させる作用がある。フィラーは、球形の酸化珪
素粒で形成され、熱膨張率を低減させる作用がある。
【００８４】次に、前記半導体ペレット２の製造プロセ
ス（ウエーハプロセス）、ＳＯＪ構造を採用する樹脂封
止型半導体装置１の組立プロセスの夫々について、簡単
に説明する。
ス（ウエーハプロセス）、ＳＯＪ構造を採用する樹脂封
止型半導体装置１の組立プロセスの夫々について、簡単
に説明する。
【００８５】《ウエーハプロセス》前記半導体ペレット
２のウエーハプロセスについて、図６（工程（Ａ）乃至
工程（Ｅ）毎に示す要部拡大断面図）に示す。
２のウエーハプロセスについて、図６（工程（Ａ）乃至
工程（Ｅ）毎に示す要部拡大断面図）に示す。
【００８６】まず、図６（Ａ）に示すように、単結晶珪
素からなる半導体基板（ダイシング工程前は半導体ウエ
ーハ）２３０の一表面２０にＤＲＡＭを搭載する。ＤＲ
ＡＭは前述のように複数個の半導体素子、複数層の配線
層等を備えて構成される。
素からなる半導体基板（ダイシング工程前は半導体ウエ
ーハ）２３０の一表面２０にＤＲＡＭを搭載する。ＤＲ
ＡＭは前述のように複数個の半導体素子、複数層の配線
層等を備えて構成される。
【００８７】次に、図６（Ｂ）に示すように、半導体基
板２３０の裏面２１の外部端子２４の形成領域に凹部２
３６を形成する。凹部２３６は例えばフォトリソグラフ
ィ技術及びエッチング技術を使用することで形成され
る。エッチング技術としては外部端子２４（ＵＦ）の段
差部でのステップカバレッジを高める目的で等方性エッ
チング技術を使用する。例えば、厚さ３００〜４００
〔μｍ〕程度の半導体基板２３０を使用する場合、凹部
２３６が形成された領域の半導体基板２３０の厚さを２
００〔μｍ〕程度まで薄くする。凹部２３６が形成さ
れ、半導体基板２３０の厚さが薄くされると、この領域
に形成される基板貫通孔２２を形成する際に深さ方向の
エッチング量を減少できるので、基板貫通孔２２の加工
精度を向上でき、しかも製造プロセス上の歩留りを向上
できる。
板２３０の裏面２１の外部端子２４の形成領域に凹部２
３６を形成する。凹部２３６は例えばフォトリソグラフ
ィ技術及びエッチング技術を使用することで形成され
る。エッチング技術としては外部端子２４（ＵＦ）の段
差部でのステップカバレッジを高める目的で等方性エッ
チング技術を使用する。例えば、厚さ３００〜４００
〔μｍ〕程度の半導体基板２３０を使用する場合、凹部
２３６が形成された領域の半導体基板２３０の厚さを２
００〔μｍ〕程度まで薄くする。凹部２３６が形成さ
れ、半導体基板２３０の厚さが薄くされると、この領域
に形成される基板貫通孔２２を形成する際に深さ方向の
エッチング量を減少できるので、基板貫通孔２２の加工
精度を向上でき、しかも製造プロセス上の歩留りを向上
できる。
【００８８】次に、前記半導体基板２３０の一表面２０
の層間絶縁膜（最終保護膜）２３４に外部端子（ＢＰ）
２３３上においてボンディング開口２３４Ｈを形成す
る。ボンディング開口２３４Ｈはフォトリソグラフィ技
術及びエッチング技術を使用することで形成される。こ
の後、図６（Ｃ）に示すように、ボンディング開口２３
４Ｈ内において、外部端子（ＢＰ）２３３、半導体基板
２３０等を突き抜け、半導体基板２３０の一表面２０か
ら裏面２１の凹部２３６内に通じる基板貫通孔２２を形
成する。基板貫通孔２２は、前記ボンディング開口２３
４Ｈの形成で使用されるマスクを兼用し若しくは別に新
たにフォトリソグラフィ技術でマスクを形成し、エッチ
ング技術を使用することで形成できる。エッチング技術
としては例えばＲＩＥ等の異方性エッチング技術が使用
される。基板貫通孔２２は、例えば開口形状が正方形で
形成される場合、開口の一辺を約１〜数十〔μｍ〕程度
の寸法で形成する。
の層間絶縁膜（最終保護膜）２３４に外部端子（ＢＰ）
２３３上においてボンディング開口２３４Ｈを形成す
る。ボンディング開口２３４Ｈはフォトリソグラフィ技
術及びエッチング技術を使用することで形成される。こ
の後、図６（Ｃ）に示すように、ボンディング開口２３
４Ｈ内において、外部端子（ＢＰ）２３３、半導体基板
２３０等を突き抜け、半導体基板２３０の一表面２０か
ら裏面２１の凹部２３６内に通じる基板貫通孔２２を形
成する。基板貫通孔２２は、前記ボンディング開口２３
４Ｈの形成で使用されるマスクを兼用し若しくは別に新
たにフォトリソグラフィ技術でマスクを形成し、エッチ
ング技術を使用することで形成できる。エッチング技術
としては例えばＲＩＥ等の異方性エッチング技術が使用
される。基板貫通孔２２は、例えば開口形状が正方形で
形成される場合、開口の一辺を約１〜数十〔μｍ〕程度
の寸法で形成する。
【００８９】次に、半導体基板２３０の少なくとも一表
面２０の層間絶縁膜２３４の表面上、裏面２１及び基板
貫通孔２２を含む領域に表面被覆膜２３７を形成する。
表面被覆膜２３７は、非常に狭い領域である基板貫通孔
２２の内壁に成膜できる、例えばＣＶＤ法で堆積された
酸化珪素膜で形成する。表面被覆膜２３７は、外部端子
２４及び接続孔配線２３と半導体基板２３０との間の電
気的な短絡の防止を主目的として形成されるので、前述
の酸化珪素膜で形成する場合、少なくとも３００〜５０
０〔ｎｍ〕程度の膜厚で形成される。表面被覆膜２３７
としては、スパッタ法若しくはＣＶＤ法で堆積した窒化
珪素膜、又はスパッタ法で堆積した酸化珪素膜法で形成
してもよい。
面２０の層間絶縁膜２３４の表面上、裏面２１及び基板
貫通孔２２を含む領域に表面被覆膜２３７を形成する。
表面被覆膜２３７は、非常に狭い領域である基板貫通孔
２２の内壁に成膜できる、例えばＣＶＤ法で堆積された
酸化珪素膜で形成する。表面被覆膜２３７は、外部端子
２４及び接続孔配線２３と半導体基板２３０との間の電
気的な短絡の防止を主目的として形成されるので、前述
の酸化珪素膜で形成する場合、少なくとも３００〜５０
０〔ｎｍ〕程度の膜厚で形成される。表面被覆膜２３７
としては、スパッタ法若しくはＣＶＤ法で堆積した窒化
珪素膜、又はスパッタ法で堆積した酸化珪素膜法で形成
してもよい。
【００９０】次に、前記半導体基板２３０の一表面２０
に形成された表面被覆膜２３７に外部端子（ＢＰ）２３
３の領域及びボンディング開口２３４Ｈの領域において
開口２３７Ｈを形成する（図６（Ｅ）参照）。開口２３
７Ｈはフォトリソグラフィ技術及びエッチング技術を使
用することにより形成する。
に形成された表面被覆膜２３７に外部端子（ＢＰ）２３
３の領域及びボンディング開口２３４Ｈの領域において
開口２３７Ｈを形成する（図６（Ｅ）参照）。開口２３
７Ｈはフォトリソグラフィ技術及びエッチング技術を使
用することにより形成する。
【００９１】次に、図６（Ｅ）に示すように、前記半導
体基板２３０の一表面２０に外部端子２４（Ｆ）、裏面
２１に外部端子２４（ＵＦ）、基板貫通孔２２内に接続
孔配線２３の夫々を形成するとともに、外部端子２４
（Ｆ）、外部端子２４（ＵＦ）の夫々の表面上に下地金
属膜２３５を形成する。
体基板２３０の一表面２０に外部端子２４（Ｆ）、裏面
２１に外部端子２４（ＵＦ）、基板貫通孔２２内に接続
孔配線２３の夫々を形成するとともに、外部端子２４
（Ｆ）、外部端子２４（ＵＦ）の夫々の表面上に下地金
属膜２３５を形成する。
【００９２】前記外部端子２４（Ｆ）は、前記半導体基
板２３０の一表面２０の表面被覆膜２３７の表面上に形
成され、開口２３７Ｈ、ボンディング開口２３４Ｈの夫
々を通して外部端子（ＢＰ）２３３に電気的に接続され
る。外部端子２４（ＵＦ）は、半導体基板２３０の裏面
２１の表面被覆膜２３７の表面上に凹部２３６の領域と
一致する領域において形成される。接続孔配線２３は、
基板貫通孔２２内に表面被覆膜２３７を介在して埋込ま
れ、一表面２０の外部端子２４（Ｆ）、裏面２１の外部
端子２４（ＵＦ）の夫々に電気的に接続されかつ一体に
形成される。外部端子２４（Ｆ）、外部端子２４（Ｕ
Ｆ）、接続孔配線２３の夫々は、本実施例１において、
同一製造工程で形成される。つまり、外部端子２４
（Ｆ）、外部端子２４（ＵＦ）、接続孔配線２３の夫々
は、まず、ＣＶＤ法で半導体基板２３０の一表面２０及
び裏面２１の両面の表面被覆膜２３７の表面上に導電層
を形成し、この導電層にフォトリソグラフィ技術及びエ
ッチング技術を使用し、パターンニングを施すことによ
り形成できる。導電層としては、比抵抗値が小さく、段
差部分でのステップカバレッジが高く、しかも製造プロ
セスでの性質の安定性が高い、例えばＷ膜が使用され
る。また、Ｗ膜は、半導体基板２３０の一表面２０、裏
面２１の夫々に別々に堆積してもよい。この場合、Ｗ膜
の堆積法としてはＣＶＤ法、スパッタ法のいずれの方法
を使用してもよい。また、導電層としては、Ｗ膜以外の
高融点金属膜やＷＳｉ2 膜等の高融点金属珪化膜を使用
してもよい。
板２３０の一表面２０の表面被覆膜２３７の表面上に形
成され、開口２３７Ｈ、ボンディング開口２３４Ｈの夫
々を通して外部端子（ＢＰ）２３３に電気的に接続され
る。外部端子２４（ＵＦ）は、半導体基板２３０の裏面
２１の表面被覆膜２３７の表面上に凹部２３６の領域と
一致する領域において形成される。接続孔配線２３は、
基板貫通孔２２内に表面被覆膜２３７を介在して埋込ま
れ、一表面２０の外部端子２４（Ｆ）、裏面２１の外部
端子２４（ＵＦ）の夫々に電気的に接続されかつ一体に
形成される。外部端子２４（Ｆ）、外部端子２４（Ｕ
Ｆ）、接続孔配線２３の夫々は、本実施例１において、
同一製造工程で形成される。つまり、外部端子２４
（Ｆ）、外部端子２４（ＵＦ）、接続孔配線２３の夫々
は、まず、ＣＶＤ法で半導体基板２３０の一表面２０及
び裏面２１の両面の表面被覆膜２３７の表面上に導電層
を形成し、この導電層にフォトリソグラフィ技術及びエ
ッチング技術を使用し、パターンニングを施すことによ
り形成できる。導電層としては、比抵抗値が小さく、段
差部分でのステップカバレッジが高く、しかも製造プロ
セスでの性質の安定性が高い、例えばＷ膜が使用され
る。また、Ｗ膜は、半導体基板２３０の一表面２０、裏
面２１の夫々に別々に堆積してもよい。この場合、Ｗ膜
の堆積法としてはＣＶＤ法、スパッタ法のいずれの方法
を使用してもよい。また、導電層としては、Ｗ膜以外の
高融点金属膜やＷＳｉ2 膜等の高融点金属珪化膜を使用
してもよい。
【００９３】前記下地金属膜２３５は、前記外部端子２
４（Ｆ）等を形成する導電層の表面上に重ねて積層さ
れ、この導電層とともにパターンニングされる。
４（Ｆ）等を形成する導電層の表面上に重ねて積層さ
れ、この導電層とともにパターンニングされる。
【００９４】また、外部端子２４（Ｆ）、外部端子２４
（ＵＦ）、接続孔配線２３の夫々を形成する工程と同一
製造工程において、前記半導体基板２３０の一表面２
０、裏面２１の夫々の表面被覆膜２３７の表面上にダミ
ー外部端子２４Ｄが形成される。つまり、ダミー外部端
子２４Ｄは前記外部端子２４（Ｆ）等と同一製造工程で
形成できるので、このダミー外部端子２４Ｄを形成する
工程に相当する分、製造工程数を削減できる。
（ＵＦ）、接続孔配線２３の夫々を形成する工程と同一
製造工程において、前記半導体基板２３０の一表面２
０、裏面２１の夫々の表面被覆膜２３７の表面上にダミ
ー外部端子２４Ｄが形成される。つまり、ダミー外部端
子２４Ｄは前記外部端子２４（Ｆ）等と同一製造工程で
形成できるので、このダミー外部端子２４Ｄを形成する
工程に相当する分、製造工程数を削減できる。
【００９５】これらの一連の工程を施すことにより、半
導体基板（半導体ウエーハ）２３０に実質的に同一のＤ
ＲＡＭが搭載された複数個の半導体ペレット２（２Ａ乃
至２Ｄ）に相当する領域が形成される。
導体基板（半導体ウエーハ）２３０に実質的に同一のＤ
ＲＡＭが搭載された複数個の半導体ペレット２（２Ａ乃
至２Ｄ）に相当する領域が形成される。
【００９６】次に、前述の図１及び図５に示すように、
半導体基板２３０に形成された半導体ペレット２に相当
する領域のうち、半導体ペレット２Ａ、２Ｄの夫々に相
当する領域において、裏面２１に配置された外部端子２
４（ＵＦ）に半田電極２５を形成する。また、逆に、半
導体ペレット２Ｂ、２Ｃの夫々に相当する領域におい
て、一表面２０に配置された外部端子２４（Ｆ）に半田
電極２５を形成してもよい。また、半導体ペレット２
Ａ、２Ｄの夫々に相当する領域において、裏面２１に配
置された外部端子２４（ＵＦ）に半田電極２５の一部を
形成するとともに、半導体ペレット２Ｂ、２Ｃの夫々に
相当する領域において、一表面２０に配置された外部端
子２４（Ｆ）に半田電極２５の残部を形成してもよい。
この場合、半田電極２５の一部、残部の夫々が別々の形
成工程で形成され、半田電極２５の一部、残部のうち、
先に形成されるものに比べて後に形成されるものの融点
を若干低く設定する。
半導体基板２３０に形成された半導体ペレット２に相当
する領域のうち、半導体ペレット２Ａ、２Ｄの夫々に相
当する領域において、裏面２１に配置された外部端子２
４（ＵＦ）に半田電極２５を形成する。また、逆に、半
導体ペレット２Ｂ、２Ｃの夫々に相当する領域におい
て、一表面２０に配置された外部端子２４（Ｆ）に半田
電極２５を形成してもよい。また、半導体ペレット２
Ａ、２Ｄの夫々に相当する領域において、裏面２１に配
置された外部端子２４（ＵＦ）に半田電極２５の一部を
形成するとともに、半導体ペレット２Ｂ、２Ｃの夫々に
相当する領域において、一表面２０に配置された外部端
子２４（Ｆ）に半田電極２５の残部を形成してもよい。
この場合、半田電極２５の一部、残部の夫々が別々の形
成工程で形成され、半田電極２５の一部、残部のうち、
先に形成されるものに比べて後に形成されるものの融点
を若干低く設定する。
【００９７】この後、前記半導体基板２３０にダイシン
グ処理を施し、複数個の半導体ペレット２Ａ乃至２Ｄの
夫々を形成する。
グ処理を施し、複数個の半導体ペレット２Ａ乃至２Ｄの
夫々を形成する。
【００９８】なお、前記半田電極２５は、ダイシング処
理を施した後に、半導体ペレット２Ａ乃至２Ｄのうち該
当するものの外部端子２４に形成してもよい。
理を施した後に、半導体ペレット２Ａ乃至２Ｄのうち該
当するものの外部端子２４に形成してもよい。
【００９９】《組立プロセス》前記樹脂封止型半導体装
置１の組立プロセスについて、図７（工程（Ａ）乃至工
程（Ｅ）毎に示す要部断面図）に示す。
置１の組立プロセスについて、図７（工程（Ａ）乃至工
程（Ｅ）毎に示す要部断面図）に示す。
【０１００】まず、図７（Ａ）、図７（Ｂ）の夫々に示
すように、前述のウエーハプロセスで複数個の半導体ペ
レット２Ａ乃至２Ｄが製造された後、前述のように、半
導体ペレット２Ａ、２Ｃの夫々を積層するとともに、半
導体ペレット２Ｄ、２Ｂの夫々を積層する。
すように、前述のウエーハプロセスで複数個の半導体ペ
レット２Ａ乃至２Ｄが製造された後、前述のように、半
導体ペレット２Ａ、２Ｃの夫々を積層するとともに、半
導体ペレット２Ｄ、２Ｂの夫々を積層する。
【０１０１】次に、図７（Ｃ）に示すように、積層され
た半導体ペレット２Ｂ、２Ｄの夫々のうち、半導体ペレ
ット２Ｂの裏面２１に信号系内部リード３Ｃ及び電源系
内部リード３Ｅを装着（所謂、ペレットボンディング）
し、半導体ペレット２Ｂの裏面２１の外部端子２４（Ｕ
Ｆ）にワイヤ５を通して信号系内部リード３Ｃ、電源系
内部リード３Ｅの夫々を接続する（所謂、ワイヤボンデ
ィング）。この半導体ペレット２Ｂの裏面２１の外部端
子２４（ＵＦ）に信号系内部リード３Ｃ、電源系内部リ
ード３Ｅの夫々を接続することにより、信号系内部リー
ド３Ｃ、電源系内部リード３Ｅの夫々は、接続孔配線２
３を通して半導体ペレット２Ｂの一表面２０の外部端子
２４（Ｆ）に接続され、さらに半田電極２５及び接続孔
配線２３を通して半導体ペレット２Ｂの一表面２０の外
部端子２４（Ｆ）に接続される。
た半導体ペレット２Ｂ、２Ｄの夫々のうち、半導体ペレ
ット２Ｂの裏面２１に信号系内部リード３Ｃ及び電源系
内部リード３Ｅを装着（所謂、ペレットボンディング）
し、半導体ペレット２Ｂの裏面２１の外部端子２４（Ｕ
Ｆ）にワイヤ５を通して信号系内部リード３Ｃ、電源系
内部リード３Ｅの夫々を接続する（所謂、ワイヤボンデ
ィング）。この半導体ペレット２Ｂの裏面２１の外部端
子２４（ＵＦ）に信号系内部リード３Ｃ、電源系内部リ
ード３Ｅの夫々を接続することにより、信号系内部リー
ド３Ｃ、電源系内部リード３Ｅの夫々は、接続孔配線２
３を通して半導体ペレット２Ｂの一表面２０の外部端子
２４（Ｆ）に接続され、さらに半田電極２５及び接続孔
配線２３を通して半導体ペレット２Ｂの一表面２０の外
部端子２４（Ｆ）に接続される。
【０１０２】一方、図７（Ｄ）に示すように、積層され
た半導体ペレット２Ａ、２Ｃの夫々のうち、半導体ペレ
ット２Ａの一表面２０に信号系内部リード３Ａ及び電源
系内部リード３Ｄ（及び外部リード３Ｂ）を装着し、半
導体ペレット２Ａの一表面２０の外部端子２４（Ｆ）に
ワイヤ５を通して信号系内部リード３Ａ、電源系内部リ
ード３Ｄの夫々を接続する。この半導体ペレット２Ａの
一表面２０の外部端子２４（Ｆ）に信号系内部リード３
Ａ、電源系内部リード３Ｄの夫々を接続することによ
り、信号系内部リード３Ａ、電源系内部リード３Ｄの夫
々は、直接、半導体ペレット２Ａの一表面２０の外部端
子２４（Ｆ）に接続され、さらに半導体ペレット２Ａの
接続孔配線２３及び半田電極２５を通して半導体ペレッ
ト２Ｃの一表面２０の外部端子２４（Ｆ）に接続され
る。
た半導体ペレット２Ａ、２Ｃの夫々のうち、半導体ペレ
ット２Ａの一表面２０に信号系内部リード３Ａ及び電源
系内部リード３Ｄ（及び外部リード３Ｂ）を装着し、半
導体ペレット２Ａの一表面２０の外部端子２４（Ｆ）に
ワイヤ５を通して信号系内部リード３Ａ、電源系内部リ
ード３Ｄの夫々を接続する。この半導体ペレット２Ａの
一表面２０の外部端子２４（Ｆ）に信号系内部リード３
Ａ、電源系内部リード３Ｄの夫々を接続することによ
り、信号系内部リード３Ａ、電源系内部リード３Ｄの夫
々は、直接、半導体ペレット２Ａの一表面２０の外部端
子２４（Ｆ）に接続され、さらに半導体ペレット２Ａの
接続孔配線２３及び半田電極２５を通して半導体ペレッ
ト２Ｃの一表面２０の外部端子２４（Ｆ）に接続され
る。
【０１０３】次に、図７（Ｅ）に示すように、積層され
た半導体ペレット２Ａ、２Ｃの夫々のうち半導体ペレッ
ト２Ａの一表面２０に、積層された半導体ペレット２
Ｂ、２Ｄの夫々のうち半導体ペレット２Ｂの裏面２１を
向い合わせ、半導体ペレット２Ａの一表面２０上に半導
体ペレット２Ｂを積層する。つまり、半導体ペレット２
Ａ側に接続される信号系内部リード３Ａ、電源系内部リ
ード３Ｄの夫々に、半導体ペレット２Ｂ側に接続される
信号系内部リード３Ｃ、電源系内部リード３Ｅの夫々を
接続する。この接続は例えば溶接で行われる。
た半導体ペレット２Ａ、２Ｃの夫々のうち半導体ペレッ
ト２Ａの一表面２０に、積層された半導体ペレット２
Ｂ、２Ｄの夫々のうち半導体ペレット２Ｂの裏面２１を
向い合わせ、半導体ペレット２Ａの一表面２０上に半導
体ペレット２Ｂを積層する。つまり、半導体ペレット２
Ａ側に接続される信号系内部リード３Ａ、電源系内部リ
ード３Ｄの夫々に、半導体ペレット２Ｂ側に接続される
信号系内部リード３Ｃ、電源系内部リード３Ｅの夫々を
接続する。この接続は例えば溶接で行われる。
【０１０４】次に、トランスファーモールド法を使用
し、前記積層された複数個の半導体ペレット２Ａ乃至２
Ｄを樹脂封止体６で封止する。この後、前記外部リード
３Ｂを図示しないリードフレームから切断し、この外部
リード３ＢをＪ型形状に成型することにより、前述の図
１に示す、ＳＯＪ構造を採用する樹脂封止型半導体装置
１は完成する。
し、前記積層された複数個の半導体ペレット２Ａ乃至２
Ｄを樹脂封止体６で封止する。この後、前記外部リード
３Ｂを図示しないリードフレームから切断し、この外部
リード３ＢをＪ型形状に成型することにより、前述の図
１に示す、ＳＯＪ構造を採用する樹脂封止型半導体装置
１は完成する。
【０１０５】このように、本実施例１のＳＯＪ構造を採
用する樹脂封止型半導体装置１において、以下の効果が
得られる。
用する樹脂封止型半導体装置１において、以下の効果が
得られる。
【０１０６】（１）一表面２０にＤＲＡＭが搭載された
半導体ペレット２がその厚さ方向に複数個積層され、こ
の複数個積層された半導体ペレット２の夫々の一表面２
０に配置される外部端子（ＢＰ）２３３がリード３に電
気的に接続される樹脂封止型半導体装置１において、以
下の構成（Ａ）及び構成（Ｂ）を備える。（Ａ）いずれ
も実質的に同一のＤＲＡＭが一表面２０に搭載される半
導体ペレット２Ａ、半導体ペレット２Ｂの夫々を有し、
この半導体ペレット２Ａ、半導体ペレット２Ｂの夫々
が、夫々の一表面２０に搭載された夫々のＤＲＡＭを重
復させ、半導体ペレット２Ａの一表面２０に半導体ペレ
ット２Ｂの一表面２０と対向する裏面２１を向い合わ
せ、半導体ペレット２Ａ、半導体ペレット２Ｂの夫々の
厚さ方向を一致した状態で、順次積層され、（Ｂ）前記
半導体ペレット２Ａの一表面２０に配置される外部端子
２４（Ｆ）、前記半導体ペレット２Ｂの一表面２０から
裏面２１に通じる基板貫通孔（接続孔）２２内に形成さ
れた接続孔配線２３を通して一表面２０に搭載されたＤ
ＲＡＭに接続される裏面２１に配置された外部端子２４
（ＵＦ）の夫々が、前記半導体ペレット２Ａの一表面２
０と半導体ペレット２Ｂの裏面２１との間に位置するリ
ード３（本実施例１の場合は、内部リード３Ａ、３Ｃの
夫々）の一端に電気的に接続される。
半導体ペレット２がその厚さ方向に複数個積層され、こ
の複数個積層された半導体ペレット２の夫々の一表面２
０に配置される外部端子（ＢＰ）２３３がリード３に電
気的に接続される樹脂封止型半導体装置１において、以
下の構成（Ａ）及び構成（Ｂ）を備える。（Ａ）いずれ
も実質的に同一のＤＲＡＭが一表面２０に搭載される半
導体ペレット２Ａ、半導体ペレット２Ｂの夫々を有し、
この半導体ペレット２Ａ、半導体ペレット２Ｂの夫々
が、夫々の一表面２０に搭載された夫々のＤＲＡＭを重
復させ、半導体ペレット２Ａの一表面２０に半導体ペレ
ット２Ｂの一表面２０と対向する裏面２１を向い合わ
せ、半導体ペレット２Ａ、半導体ペレット２Ｂの夫々の
厚さ方向を一致した状態で、順次積層され、（Ｂ）前記
半導体ペレット２Ａの一表面２０に配置される外部端子
２４（Ｆ）、前記半導体ペレット２Ｂの一表面２０から
裏面２１に通じる基板貫通孔（接続孔）２２内に形成さ
れた接続孔配線２３を通して一表面２０に搭載されたＤ
ＲＡＭに接続される裏面２１に配置された外部端子２４
（ＵＦ）の夫々が、前記半導体ペレット２Ａの一表面２
０と半導体ペレット２Ｂの裏面２１との間に位置するリ
ード３（本実施例１の場合は、内部リード３Ａ、３Ｃの
夫々）の一端に電気的に接続される。
【０１０７】この構成（１）によれば、以下の作用効果
が得られる。（Ａ）前記半導体ペレット２Ａ、半導体ペ
レット２Ｂの夫々を積層し、夫々の占有面積を重復でき
るので、平面的な占有面積を縮小でき、樹脂封止型半導
体装置１の小型化が図れる。この樹脂封止型半導体装置
１の小型化は配線基板等に実装する際の実装密度が向上
できる。（Ｂ）前記半導体ペレット２ＡのＤＲＡＭが搭
載された一表面２０に裏面２１を向い合わせて半導体ペ
レット２Ｂを積層し、実質的に同一のＤＲＡＭが搭載さ
れた半導体ペレット２Ａ、半導体ペレット２Ｂの夫々を
積層できる（相互にＤＲＡＭがミラー反転された２種類
の半導体ペレット２を用意する必要がない）ので、半導
体ペレット２の設計開発から製造が終了し樹脂封止型半
導体装置１として製品化されるまでに要する総合的な開
発期間が短縮できる。また、１種類のＤＲＡＭの設計開
発を行えばよいので、樹脂封止型半導体装置１の設計開
発コスト、製造コストのいずれも低減できる。（Ｃ）前
記半導体ペレット２Ａの一表面２０に搭載されたＤＲＡ
Ｍ、半導体ペレット２Ｂの一表面２０に搭載されたＤＲ
ＡＭの夫々が半導体ペレット２Ａの占有面積内（主に、
回ＤＲＡＭが配置されない空領域又は外部端子（ＢＰ）
２３３の配列領域）において形成された基板貫通孔２２
及び接続孔配線２３を通して電気的に接続され、半導体
ペレット２Ａの占有面積に前記基板貫通孔２２及び接続
孔配線２３を形成する領域の占有面積を重復できるの
で、この基板貫通孔２２及び接続孔配線２３を形成する
領域に相当する分（半導体ペレット２Ａ、半導体ペレッ
ト２Ｂの夫々のＤＲＡＭの間を電気的に接続する領域を
他に確保する分）、半導体ペレット２Ａ、２Ｂの夫々の
サイズを縮小でき、樹脂封止型半導体装置１の小型化が
図れる。（Ｄ）前記半導体ペレット２Ａの一表面２０に
搭載されたＤＲＡＭ、半導体ペレット２Ｂの一表面２０
に搭載されたＤＲＡＭの夫々が前記半導体ペレット２Ａ
の一表面２０と半導体ペレット２Ｂの裏面２１との間に
位置するリード３に電気的に接続され、しかも半導体ペ
レット２Ｂの接続孔配線２３は半導体ペレット２Ｂの厚
さに相当する極めて短い（例えば、ワイヤ５のワイヤ長
に比べて短い）配線長で形成されるので、リード３と半
導体ペレット２Ａに搭載されたＤＲＡＭ、半導体ペレッ
ト２Ｂに搭載されたＤＲＡＭの夫々との間の配線長を均
一化でき、短縮できる。つまり、リード３と半導体ペレ
ット２Ａに搭載されたＤＲＡＭ、半導体ペレット２Ｂに
搭載されたＤＲＡＭの夫々との配線長が短縮されると、
信号系配線の場合、信号伝達速度を速くでき、半導体ペ
レット２Ａ、半導体ペレット２Ｂの夫々に搭載されたＤ
ＲＡＭの回路動作速度の高速化が図れ、樹脂封止型半導
体装置１の動作速度の高速化が図れる。また、電源系配
線の場合、電源の揺れ（ノイズ）が発生する確率を低減
でき、若しくは電源の揺れを迅速に吸収できるので、半
導体ペレット２Ａ、半導体ペレット２Ｂの夫々に搭載さ
れるＤＲＡＭの回路動作上の信頼性を向上できる。ま
た、電源の揺れを低減できるので、連続した回路動作間
の待機時間を短縮し、半導体ペレット２Ａ、半導体ペレ
ット２Ｂの夫々に搭載されるＤＲＡＭの回路動作速度の
高速化が図れる。
が得られる。（Ａ）前記半導体ペレット２Ａ、半導体ペ
レット２Ｂの夫々を積層し、夫々の占有面積を重復でき
るので、平面的な占有面積を縮小でき、樹脂封止型半導
体装置１の小型化が図れる。この樹脂封止型半導体装置
１の小型化は配線基板等に実装する際の実装密度が向上
できる。（Ｂ）前記半導体ペレット２ＡのＤＲＡＭが搭
載された一表面２０に裏面２１を向い合わせて半導体ペ
レット２Ｂを積層し、実質的に同一のＤＲＡＭが搭載さ
れた半導体ペレット２Ａ、半導体ペレット２Ｂの夫々を
積層できる（相互にＤＲＡＭがミラー反転された２種類
の半導体ペレット２を用意する必要がない）ので、半導
体ペレット２の設計開発から製造が終了し樹脂封止型半
導体装置１として製品化されるまでに要する総合的な開
発期間が短縮できる。また、１種類のＤＲＡＭの設計開
発を行えばよいので、樹脂封止型半導体装置１の設計開
発コスト、製造コストのいずれも低減できる。（Ｃ）前
記半導体ペレット２Ａの一表面２０に搭載されたＤＲＡ
Ｍ、半導体ペレット２Ｂの一表面２０に搭載されたＤＲ
ＡＭの夫々が半導体ペレット２Ａの占有面積内（主に、
回ＤＲＡＭが配置されない空領域又は外部端子（ＢＰ）
２３３の配列領域）において形成された基板貫通孔２２
及び接続孔配線２３を通して電気的に接続され、半導体
ペレット２Ａの占有面積に前記基板貫通孔２２及び接続
孔配線２３を形成する領域の占有面積を重復できるの
で、この基板貫通孔２２及び接続孔配線２３を形成する
領域に相当する分（半導体ペレット２Ａ、半導体ペレッ
ト２Ｂの夫々のＤＲＡＭの間を電気的に接続する領域を
他に確保する分）、半導体ペレット２Ａ、２Ｂの夫々の
サイズを縮小でき、樹脂封止型半導体装置１の小型化が
図れる。（Ｄ）前記半導体ペレット２Ａの一表面２０に
搭載されたＤＲＡＭ、半導体ペレット２Ｂの一表面２０
に搭載されたＤＲＡＭの夫々が前記半導体ペレット２Ａ
の一表面２０と半導体ペレット２Ｂの裏面２１との間に
位置するリード３に電気的に接続され、しかも半導体ペ
レット２Ｂの接続孔配線２３は半導体ペレット２Ｂの厚
さに相当する極めて短い（例えば、ワイヤ５のワイヤ長
に比べて短い）配線長で形成されるので、リード３と半
導体ペレット２Ａに搭載されたＤＲＡＭ、半導体ペレッ
ト２Ｂに搭載されたＤＲＡＭの夫々との間の配線長を均
一化でき、短縮できる。つまり、リード３と半導体ペレ
ット２Ａに搭載されたＤＲＡＭ、半導体ペレット２Ｂに
搭載されたＤＲＡＭの夫々との配線長が短縮されると、
信号系配線の場合、信号伝達速度を速くでき、半導体ペ
レット２Ａ、半導体ペレット２Ｂの夫々に搭載されたＤ
ＲＡＭの回路動作速度の高速化が図れ、樹脂封止型半導
体装置１の動作速度の高速化が図れる。また、電源系配
線の場合、電源の揺れ（ノイズ）が発生する確率を低減
でき、若しくは電源の揺れを迅速に吸収できるので、半
導体ペレット２Ａ、半導体ペレット２Ｂの夫々に搭載さ
れるＤＲＡＭの回路動作上の信頼性を向上できる。ま
た、電源の揺れを低減できるので、連続した回路動作間
の待機時間を短縮し、半導体ペレット２Ａ、半導体ペレ
ット２Ｂの夫々に搭載されるＤＲＡＭの回路動作速度の
高速化が図れる。
【０１０８】（２）前記手段（１）に記載される樹脂封
止型半導体装置１において、以下の構成（Ａ）及び構成
（Ｂ）を備える。（Ａ）前記半導体ペレット２Ａの一表
面２０と対向する裏面２１に、前記半導体ペレット２Ａ
に搭載されたＤＲＡＭと実質的に同一のＤＲＡＭが搭載
された一表面２０を向い合わせて半導体ペレット２Ｃ
が、夫々の一表面２０に搭載された夫々のＤＲＡＭを重
復させ、夫々の厚さ方向を一致した状態で積層されると
ともに、前記半導体ペレット２Ｂの一表面２０に、前記
半導体ペレット２Ｂに搭載されたＤＲＡＭと実質的に同
一のＤＲＡＭが搭載された一表面２０と対向する裏面２
１を向い合わせて半導体ペレット２Ｄが、夫々の一表面
２０に搭載された夫々のＤＲＡＭを重復させ、夫々の厚
さ方向を一致した状態で積層され、（Ｂ）前記積層され
た半導体ペレット２Ａの一表面２０に搭載されたＤＲＡ
Ｍ、前記半導体ペレット２Ｃの一表面２０に搭載された
ＤＲＡＭの夫々が、前記半導体ペレット２Ａの一表面２
０から裏面２１に通じる基板貫通孔２２内に形成された
接続孔配線２３を通して電気的に接続されるとともに、
前記積層された半導体ペレット２Ｂの一表面２０に搭載
されたＤＲＡＭ、前記半導体ペレットの一表面に搭載さ
れた回路システムの夫々が、前記半導体ペレット２Ｄの
一表面２０から裏面２１に通じる基板貫通孔２２内に形
成された接続孔配線２３を通して電気的に接続される。
止型半導体装置１において、以下の構成（Ａ）及び構成
（Ｂ）を備える。（Ａ）前記半導体ペレット２Ａの一表
面２０と対向する裏面２１に、前記半導体ペレット２Ａ
に搭載されたＤＲＡＭと実質的に同一のＤＲＡＭが搭載
された一表面２０を向い合わせて半導体ペレット２Ｃ
が、夫々の一表面２０に搭載された夫々のＤＲＡＭを重
復させ、夫々の厚さ方向を一致した状態で積層されると
ともに、前記半導体ペレット２Ｂの一表面２０に、前記
半導体ペレット２Ｂに搭載されたＤＲＡＭと実質的に同
一のＤＲＡＭが搭載された一表面２０と対向する裏面２
１を向い合わせて半導体ペレット２Ｄが、夫々の一表面
２０に搭載された夫々のＤＲＡＭを重復させ、夫々の厚
さ方向を一致した状態で積層され、（Ｂ）前記積層され
た半導体ペレット２Ａの一表面２０に搭載されたＤＲＡ
Ｍ、前記半導体ペレット２Ｃの一表面２０に搭載された
ＤＲＡＭの夫々が、前記半導体ペレット２Ａの一表面２
０から裏面２１に通じる基板貫通孔２２内に形成された
接続孔配線２３を通して電気的に接続されるとともに、
前記積層された半導体ペレット２Ｂの一表面２０に搭載
されたＤＲＡＭ、前記半導体ペレットの一表面に搭載さ
れた回路システムの夫々が、前記半導体ペレット２Ｄの
一表面２０から裏面２１に通じる基板貫通孔２２内に形
成された接続孔配線２３を通して電気的に接続される。
【０１０９】この構成（２）によれば、前記構成（１）
の効果（１）の他に、以下の効果が得られる。（Ａ）前
記半導体ペレット２Ａの一表面２０に搭載されたＤＲＡ
Ｍ、半導体ペレット２Ｃの一表面２０に搭載されたＤＲ
ＡＭの夫々が半導体ペレット２Ａの占有面積内において
形成された基板貫通孔２２及び接続孔配線２３を通して
電気的に接続され、半導体ペレット２Ａの占有面積に前
記基板貫通孔２２及び接続孔配線２３を形成する領域の
占有面積を重復できるとともに、前記半導体ペレット２
Ｂの一表面２０に搭載されたＤＲＡＭ、半導体ペレット
２Ｄの一表面２０に搭載されたＤＲＡＭの夫々が半導体
ペレット２Ｄの占有面積内において形成された基板貫通
孔２２及び接続孔配線２３を通して電気的に接続され、
半導体ペレット２Ｄの占有面積に前記基板貫通孔２２及
び接続孔配線２３を形成する領域の占有面積を重復でき
るので、これらの基板貫通孔２２及び接続孔配線２３を
形成する領域に相当する分、半導体ペレット２Ａ及び半
導体ペレット２Ｄのサイズを縮小でき、樹脂封止型半導
体装置１の小型化が図れる。（Ｂ）前記半導体ペレット
２Ａの一表面２０に搭載されたＤＲＡＭ、半導体ペレッ
ト２Ｃの一表面２０に搭載されたＤＲＡＭの夫々が前記
半導体ペレット２Ａの厚さに相当する極めて短い配線長
で結線されるとともに、前記半導体ペレット２Ｂの一表
面２０に搭載されたＤＲＡＭ、半導体ペレット２Ｄの一
表面２０に搭載されたＤＲＡＭの夫々が前記半導体ペレ
ット２Ｄの厚さに相当する極めて短い配線長で結線さ
れ、リード３と半導体ペレット２Ｃに搭載されたＤＲＡ
Ｍ、半導体ペレット２Ｄに搭載されたＤＲＡＭの夫々と
の間の配線長を均一化でき、短縮できる（つまり、リー
ド３から半導体ペレット２Ａ乃至半導体ペレット２Ｄの
夫々に搭載される夫々のＤＲＡＭまでの配線長を均一化
でき、短縮できる）。この結果、樹脂封止型半導体装置
１の回路動作速度の高速化が図れ、又、樹脂封止型半導
体装置１の回路動作上の信頼性を向上できる。
の効果（１）の他に、以下の効果が得られる。（Ａ）前
記半導体ペレット２Ａの一表面２０に搭載されたＤＲＡ
Ｍ、半導体ペレット２Ｃの一表面２０に搭載されたＤＲ
ＡＭの夫々が半導体ペレット２Ａの占有面積内において
形成された基板貫通孔２２及び接続孔配線２３を通して
電気的に接続され、半導体ペレット２Ａの占有面積に前
記基板貫通孔２２及び接続孔配線２３を形成する領域の
占有面積を重復できるとともに、前記半導体ペレット２
Ｂの一表面２０に搭載されたＤＲＡＭ、半導体ペレット
２Ｄの一表面２０に搭載されたＤＲＡＭの夫々が半導体
ペレット２Ｄの占有面積内において形成された基板貫通
孔２２及び接続孔配線２３を通して電気的に接続され、
半導体ペレット２Ｄの占有面積に前記基板貫通孔２２及
び接続孔配線２３を形成する領域の占有面積を重復でき
るので、これらの基板貫通孔２２及び接続孔配線２３を
形成する領域に相当する分、半導体ペレット２Ａ及び半
導体ペレット２Ｄのサイズを縮小でき、樹脂封止型半導
体装置１の小型化が図れる。（Ｂ）前記半導体ペレット
２Ａの一表面２０に搭載されたＤＲＡＭ、半導体ペレッ
ト２Ｃの一表面２０に搭載されたＤＲＡＭの夫々が前記
半導体ペレット２Ａの厚さに相当する極めて短い配線長
で結線されるとともに、前記半導体ペレット２Ｂの一表
面２０に搭載されたＤＲＡＭ、半導体ペレット２Ｄの一
表面２０に搭載されたＤＲＡＭの夫々が前記半導体ペレ
ット２Ｄの厚さに相当する極めて短い配線長で結線さ
れ、リード３と半導体ペレット２Ｃに搭載されたＤＲＡ
Ｍ、半導体ペレット２Ｄに搭載されたＤＲＡＭの夫々と
の間の配線長を均一化でき、短縮できる（つまり、リー
ド３から半導体ペレット２Ａ乃至半導体ペレット２Ｄの
夫々に搭載される夫々のＤＲＡＭまでの配線長を均一化
でき、短縮できる）。この結果、樹脂封止型半導体装置
１の回路動作速度の高速化が図れ、又、樹脂封止型半導
体装置１の回路動作上の信頼性を向上できる。
【０１１０】（３）前記手段（１）に記載される半導体
ペレット２Ｂに搭載されるＤＲＡＭは少なくとも２個に
分割され（前記図３中、上側の２個のブロックと下側の
２個のブロックとに分割され）、この半導体ペレット２
ＢはＤＲＡＭが２個に分割された夫々の間において前記
基板貫通孔２２及び接続孔配線２３が配置される、又は
前記手段（２）に記載される半導体ペレット２Ａ若しく
は半導体ペレット２Ｄに搭載されるＤＲＡＭは少なくと
も２個（上述と同様）に分割され、この半導体ペレット
２Ａ若しくは半導体ペレット２ＤはＤＲＡＭが２個に分
割された夫々の間において前記基板貫通孔２２及び接続
孔配線２３が配置される。
ペレット２Ｂに搭載されるＤＲＡＭは少なくとも２個に
分割され（前記図３中、上側の２個のブロックと下側の
２個のブロックとに分割され）、この半導体ペレット２
ＢはＤＲＡＭが２個に分割された夫々の間において前記
基板貫通孔２２及び接続孔配線２３が配置される、又は
前記手段（２）に記載される半導体ペレット２Ａ若しく
は半導体ペレット２Ｄに搭載されるＤＲＡＭは少なくと
も２個（上述と同様）に分割され、この半導体ペレット
２Ａ若しくは半導体ペレット２ＤはＤＲＡＭが２個に分
割された夫々の間において前記基板貫通孔２２及び接続
孔配線２３が配置される。
【０１１１】この構成（３）によれば、前記構成（１）
の効果（１）の他に、前記半導体ペレット２Ｂに搭載さ
れるＤＲＡＭの２個に分割されたうちの一方と接続孔配
線２３とを接続する配線（例えば、配線２３３）、他方
と接続孔配線２３とを接続する配線の夫々の配線長を均
一化ししかも短縮でき、ＤＲＡＭの動作速度を律則し遅
延させる配線長の長い配線を低減できる。この結果、前
記配線長が均一化された配線が信号系配線の場合、配線
の信号伝達速度を速くできるので、半導体ペレット２Ｂ
に搭載されたＤＲＡＭの回路動作速度の高速化が図れ、
樹脂封止型半導体装置１の動作速度の高速化が図れる。
配線が電源系配線の場合、電源の揺れが発生する確率を
低減でき、若しくは電源の揺れを迅速に吸収できるの
で、半導体ペレット２Ｂの夫々に搭載されるＤＲＡＭの
回路動作上の信頼性を向上できる。さらに、配線が電源
系配線の場合、連続した回路動作間の待機時間を短縮
し、半導体ペレット２Ｂに搭載されるＤＲＡＭの回路動
作速度の高速化が図れるので、樹脂封止型半導体装置１
の動作速度の高速化が図れる。この効果は、樹脂封止型
半導体装置１にＬＯＣ構造を採用したことによる効果で
もある。
の効果（１）の他に、前記半導体ペレット２Ｂに搭載さ
れるＤＲＡＭの２個に分割されたうちの一方と接続孔配
線２３とを接続する配線（例えば、配線２３３）、他方
と接続孔配線２３とを接続する配線の夫々の配線長を均
一化ししかも短縮でき、ＤＲＡＭの動作速度を律則し遅
延させる配線長の長い配線を低減できる。この結果、前
記配線長が均一化された配線が信号系配線の場合、配線
の信号伝達速度を速くできるので、半導体ペレット２Ｂ
に搭載されたＤＲＡＭの回路動作速度の高速化が図れ、
樹脂封止型半導体装置１の動作速度の高速化が図れる。
配線が電源系配線の場合、電源の揺れが発生する確率を
低減でき、若しくは電源の揺れを迅速に吸収できるの
で、半導体ペレット２Ｂの夫々に搭載されるＤＲＡＭの
回路動作上の信頼性を向上できる。さらに、配線が電源
系配線の場合、連続した回路動作間の待機時間を短縮
し、半導体ペレット２Ｂに搭載されるＤＲＡＭの回路動
作速度の高速化が図れるので、樹脂封止型半導体装置１
の動作速度の高速化が図れる。この効果は、樹脂封止型
半導体装置１にＬＯＣ構造を採用したことによる効果で
もある。
【０１１２】また、前記構成（２）の効果（２）の他
に、前記半導体ペレット２Ａ若しくは半導体ペレット２
Ｄに搭載されるＤＲＡＭの２個に分割されたうちの一方
と接続孔配線２３とを接続する配線、他方と接続孔配線
２３とを接続する配線の夫々の配線長を均一化ししかも
短縮でき、ＤＲＡＭの動作速度を律則し遅延させる配線
長の長い配線を低減できる。この結果、前記配線長が均
一化された配線が信号系配線の場合、配線の信号伝達速
度を速くできるので、半導体ペレット２Ａ若しくは半導
体ペレット２Ｄに搭載されたＤＲＡＭの回路動作速度の
高速化が図れ、樹脂封止型半導体装置１の動作速度の高
速化が図れる。配線が電源系配線の場合、電源の揺れが
発生する確率を低減でき、若しくは電源の揺れを迅速に
吸収できるので、半導体ペレット２Ａ若しくは半導体ペ
レット２Ｄの夫々に搭載されるＤＲＡＭの回路動作上の
信頼性を向上できる。さらに、配線が電源系配線の場
合、連続した回路動作間の待機時間を短縮し、半導体ペ
レット２Ａ若しくは半導体ペレット２Ｄに搭載されるＤ
ＲＡＭの回路動作速度の高速化が図れるので、樹脂封止
型半導体装置１の動作速度の高速化が図れる。
に、前記半導体ペレット２Ａ若しくは半導体ペレット２
Ｄに搭載されるＤＲＡＭの２個に分割されたうちの一方
と接続孔配線２３とを接続する配線、他方と接続孔配線
２３とを接続する配線の夫々の配線長を均一化ししかも
短縮でき、ＤＲＡＭの動作速度を律則し遅延させる配線
長の長い配線を低減できる。この結果、前記配線長が均
一化された配線が信号系配線の場合、配線の信号伝達速
度を速くできるので、半導体ペレット２Ａ若しくは半導
体ペレット２Ｄに搭載されたＤＲＡＭの回路動作速度の
高速化が図れ、樹脂封止型半導体装置１の動作速度の高
速化が図れる。配線が電源系配線の場合、電源の揺れが
発生する確率を低減でき、若しくは電源の揺れを迅速に
吸収できるので、半導体ペレット２Ａ若しくは半導体ペ
レット２Ｄの夫々に搭載されるＤＲＡＭの回路動作上の
信頼性を向上できる。さらに、配線が電源系配線の場
合、連続した回路動作間の待機時間を短縮し、半導体ペ
レット２Ａ若しくは半導体ペレット２Ｄに搭載されるＤ
ＲＡＭの回路動作速度の高速化が図れるので、樹脂封止
型半導体装置１の動作速度の高速化が図れる。
【０１１３】（４）前記構成（３）に記載される基板貫
通孔２２は半導体ペレット２Ｂ又は半導体ペレット２Ａ
若しくは半導体ペレット２Ｄの一表面２０に配置される
外部端子２４（Ｆ）と重復する領域に配置され、この外
部端子２４（Ｆ）と基板貫通孔２２内に形成された接続
孔配線２３が前記重復する領域において電気的に接続さ
れる。
通孔２２は半導体ペレット２Ｂ又は半導体ペレット２Ａ
若しくは半導体ペレット２Ｄの一表面２０に配置される
外部端子２４（Ｆ）と重復する領域に配置され、この外
部端子２４（Ｆ）と基板貫通孔２２内に形成された接続
孔配線２３が前記重復する領域において電気的に接続さ
れる。
【０１１４】この構成（４）によれば、前記構成（３）
の効果（３）の他に、以下の効果が得られる。（Ａ）前
記半導体ペレット２Ｂ又は半導体ペレット２Ａ若しくは
半導体ペレット２Ｄの一表面２０に配置される外部端子
２４（Ｆ）、接続孔配線２２の夫々を結線する配線長を
短縮でき（実質的に結線領域を廃止でき）、信号系外部
端子２４Ｓの場合、信号伝達速度を速くできるので、Ｄ
ＲＡＭの回路動作速度の高速化が図れ、樹脂封止型半導
体装置１の動作速度の高速化が図れる。また、電源系外
部端子２４Ｖの場合、電源の揺れが発生する確率を低減
でき、若しくは電源の揺れを迅速に吸収できるので、Ｄ
ＲＡＭの回路動作上の信頼性を向上できる。また、電源
系外部端子２４Ｖの場合、連続した回路動作間の待機時
間を短縮し、回路システムの回路動作速度の高速化が図
れるので、樹脂封止型半導体装置１の動作速度の高速化
が図れる。（Ｂ）前記半導体ペレット２Ｂ又は半導体ペ
レット２Ａ若しくは半導体ペレット２Ｄの一表面２０に
配置される外部端子２４Ｓ及び２４Ｖの占有面積に基板
貫通孔２２及び接続孔配線２３の占有面積を重復し、基
板貫通孔２２及び接続孔配線２３を配置する領域に相当
する分、半導体ペレット２Ｂ又は半導体ペレット２Ａ若
しくは半導体ペレット２Ｄのサイズを縮小できるので、
樹脂封止型半導体装置１の小型化が図れる。
の効果（３）の他に、以下の効果が得られる。（Ａ）前
記半導体ペレット２Ｂ又は半導体ペレット２Ａ若しくは
半導体ペレット２Ｄの一表面２０に配置される外部端子
２４（Ｆ）、接続孔配線２２の夫々を結線する配線長を
短縮でき（実質的に結線領域を廃止でき）、信号系外部
端子２４Ｓの場合、信号伝達速度を速くできるので、Ｄ
ＲＡＭの回路動作速度の高速化が図れ、樹脂封止型半導
体装置１の動作速度の高速化が図れる。また、電源系外
部端子２４Ｖの場合、電源の揺れが発生する確率を低減
でき、若しくは電源の揺れを迅速に吸収できるので、Ｄ
ＲＡＭの回路動作上の信頼性を向上できる。また、電源
系外部端子２４Ｖの場合、連続した回路動作間の待機時
間を短縮し、回路システムの回路動作速度の高速化が図
れるので、樹脂封止型半導体装置１の動作速度の高速化
が図れる。（Ｂ）前記半導体ペレット２Ｂ又は半導体ペ
レット２Ａ若しくは半導体ペレット２Ｄの一表面２０に
配置される外部端子２４Ｓ及び２４Ｖの占有面積に基板
貫通孔２２及び接続孔配線２３の占有面積を重復し、基
板貫通孔２２及び接続孔配線２３を配置する領域に相当
する分、半導体ペレット２Ｂ又は半導体ペレット２Ａ若
しくは半導体ペレット２Ｄのサイズを縮小できるので、
樹脂封止型半導体装置１の小型化が図れる。
【０１１５】（５）前記手段（４）に記載される樹脂封
止型半導体装置１は、半導体ペレット２Ａの一表面２０
上に絶縁体４を介在し延在する内部リード３Ａ（及び電
源系内部リード３Ｄ）の一端に半導体ペレット２Ａの一
表面２０に配置された外部端子２４（Ｆ）が電気的に接
続されるとともに、前記半導体ペレット２Ｂの裏面２１
に絶縁体４を介在し延在する内部リード３Ｃ（及び電源
系内部リード３Ｅ）の一端に半導体ペレット２Ｂの裏面
２１に配置された外部端子２４（ＵＦ）が電気的に接続
され、前記半導体ペレット２Ａ及び半導体ペレット２
Ｂ、又は半導体ペレット２Ａ乃至２Ｄ、前記内部リード
３Ａの一端側、内部リード３Ｃの一端側の夫々が樹脂封
止体６で封止される。なお、後述するが、後述する実施
例３（図９参照）において説明するが、１本の内部リー
ド３Ａの上側表面に半導体ペレット２Ｂ及び２Ｄ、下側
表面に半導体ペレット２Ａ及び２Ｃの夫々を構成しても
よい。
止型半導体装置１は、半導体ペレット２Ａの一表面２０
上に絶縁体４を介在し延在する内部リード３Ａ（及び電
源系内部リード３Ｄ）の一端に半導体ペレット２Ａの一
表面２０に配置された外部端子２４（Ｆ）が電気的に接
続されるとともに、前記半導体ペレット２Ｂの裏面２１
に絶縁体４を介在し延在する内部リード３Ｃ（及び電源
系内部リード３Ｅ）の一端に半導体ペレット２Ｂの裏面
２１に配置された外部端子２４（ＵＦ）が電気的に接続
され、前記半導体ペレット２Ａ及び半導体ペレット２
Ｂ、又は半導体ペレット２Ａ乃至２Ｄ、前記内部リード
３Ａの一端側、内部リード３Ｃの一端側の夫々が樹脂封
止体６で封止される。なお、後述するが、後述する実施
例３（図９参照）において説明するが、１本の内部リー
ド３Ａの上側表面に半導体ペレット２Ｂ及び２Ｄ、下側
表面に半導体ペレット２Ａ及び２Ｃの夫々を構成しても
よい。
【０１１６】この構成（５）によれば、前記構成（４）
の効果（４）の他に、以下の効果が得られる。（Ａ）前
記半導体ペレット２Ａ又は半導体ペレット２Ｂの占有面
積内にリード３の一端側つまりリード３の内部リード３
Ａ及び３Ｃを延在し、前記半導体ペレット２Ａ又は半導
体ペレット２Ｂの外周囲において内部リード３Ａ及び３
Ｂの引き伸しを減少できるので、内部リード３Ａ及び３
Ｂの引き伸しの減少に相当する分、樹脂封止体６の占有
面積を縮小し、樹脂封止型半導体装置１の小型化が図れ
る。この効果は、樹脂封止型半導体装置１にＬＯＣ構造
を採用したことによる効果でもある。（Ｂ）前記効果
（Ａ）に基づき、前記リード３のリード長を縮小でき、
信号系内部リード３Ａ及び３Ｃの場合、信号伝達速度を
速くできるので、半導体ペレット２Ａ又は半導体ペレッ
ト２Ｂに搭載されたＤＲＡＭの回路動作速度の高速化が
図れ、樹脂封止型半導体装置１の動作速度の高速化が図
れる。また、電源系内部リード３Ｄ及び３Ｅの場合、電
源の揺れが発生する確率を低減でき、若しくは電源の揺
れを迅速に吸収できるので、半導体ペレット２Ａ若しく
は半導体ペレット２Ｂに搭載されるＤＲＡＭの回路動作
上の信頼性を向上でき、樹脂封止型半導体装置１の動作
信頼性を向上できる。また、電源系内部リード３Ｄ及び
３Ｅの場合、連続した回路動作間の待機時間を短縮し、
半導体ペレット２Ａ若しくは半導体ペレット２Ｂに搭載
されるＤＲＡＭの回路動作速度の高速化が図れるので、
樹脂封止型半導体装置１の動作速度の高速化が図れる。
この効果は、樹脂封止型半導体装置１にＬＯＣ構造を採
用したことによる効果でもある。
の効果（４）の他に、以下の効果が得られる。（Ａ）前
記半導体ペレット２Ａ又は半導体ペレット２Ｂの占有面
積内にリード３の一端側つまりリード３の内部リード３
Ａ及び３Ｃを延在し、前記半導体ペレット２Ａ又は半導
体ペレット２Ｂの外周囲において内部リード３Ａ及び３
Ｂの引き伸しを減少できるので、内部リード３Ａ及び３
Ｂの引き伸しの減少に相当する分、樹脂封止体６の占有
面積を縮小し、樹脂封止型半導体装置１の小型化が図れ
る。この効果は、樹脂封止型半導体装置１にＬＯＣ構造
を採用したことによる効果でもある。（Ｂ）前記効果
（Ａ）に基づき、前記リード３のリード長を縮小でき、
信号系内部リード３Ａ及び３Ｃの場合、信号伝達速度を
速くできるので、半導体ペレット２Ａ又は半導体ペレッ
ト２Ｂに搭載されたＤＲＡＭの回路動作速度の高速化が
図れ、樹脂封止型半導体装置１の動作速度の高速化が図
れる。また、電源系内部リード３Ｄ及び３Ｅの場合、電
源の揺れが発生する確率を低減でき、若しくは電源の揺
れを迅速に吸収できるので、半導体ペレット２Ａ若しく
は半導体ペレット２Ｂに搭載されるＤＲＡＭの回路動作
上の信頼性を向上でき、樹脂封止型半導体装置１の動作
信頼性を向上できる。また、電源系内部リード３Ｄ及び
３Ｅの場合、連続した回路動作間の待機時間を短縮し、
半導体ペレット２Ａ若しくは半導体ペレット２Ｂに搭載
されるＤＲＡＭの回路動作速度の高速化が図れるので、
樹脂封止型半導体装置１の動作速度の高速化が図れる。
この効果は、樹脂封止型半導体装置１にＬＯＣ構造を採
用したことによる効果でもある。
【０１１７】（６）一表面２０にＤＲＡＭが搭載された
半導体ペレット２がその厚さ方向に複数個積層され、こ
の複数個積層された半導体ペレット２の夫々の一表面２
０に配置される複数個の外部端子（ＢＰ）２３３の夫々
が複数本のリード３の一端の夫々に個々に電気的に接続
される樹脂封止型半導体装置１において、以下の構成
（Ａ）乃至構成（Ｃ）を備える。（Ａ）いずれも実質的
に同一のＤＲＡＭが一表面２０に搭載される半導体ペレ
ット２Ａ、半導体ペレット２Ｂの夫々を有し、この半導
体ペレット２Ａ、半導体ペレット２Ｂの夫々が、夫々の
一表面２０に搭載された夫々のＤＲＡＭを重復させ、半
導体ペレット２Ａの一表面２０に半導体ペレット２Ｂの
一表面２０と対向する裏面２１を向い合わせ、半導体ペ
レット２Ａ、半導体ペレット２Ｂの夫々の厚さ方向を一
致した状態で、順次積層され、（Ｂ）前記半導体ペレッ
ト２Ａの一表面２０に配置される複数個の外部端子２４
（Ｆ）のうち一部の複数個の信号系外部端子２４Ｓ、前
記半導体ペレット２Ｂの一表面２０から裏面２１に通じ
る基板貫通孔２２内に形成された接続孔配線２３を通し
て一表面２０に搭載されたＤＲＡＭに接続される裏面２
１に配置された複数個の外部端子２４（ＵＦ）のうち一
部の複数個の信号系外部端子２４Ｓの夫々が、前記半導
体ペレット２Ａの一表面２０若しくは裏面２１又は半導
体ペレット２Ｂの一表面２０若しくは裏面２１に絶縁体
４を介在し、複数本のリード３のうち、同一方向に延在
する一部の複数本の信号系内部リード３Ａ又は３Ｃの一
端の夫々に電気的に接続され、（Ｃ）前記半導体ペレッ
ト２Ａの一表面２０に配置された一部の複数個の信号系
外部端子２４Ｓ又は前記半導体ペレット２Ｂの裏面２１
に配置された一部の複数個の信号系外部端子２４Ｓの夫
々と前記一部の複数本の信号系内部リード３Ａ又は３Ｃ
の一端の夫々との間に、前記複数本の信号系内部リード
３Ａ又は３Ｃの延在方向と交差する方向に延在する、複
数本のリード３のうちの残部の電源系内部リード３Ｄ又
は３Ｅが配置され、この電源系内部リード３Ｄ又は３Ｅ
が、前記半導体ペレット２Ａ又は２Ｂの一表面２０に配
置された複数個の外部端子２４（Ｆ）のうちの残部の複
数個の電源系外部端子２４Ｖ、前記半導体ペレット２Ｂ
の裏面２１に配置された複数個の外部端子２４（ＵＦ）
のうちの残部の複数個の電源系外部端子２４Ｖの夫々に
電気的に接続される。
半導体ペレット２がその厚さ方向に複数個積層され、こ
の複数個積層された半導体ペレット２の夫々の一表面２
０に配置される複数個の外部端子（ＢＰ）２３３の夫々
が複数本のリード３の一端の夫々に個々に電気的に接続
される樹脂封止型半導体装置１において、以下の構成
（Ａ）乃至構成（Ｃ）を備える。（Ａ）いずれも実質的
に同一のＤＲＡＭが一表面２０に搭載される半導体ペレ
ット２Ａ、半導体ペレット２Ｂの夫々を有し、この半導
体ペレット２Ａ、半導体ペレット２Ｂの夫々が、夫々の
一表面２０に搭載された夫々のＤＲＡＭを重復させ、半
導体ペレット２Ａの一表面２０に半導体ペレット２Ｂの
一表面２０と対向する裏面２１を向い合わせ、半導体ペ
レット２Ａ、半導体ペレット２Ｂの夫々の厚さ方向を一
致した状態で、順次積層され、（Ｂ）前記半導体ペレッ
ト２Ａの一表面２０に配置される複数個の外部端子２４
（Ｆ）のうち一部の複数個の信号系外部端子２４Ｓ、前
記半導体ペレット２Ｂの一表面２０から裏面２１に通じ
る基板貫通孔２２内に形成された接続孔配線２３を通し
て一表面２０に搭載されたＤＲＡＭに接続される裏面２
１に配置された複数個の外部端子２４（ＵＦ）のうち一
部の複数個の信号系外部端子２４Ｓの夫々が、前記半導
体ペレット２Ａの一表面２０若しくは裏面２１又は半導
体ペレット２Ｂの一表面２０若しくは裏面２１に絶縁体
４を介在し、複数本のリード３のうち、同一方向に延在
する一部の複数本の信号系内部リード３Ａ又は３Ｃの一
端の夫々に電気的に接続され、（Ｃ）前記半導体ペレッ
ト２Ａの一表面２０に配置された一部の複数個の信号系
外部端子２４Ｓ又は前記半導体ペレット２Ｂの裏面２１
に配置された一部の複数個の信号系外部端子２４Ｓの夫
々と前記一部の複数本の信号系内部リード３Ａ又は３Ｃ
の一端の夫々との間に、前記複数本の信号系内部リード
３Ａ又は３Ｃの延在方向と交差する方向に延在する、複
数本のリード３のうちの残部の電源系内部リード３Ｄ又
は３Ｅが配置され、この電源系内部リード３Ｄ又は３Ｅ
が、前記半導体ペレット２Ａ又は２Ｂの一表面２０に配
置された複数個の外部端子２４（Ｆ）のうちの残部の複
数個の電源系外部端子２４Ｖ、前記半導体ペレット２Ｂ
の裏面２１に配置された複数個の外部端子２４（ＵＦ）
のうちの残部の複数個の電源系外部端子２４Ｖの夫々に
電気的に接続される。
【０１１８】この構成（６）によれば、前記構成（１）
の効果（１）の効果（Ａ）乃至効果（Ｃ）の他に、前記
半導体ペレット２Ａの一表面２０に配置される複数個の
電源系外部端子２４Ｖ又は前記半導体ペレット２Ｂの裏
面２１に配置される複数個の電源系外部端子２４Ｖの夫
々の配列方向に沿って電源系リード３Ｄ又は３Ｅが配置
され、この電源系リード３Ｄ又は３Ｅといずれかの電源
系外部端子２４Ｖの夫々との間においても最短距離で電
気的な接続が行えるので、電源の揺れが発生する確率を
低減でき、若しくは電源の揺れを迅速に吸収できるの
で、半導体ペレット２Ａ、半導体ペレット２Ｂの夫々に
搭載されるＤＲＡＭの回路動作上の信頼性を向上でき
る。また、電源の揺れを低減できるので、連続した回路
動作間の待機時間を短縮し、半導体ペレット２Ａ、半導
体ペレット２Ｂの夫々に搭載されるＤＲＡＭの回路動作
速度の高速化が図れる。
の効果（１）の効果（Ａ）乃至効果（Ｃ）の他に、前記
半導体ペレット２Ａの一表面２０に配置される複数個の
電源系外部端子２４Ｖ又は前記半導体ペレット２Ｂの裏
面２１に配置される複数個の電源系外部端子２４Ｖの夫
々の配列方向に沿って電源系リード３Ｄ又は３Ｅが配置
され、この電源系リード３Ｄ又は３Ｅといずれかの電源
系外部端子２４Ｖの夫々との間においても最短距離で電
気的な接続が行えるので、電源の揺れが発生する確率を
低減でき、若しくは電源の揺れを迅速に吸収できるの
で、半導体ペレット２Ａ、半導体ペレット２Ｂの夫々に
搭載されるＤＲＡＭの回路動作上の信頼性を向上でき
る。また、電源の揺れを低減できるので、連続した回路
動作間の待機時間を短縮し、半導体ペレット２Ａ、半導
体ペレット２Ｂの夫々に搭載されるＤＲＡＭの回路動作
速度の高速化が図れる。
【０１１９】（７）一表面２０にＤＲＡＭが搭載された
半導体ペレット２がその厚さ方向に複数個積層される樹
脂封止型半導体装置１において、以下の構成（Ａ）乃至
構成（Ｃ）を備える。（Ａ）いずれも実質的に同一のＤ
ＲＡＭが一表面２０に搭載される半導体ペレット２Ａ、
２Ｃの夫々（又は半導体ペレット２Ｄ、２Ｂの夫々）を
有し、この半導体ペレット２Ａ、半導体ペレット２Ｃの
夫々が、夫々の一表面２０に搭載された夫々のＤＲＡＭ
を重復させ、半導体ペレット２Ｃの一表面２０に半導体
ペレット２Ａの一表面２０と対向する裏面２１を向い合
わせ、半導体ペレット２Ａ、半導体ペレット２Ｃの夫々
の厚さ方向を一致した状態で、順次積層され、（Ｂ）前
記半導体ペレット２Ｃの一表面２０の中央領域に配置さ
れる外部端子２４（Ｆ）、前記半導体ペレット２Ａの一
表面２０から裏面２１に通じる基板貫通孔２２内に形成
された接続孔配線２３を通して一表面２０に搭載された
ＤＲＡＭに接続される裏面２１の中央領域に配置された
外部端子２４（ＵＦ）の夫々が、半田電極２５を介在し
て電気的に接続されるとともに、（Ｃ）前記半導体ペレ
ット２Ｃの一表面２０と半導体ペレット２Ａの裏面２１
との間であって、前記半導体ペレット２Ｃの一表面２０
の周辺領域に、前記半田電極２５と同一材料で形成さ
れ、電気的な機能を持たず、かつ前記半導体ペレット２
Ａ、半導体ペレット２Ｃの夫々を機械的に保持する（補
強する）ダミー半田層２５Ｄを設ける。
半導体ペレット２がその厚さ方向に複数個積層される樹
脂封止型半導体装置１において、以下の構成（Ａ）乃至
構成（Ｃ）を備える。（Ａ）いずれも実質的に同一のＤ
ＲＡＭが一表面２０に搭載される半導体ペレット２Ａ、
２Ｃの夫々（又は半導体ペレット２Ｄ、２Ｂの夫々）を
有し、この半導体ペレット２Ａ、半導体ペレット２Ｃの
夫々が、夫々の一表面２０に搭載された夫々のＤＲＡＭ
を重復させ、半導体ペレット２Ｃの一表面２０に半導体
ペレット２Ａの一表面２０と対向する裏面２１を向い合
わせ、半導体ペレット２Ａ、半導体ペレット２Ｃの夫々
の厚さ方向を一致した状態で、順次積層され、（Ｂ）前
記半導体ペレット２Ｃの一表面２０の中央領域に配置さ
れる外部端子２４（Ｆ）、前記半導体ペレット２Ａの一
表面２０から裏面２１に通じる基板貫通孔２２内に形成
された接続孔配線２３を通して一表面２０に搭載された
ＤＲＡＭに接続される裏面２１の中央領域に配置された
外部端子２４（ＵＦ）の夫々が、半田電極２５を介在し
て電気的に接続されるとともに、（Ｃ）前記半導体ペレ
ット２Ｃの一表面２０と半導体ペレット２Ａの裏面２１
との間であって、前記半導体ペレット２Ｃの一表面２０
の周辺領域に、前記半田電極２５と同一材料で形成さ
れ、電気的な機能を持たず、かつ前記半導体ペレット２
Ａ、半導体ペレット２Ｃの夫々を機械的に保持する（補
強する）ダミー半田層２５Ｄを設ける。
【０１２０】この構成（７）によれば、前記構成（１）
の効果（１）の効果（Ａ）乃至効果（Ｃ）の他に、以下
の作用効果が得られる。前記半導体ペレット２Ａと半導
体ペレット２Ｃとの間に機械的な安定性を確保でき、半
導体ペレット２Ｃの一表面２０の中央領域に配置される
外部端子２４（Ｆ）、半導体ペレット２Ａの裏面２１の
中央領域に配置される外部端子２４（ＵＦ）の夫々の電
気的な接続部分にその電気的な接続部分を中心とするモ
ーメント等の外力の発生を低減できるので、前記電気的
な接続部分（特に、半田電極２５）の損傷や破壊を防止
し、樹脂封止型半導体装置１の電気的信頼性や機械的信
頼性を向上できる。
の効果（１）の効果（Ａ）乃至効果（Ｃ）の他に、以下
の作用効果が得られる。前記半導体ペレット２Ａと半導
体ペレット２Ｃとの間に機械的な安定性を確保でき、半
導体ペレット２Ｃの一表面２０の中央領域に配置される
外部端子２４（Ｆ）、半導体ペレット２Ａの裏面２１の
中央領域に配置される外部端子２４（ＵＦ）の夫々の電
気的な接続部分にその電気的な接続部分を中心とするモ
ーメント等の外力の発生を低減できるので、前記電気的
な接続部分（特に、半田電極２５）の損傷や破壊を防止
し、樹脂封止型半導体装置１の電気的信頼性や機械的信
頼性を向上できる。
【０１２１】（実 施 例 ２）本実施例２は、ＳＯＰ構
造を採用する樹脂封止型半導体装置において、複数個積
層された半導体ペレットのうち、最下層に位置する半導
体ペレット側から複数個の夫々の半導体ペレットに信号
及び電源を供給する、本発明の第２実施例である。
造を採用する樹脂封止型半導体装置において、複数個積
層された半導体ペレットのうち、最下層に位置する半導
体ペレット側から複数個の夫々の半導体ペレットに信号
及び電源を供給する、本発明の第２実施例である。
【０１２２】本発明の実施例２であるＳＯＰ構造を採用
する樹脂封止型半導体装置の基本構造を図８（要部断面
図）に示す。
する樹脂封止型半導体装置の基本構造を図８（要部断面
図）に示す。
【０１２３】本実施例２のＳＯＰ構造を採用する樹脂封
止型半導体装置１は、図８に示すように、前記実施例１
と同様に、同一のＤＲＡＭが搭載された４個の半導体ペ
レット２Ａ乃至２Ｄが積層される。半導体ペレット２Ａ
乃至２Ｄの夫々の一表面２０に搭載された夫々のＤＲＡ
Ｍは、最下層に位置する半導体ペレット２Ａの裏面２１
に引き回わされた内部リード３Ａ、３Ｄの夫々から信号
が伝達され、電源が供給される。つまり、本実施例２の
樹脂封止型半導体装置１はＣＯＬ構造が採用される。
止型半導体装置１は、図８に示すように、前記実施例１
と同様に、同一のＤＲＡＭが搭載された４個の半導体ペ
レット２Ａ乃至２Ｄが積層される。半導体ペレット２Ａ
乃至２Ｄの夫々の一表面２０に搭載された夫々のＤＲＡ
Ｍは、最下層に位置する半導体ペレット２Ａの裏面２１
に引き回わされた内部リード３Ａ、３Ｄの夫々から信号
が伝達され、電源が供給される。つまり、本実施例２の
樹脂封止型半導体装置１はＣＯＬ構造が採用される。
【０１２４】このように、本実施例２のＳＯＰ構造を採
用する樹脂封止型半導体装置１によれば、前記実施例１
の効果とほぼ同様の効果を得ることができる。
用する樹脂封止型半導体装置１によれば、前記実施例１
の効果とほぼ同様の効果を得ることができる。
【０１２５】（実 施 例 ３）本実施例３は、ＳＯＰ構
造を採用する樹脂封止型半導体装置において、信号系内
部リード、電源系内部リードの夫々を別々の層で構成す
るとともに、ワイヤを廃止し、半導体ペレットの外部端
子とリードとの間が電極を介在して接続される、本発明
の第３実施例である。
造を採用する樹脂封止型半導体装置において、信号系内
部リード、電源系内部リードの夫々を別々の層で構成す
るとともに、ワイヤを廃止し、半導体ペレットの外部端
子とリードとの間が電極を介在して接続される、本発明
の第３実施例である。
【０１２６】本発明の実施例３であるＳＯＰ構造を採用
する樹脂封止型半導体装置の基本構造を図９（要部断面
図）、図１０（封止体の一部を取り除いた平面図）の夫
々に示す。
する樹脂封止型半導体装置の基本構造を図９（要部断面
図）、図１０（封止体の一部を取り除いた平面図）の夫
々に示す。
【０１２７】本実施例３のＳＯＰ構造を採用する樹脂封
止型半導体装置１は、図９、図１０の夫々に示すよう
に、基本的に前記実施例１と同様に４個の半導体ペレッ
ト２Ａ乃至２Ｄが積層される。
止型半導体装置１は、図９、図１０の夫々に示すよう
に、基本的に前記実施例１と同様に４個の半導体ペレッ
ト２Ａ乃至２Ｄが積層される。
【０１２８】この複数個の半導体ペレット２Ａ乃至２Ｄ
の夫々の一表面２０に搭載された夫々のＤＲＡＭには、
中間に位置する半導体ペレット２Ａ、２Ｂの夫々の間に
配置された信号系内部リード３Ａを通して信号が伝達さ
れる。また、複数個の半導体ペレット２Ａ乃至２Ｄの夫
々の一表面２０に搭載された夫々のＤＲＡＭには、最下
層に位置する半導体ペレット２Ｃの裏面２１に引き回わ
された電源系内部リード３Ｄ、最上層に位置する半導体
ペレット２Ｄの一表面２０に引き回わされた電源系内部
リード３Ｅの夫々を通して電源が供給される。つまり、
信号系内部リード３Ａ、電源系内部リード３Ｄ、３Ｅの
夫々は樹脂封止体６の内部において別々の層（本実施例
３の場合、３枚のリードフレームが使用される）で構成
される。
の夫々の一表面２０に搭載された夫々のＤＲＡＭには、
中間に位置する半導体ペレット２Ａ、２Ｂの夫々の間に
配置された信号系内部リード３Ａを通して信号が伝達さ
れる。また、複数個の半導体ペレット２Ａ乃至２Ｄの夫
々の一表面２０に搭載された夫々のＤＲＡＭには、最下
層に位置する半導体ペレット２Ｃの裏面２１に引き回わ
された電源系内部リード３Ｄ、最上層に位置する半導体
ペレット２Ｄの一表面２０に引き回わされた電源系内部
リード３Ｅの夫々を通して電源が供給される。つまり、
信号系内部リード３Ａ、電源系内部リード３Ｄ、３Ｅの
夫々は樹脂封止体６の内部において別々の層（本実施例
３の場合、３枚のリードフレームが使用される）で構成
される。
【０１２９】同図９及び図１０に示すように、半導体ペ
レット２Ａの一表面２０に配置される信号系外部端子２
４Ｓ（Ｆ）、半導体ペレット２Ｂの裏面２１に配置され
る信号系外部端子２４Ｓ（ＵＦ）の夫々と信号系内部リ
ード３Ａとは半田電極２５を通して電気的かつ機械的に
接続される。また、半田電極２５に変えてＡｕ電極を使
用してもよい。半導体ペレット２Ｃの一表面２０に配置
される信号系外部端子２４Ｓは半導体ペレット２Ａの裏
面２１の信号系外部端子２４Ｓ及び半田電極２５を通し
て電気的に接続される。また、半導体ペレット２Ｄの裏
面２１に配置される信号系外部端子２４Ｓは半導体ペレ
ット２Ｂの一表面２０の信号系外部端子２４Ｓ及び半田
電極２５を通して電気的に接続される。
レット２Ａの一表面２０に配置される信号系外部端子２
４Ｓ（Ｆ）、半導体ペレット２Ｂの裏面２１に配置され
る信号系外部端子２４Ｓ（ＵＦ）の夫々と信号系内部リ
ード３Ａとは半田電極２５を通して電気的かつ機械的に
接続される。また、半田電極２５に変えてＡｕ電極を使
用してもよい。半導体ペレット２Ｃの一表面２０に配置
される信号系外部端子２４Ｓは半導体ペレット２Ａの裏
面２１の信号系外部端子２４Ｓ及び半田電極２５を通し
て電気的に接続される。また、半導体ペレット２Ｄの裏
面２１に配置される信号系外部端子２４Ｓは半導体ペレ
ット２Ｂの一表面２０の信号系外部端子２４Ｓ及び半田
電極２５を通して電気的に接続される。
【０１３０】半導体ペレット２Ｃの裏面２１に配置され
た電源系外部端子２４Ｖ（ＵＦ）、電源系内部リード３
Ｄの夫々は半田電極２５を通して電気的に接続され、半
導体ペレット２Ｃ、２Ａの夫々の一表面２０の電源系外
部端子２４Ｖ（Ｆ）に電源が供給される。同様に、半導
体ペレット２Ｄの一表面２０に配置された電源系外部端
子２４Ｖ（Ｆ）、電源系内部リード３Ｅの夫々は半田電
極２５を通して電気的に接続され、半導体ペレット２
Ｄ、２Ｂの夫々の一表面２０の電源系外部端子２４Ｖ
（Ｆ）に電源が供給される。
た電源系外部端子２４Ｖ（ＵＦ）、電源系内部リード３
Ｄの夫々は半田電極２５を通して電気的に接続され、半
導体ペレット２Ｃ、２Ａの夫々の一表面２０の電源系外
部端子２４Ｖ（Ｆ）に電源が供給される。同様に、半導
体ペレット２Ｄの一表面２０に配置された電源系外部端
子２４Ｖ（Ｆ）、電源系内部リード３Ｅの夫々は半田電
極２５を通して電気的に接続され、半導体ペレット２
Ｄ、２Ｂの夫々の一表面２０の電源系外部端子２４Ｖ
（Ｆ）に電源が供給される。
【０１３１】このように、本実施例３のＳＯＰ構造を採
用する樹脂封止型半導体装置１によれば、前記実施例１
の効果とほぼ同様の効果を得ることができる。
用する樹脂封止型半導体装置１によれば、前記実施例１
の効果とほぼ同様の効果を得ることができる。
【０１３２】また、前記樹脂封止型半導体装置１におい
て、半導体ペレット２の外部端子２４、リード（３Ａ、
３Ｄ又は３Ｅ）の夫々が半田電極２５を介在して電気的
かつ機械的に接続されるので、ワイヤ５を廃止し、ワイ
ヤ５間の短絡の防止、ワイヤ５の軌跡に基づく樹脂封止
体６の大型化（特に、厚さ方向）の防止等が図れる。
て、半導体ペレット２の外部端子２４、リード（３Ａ、
３Ｄ又は３Ｅ）の夫々が半田電極２５を介在して電気的
かつ機械的に接続されるので、ワイヤ５を廃止し、ワイ
ヤ５間の短絡の防止、ワイヤ５の軌跡に基づく樹脂封止
体６の大型化（特に、厚さ方向）の防止等が図れる。
【０１３３】（実 施 例 ４）本実施例４は、ＺＩＰ
（Ｚig-zag Ｉn-line Ｐackage）構造を採用する樹脂封
止型半導体装置において、小型化、回路動作速度の高速
化等を図った、本発明の第４実施例である。
（Ｚig-zag Ｉn-line Ｐackage）構造を採用する樹脂封
止型半導体装置において、小型化、回路動作速度の高速
化等を図った、本発明の第４実施例である。
【０１３４】本発明の実施例４であるＺＩＰ構造を採用
する樹脂封止型半導体装置の基本構造を図１１（封止体
の一部を取り除いた平面図）、図１２（要部断面図）の
夫々に示す。
する樹脂封止型半導体装置の基本構造を図１１（封止体
の一部を取り除いた平面図）、図１２（要部断面図）の
夫々に示す。
【０１３５】本実施例４のＺＩＰ構造を採用する樹脂封
止型半導体装置１は、図１１及び図１２に示すように、
１個の半導体ペレット２が樹脂封止体６で封止される。
半導体ペレット２の一表面２０には前記実施例１と同様
にＤＲＡＭが搭載され、この一表面２０には複数個の外
部端子２４（Ｆ）が配置される。
止型半導体装置１は、図１１及び図１２に示すように、
１個の半導体ペレット２が樹脂封止体６で封止される。
半導体ペレット２の一表面２０には前記実施例１と同様
にＤＲＡＭが搭載され、この一表面２０には複数個の外
部端子２４（Ｆ）が配置される。
【０１３６】この半導体ペレット２の一表面２０に配置
された複数個の外部端子２４（Ｆ）のうち、信号系外部
端子（図示しない）２４Ｓ（Ｆ）の夫々は、半導体ペレ
ット２の一表面２０上に引き回わされた複数個の信号系
内部リード３Ａの一部（３Ｆ）の夫々に電気的に接続さ
れ、電源系外部端子２４Ｖ（Ｆ）の夫々は電源系内部リ
ード３Ｄに電気的に接続される。
された複数個の外部端子２４（Ｆ）のうち、信号系外部
端子（図示しない）２４Ｓ（Ｆ）の夫々は、半導体ペレ
ット２の一表面２０上に引き回わされた複数個の信号系
内部リード３Ａの一部（３Ｆ）の夫々に電気的に接続さ
れ、電源系外部端子２４Ｖ（Ｆ）の夫々は電源系内部リ
ード３Ｄに電気的に接続される。
【０１３７】半導体ペレット２の一表面２０に配置され
た複数個の外部端子２４（Ｆ）のうち、少なくとも残部
の複数個の信号系外部端子２４Ｓは、半導体ペレット２
の基板貫通孔２２内に形成された接続孔配線２３を通し
て裏面２１に配置された複数個の信号系外部端子２４Ｓ
（ＵＦ）に電気的に接続される。この複数個の信号系外
部端子２４Ｓ（ＵＦ）は、半導体ペレット２の裏面２１
に引き回わされた複数本の信号系内部リード３Ａ（３Ｕ
Ｆ）に電気的に接続される。
た複数個の外部端子２４（Ｆ）のうち、少なくとも残部
の複数個の信号系外部端子２４Ｓは、半導体ペレット２
の基板貫通孔２２内に形成された接続孔配線２３を通し
て裏面２１に配置された複数個の信号系外部端子２４Ｓ
（ＵＦ）に電気的に接続される。この複数個の信号系外
部端子２４Ｓ（ＵＦ）は、半導体ペレット２の裏面２１
に引き回わされた複数本の信号系内部リード３Ａ（３Ｕ
Ｆ）に電気的に接続される。
【０１３８】前述の半導体ペレット２の一表面２０側に
引き回わされる信号系内部リード３Ａ（Ｆ）、電源系内
部リード３Ｄ（Ｆ）、裏面２１側に引き回わされる信号
系内部リード３Ａ（ＵＦ）の夫々は、樹脂封止体６の１
つのリード配列から外部リード３Ｂとして引き出されか
つ配列される。
引き回わされる信号系内部リード３Ａ（Ｆ）、電源系内
部リード３Ｄ（Ｆ）、裏面２１側に引き回わされる信号
系内部リード３Ａ（ＵＦ）の夫々は、樹脂封止体６の１
つのリード配列から外部リード３Ｂとして引き出されか
つ配列される。
【０１３９】このように、本実施例４のＺＩＰ構造を採
用する樹脂封止型半導体装置１によれば、以下の効果が
得られる。
用する樹脂封止型半導体装置１によれば、以下の効果が
得られる。
【０１４０】（８）半導体ペレット２の一表面２０に配
置された複数個の外部端子（ＢＰ）２３３の夫々に複数
本のリード３の一端の夫々が電気的に接続され、前記半
導体ペレット２及び複数本のリード３の一端側の夫々が
樹脂封止体６で封止されるとともに、前記複数本のリー
ド３の夫々の他端が前記樹脂封止体６の１つのリード配
列面から突出しかつこのリード配列面に配列されるＺＩ
Ｐ構造を採用する樹脂封止型半導体装置１において、以
下の構成（Ａ）及び構成（Ｂ）を備える。（Ａ）前記複
数本のリード３のうち、一部の複数本のリード３（３
Ｆ）の一端（内部リード）の夫々が、前記半導体ペレッ
ト２の一表面２０側に配置されるとともに、この半導体
ペレット２の一表面２０に配列された複数個の外部端子
２４（Ｆ）のうち一部の複数個の外部端子２４の夫々を
個々に通して半導体ペレット２の一表面２０に搭載され
るＤＲＡＭに電気的に接続され、（Ｂ）前記複数本のリ
ード３のうち、残部の複数本のリード３（３ＵＦ）の一
端が、前記半導体ペレット２の一表面２０と対向する裏
面２１側に配置されるとともに、複数個の外部端子２４
のうち残部の複数個の外部端子２４（Ｆ）の夫々及び前
記半導体ペレット２の一表面２０から裏面２１に通じる
基板貫通孔２２内に形成された接続孔配線２３を通し
て、前記半導体ペレット２の一表面２０に搭載されたＤ
ＲＡＭに電気的に接続される。
置された複数個の外部端子（ＢＰ）２３３の夫々に複数
本のリード３の一端の夫々が電気的に接続され、前記半
導体ペレット２及び複数本のリード３の一端側の夫々が
樹脂封止体６で封止されるとともに、前記複数本のリー
ド３の夫々の他端が前記樹脂封止体６の１つのリード配
列面から突出しかつこのリード配列面に配列されるＺＩ
Ｐ構造を採用する樹脂封止型半導体装置１において、以
下の構成（Ａ）及び構成（Ｂ）を備える。（Ａ）前記複
数本のリード３のうち、一部の複数本のリード３（３
Ｆ）の一端（内部リード）の夫々が、前記半導体ペレッ
ト２の一表面２０側に配置されるとともに、この半導体
ペレット２の一表面２０に配列された複数個の外部端子
２４（Ｆ）のうち一部の複数個の外部端子２４の夫々を
個々に通して半導体ペレット２の一表面２０に搭載され
るＤＲＡＭに電気的に接続され、（Ｂ）前記複数本のリ
ード３のうち、残部の複数本のリード３（３ＵＦ）の一
端が、前記半導体ペレット２の一表面２０と対向する裏
面２１側に配置されるとともに、複数個の外部端子２４
のうち残部の複数個の外部端子２４（Ｆ）の夫々及び前
記半導体ペレット２の一表面２０から裏面２１に通じる
基板貫通孔２２内に形成された接続孔配線２３を通し
て、前記半導体ペレット２の一表面２０に搭載されたＤ
ＲＡＭに電気的に接続される。
【０１４１】この構成（８）によれば、以下の効果が得
られる。（Ａ）前記樹脂封止体６の内部において、複数
本のリード（内部リード）３のうち、一部の複数本のリ
ード３（３Ｆ）の夫々の配置位置に対して残部の複数本
のリード３（３ＵＦ）の夫々の配置位置を異なる平面と
し、前者に対して後者を重復した状態で引き回わせるの
で、前者又は後者のいずれかの本数のリード３の引き回
しが減少でき、このリード３の引き回しを減少した分、
樹脂封止体６のサイズが縮小され、ＺＩＰ構造を採用す
る樹脂封止型半導体装置１の小型化が図れる。この樹脂
封止型半導体装置１の小型化は、配線基板に実装する際
に実装密度を向上できる。（Ｂ）前記効果（Ａ）に基づ
き、前記リード３の引き回わし長さを全体的に短くで
き、信号系リードの場合、信号伝達速度を速くできるの
で、半導体ペレット２に搭載されるＤＲＡＭの回路動作
速度を速くし、樹脂封止型半導体装置１の動作速度の高
速化が図れる。電源系リード３の場合、電源の揺れが発
生する確率を低減でき、若しくは電源の揺れを迅速に吸
収できるので、半導体ペレット２に搭載されるＤＲＡＭ
の回路動作上の信頼性を向上し、樹脂封止型半導体装置
１の動作信頼性を向上できる。また、電源系リード３の
場合、連続した回路動作間の待機時間を短縮し、半導体
ペレット２に搭載されるＤＲＡＭの回路動作速度の高速
化が図れるので、樹脂封止型半導体装置１の動作速度の
高速化が図れる。
られる。（Ａ）前記樹脂封止体６の内部において、複数
本のリード（内部リード）３のうち、一部の複数本のリ
ード３（３Ｆ）の夫々の配置位置に対して残部の複数本
のリード３（３ＵＦ）の夫々の配置位置を異なる平面と
し、前者に対して後者を重復した状態で引き回わせるの
で、前者又は後者のいずれかの本数のリード３の引き回
しが減少でき、このリード３の引き回しを減少した分、
樹脂封止体６のサイズが縮小され、ＺＩＰ構造を採用す
る樹脂封止型半導体装置１の小型化が図れる。この樹脂
封止型半導体装置１の小型化は、配線基板に実装する際
に実装密度を向上できる。（Ｂ）前記効果（Ａ）に基づ
き、前記リード３の引き回わし長さを全体的に短くで
き、信号系リードの場合、信号伝達速度を速くできるの
で、半導体ペレット２に搭載されるＤＲＡＭの回路動作
速度を速くし、樹脂封止型半導体装置１の動作速度の高
速化が図れる。電源系リード３の場合、電源の揺れが発
生する確率を低減でき、若しくは電源の揺れを迅速に吸
収できるので、半導体ペレット２に搭載されるＤＲＡＭ
の回路動作上の信頼性を向上し、樹脂封止型半導体装置
１の動作信頼性を向上できる。また、電源系リード３の
場合、連続した回路動作間の待機時間を短縮し、半導体
ペレット２に搭載されるＤＲＡＭの回路動作速度の高速
化が図れるので、樹脂封止型半導体装置１の動作速度の
高速化が図れる。
【０１４２】なお、本発明は、ＺＩＰ構造を採用する樹
脂封止型半導体装置１に限定されず、ＳＩＰ(Ｓingle
Ｉn-line Ｐackage）構造を採用する樹脂封止型半導体
装置には広く適用できる。
脂封止型半導体装置１に限定されず、ＳＩＰ(Ｓingle
Ｉn-line Ｐackage）構造を採用する樹脂封止型半導体
装置には広く適用できる。
【０１４３】（実 施 例 ５）本実施例５は、ＴＡＢ(Ｔ
ape Ａutomated Ｂonding）構造を採用する樹脂封止型
半導体装置に本発明を適用した、本発明の第５実施例で
ある。
ape Ａutomated Ｂonding）構造を採用する樹脂封止型
半導体装置に本発明を適用した、本発明の第５実施例で
ある。
【０１４４】本発明の実施例５であるＴＡＢ構造を採用
する樹脂封止型半導体装置の基本構造を図１３（要部断
面図）に示す。
する樹脂封止型半導体装置の基本構造を図１３（要部断
面図）に示す。
【０１４５】本実施例５のＴＡＢ構造を採用する樹脂封
止型半導体装置１は、図１３に示すように、フレキシブ
ル性を有する絶縁性樹脂基板７の一表面上に複数個の半
導体ペレット２Ａ乃至２Ｄが積層され、この複数個の半
導体ペレット２Ａ乃至２Ｄが樹脂封止体６で封止され
る。前記半導体ペレット２Ａ乃至２Ｄの夫々は、前述の
実施例１と同様に、積層されかつ夫々の一表面２０に搭
載されたＤＲＡＭの夫々は相互に接続される。半導体ペ
レット２Ａ乃至２Ｄのうち、最下層に位置する半導体ペ
レット２Ａの一表面２０に搭載されたＤＲＡＭは絶縁性
樹脂基板７の一表面に構成されたリード配線７Ａに電気
的かつ機械的に接続される。
止型半導体装置１は、図１３に示すように、フレキシブ
ル性を有する絶縁性樹脂基板７の一表面上に複数個の半
導体ペレット２Ａ乃至２Ｄが積層され、この複数個の半
導体ペレット２Ａ乃至２Ｄが樹脂封止体６で封止され
る。前記半導体ペレット２Ａ乃至２Ｄの夫々は、前述の
実施例１と同様に、積層されかつ夫々の一表面２０に搭
載されたＤＲＡＭの夫々は相互に接続される。半導体ペ
レット２Ａ乃至２Ｄのうち、最下層に位置する半導体ペ
レット２Ａの一表面２０に搭載されたＤＲＡＭは絶縁性
樹脂基板７の一表面に構成されたリード配線７Ａに電気
的かつ機械的に接続される。
【０１４６】前記絶縁性基板７は例えばポリイミド樹脂
基板、エポキシ系樹脂基板等の樹脂材で構成される。リ
ード配線７Ａは例えばＣｕ膜又はそれを主体とする積層
膜で構成される。樹脂封止体６は例えばポリイミド系樹
脂、エポキシ系樹脂等の樹脂で形成される。
基板、エポキシ系樹脂基板等の樹脂材で構成される。リ
ード配線７Ａは例えばＣｕ膜又はそれを主体とする積層
膜で構成される。樹脂封止体６は例えばポリイミド系樹
脂、エポキシ系樹脂等の樹脂で形成される。
【０１４７】このように、本実施例５のＴＡＢ構造を採
用する樹脂封止型半導体装置１によれば、前述の実施例
１と同様の効果が得られる。
用する樹脂封止型半導体装置１によれば、前述の実施例
１と同様の効果が得られる。
【０１４８】なお、本発明は、ＴＡＢ構造を採用する樹
脂封止型半導体装置１に限定されず、単結晶珪素基板、
セラミック配線基板等の配線基板の表面の一領域又は複
数領域に夫々複数個の半導体ペレット２を積層した半導
体装置に適用できる。
脂封止型半導体装置１に限定されず、単結晶珪素基板、
セラミック配線基板等の配線基板の表面の一領域又は複
数領域に夫々複数個の半導体ペレット２を積層した半導
体装置に適用できる。
【０１４９】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。
【０１５０】例えば、本発明は、２個の半導体ペレッ
ト、６個の半導体ペレット、８個の半導体ペレット等、
前述の実施例以外の複数個の半導体ペレットを積層し、
かつ封止する樹脂封止型半導体装置に適用できる。
ト、６個の半導体ペレット、８個の半導体ペレット等、
前述の実施例以外の複数個の半導体ペレットを積層し、
かつ封止する樹脂封止型半導体装置に適用できる。
【０１５１】また、本発明は、Ｓ（Ｓtatic）ＲＡＭ、
ＲＯＭ（Ｒead Ｏnly Ｍemory）等の他の記憶回路シス
テム若しくは論理回路システムを半導体ペレットに搭載
した樹脂封止型半導体装置に適用できる。
ＲＯＭ（Ｒead Ｏnly Ｍemory）等の他の記憶回路シス
テム若しくは論理回路システムを半導体ペレットに搭載
した樹脂封止型半導体装置に適用できる。
【０１５２】また、本発明は、樹脂封止型半導体装置に
限定されず、セラミック封止型（ガラス封止型）半導体
装置に適用できる。
限定されず、セラミック封止型（ガラス封止型）半導体
装置に適用できる。
【０１５３】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【０１５４】（１）複数個の半導体ペレットをその厚さ
方向に積層する半導体装置において、製品価格が低減で
き、小型化が図れるとともに、動作性能が向上できる。 （２）前記効果（１）が得られ、前記半導体装置をシス
テムに組込む際の実装密度が向上できる。 （３）前記効果（１）の半導体装置において、回路動作
速度の高速化が図れる。 （４）前記効果（１）の半導体装置において、回路動作
上の信頼性が向上できる。 （５）複数個の半導体ペレットをその厚さ方向に積層す
る半導体装置において、複数個積層された半導体ペレッ
トの機械的な安定性の向上が図れ、併せて積層された半
導体ペレットの相互間の電気的な接続の信頼性の向上が
図れる。 （６）ＺＩＰ構造を採用する半導体装置において、前記
効果（１）乃至効果（５）のいずれかが得られる。
方向に積層する半導体装置において、製品価格が低減で
き、小型化が図れるとともに、動作性能が向上できる。 （２）前記効果（１）が得られ、前記半導体装置をシス
テムに組込む際の実装密度が向上できる。 （３）前記効果（１）の半導体装置において、回路動作
速度の高速化が図れる。 （４）前記効果（１）の半導体装置において、回路動作
上の信頼性が向上できる。 （５）複数個の半導体ペレットをその厚さ方向に積層す
る半導体装置において、複数個積層された半導体ペレッ
トの機械的な安定性の向上が図れ、併せて積層された半
導体ペレットの相互間の電気的な接続の信頼性の向上が
図れる。 （６）ＺＩＰ構造を採用する半導体装置において、前記
効果（１）乃至効果（５）のいずれかが得られる。
【図１】 本発明の実施例１であるＳＯＪ構造を採用す
る樹脂封止型半導体装置の要部断面図。
る樹脂封止型半導体装置の要部断面図。
【図２（Ａ）】 前記樹脂封止型半導体装置の平面図。
【図２（Ｂ）】 前記樹脂封止型半導体装置の裏面図。
【図３】 前記樹脂封止型半導体装置に搭載されるＤＲ
ＡＭの平面レイアウト図。
ＡＭの平面レイアウト図。
【図４】 前記ＤＲＡＭのシステム構成図。
【図５】 前記ＤＲＡＭを搭載する半導体ペレットの要
部拡大断面図。
部拡大断面図。
【図６】 （Ａ）乃至（Ｅ）は前記半導体ペレットを工
程毎に示す要部拡大断面図。
程毎に示す要部拡大断面図。
【図７】 （Ａ）乃至（Ｅ）は前記樹脂封止型半導体装
置を工程毎に示す要部断面図。
置を工程毎に示す要部断面図。
【図８】 本発明の実施例２であるＳＯＰ構造を採用す
る樹脂封止型半導体装置の要部断面図。
る樹脂封止型半導体装置の要部断面図。
【図９】 本発明の実施例３であるＳＯＰ構造を採用す
る樹脂封止型半導体装置の要部断面図。
る樹脂封止型半導体装置の要部断面図。
【図１０】 前記樹脂封止型半導体装置の平面図。
【図１１】 本発明の実施例４であるＺＩＰ構造を採用
する樹脂封止型半導体装置の要部平面図。
する樹脂封止型半導体装置の要部平面図。
【図１２】 前記樹脂封止型半導体装置の要部断面図。
【図１３】 本発明の実施例５であるＴＡＢ構造を採用
する樹脂封止型半導体装置の要部断面図。
する樹脂封止型半導体装置の要部断面図。
１…樹脂封止型半導体装置、２，２Ａ〜２Ｄ…半導体ペ
レット、２０１…メモリセルアレイ、２０２〜２２１…
周辺回路、２３０…半導体基板（半導体ウエーハ）、２
３２，２３３…導電層、２３４…層間絶縁膜、２３５…
下地金属膜、２３４Ｈ，２３７Ｈ…開口、２３７…表面
被覆膜、２２…基板貫通孔（接続孔）、２３…接続孔配
線、ＢＰ，Ｆ，ＵＦ，２４…外部端子、２３６…凹部、
３，３Ａ〜３Ｅ…リード、５…ワイヤ、６…樹脂封止
体、２５…半田電極、２４Ｄ…ダミー外部端子、２５Ｄ
…ダミー半田層、２０…一表面、２１…裏面、Ａ，Ｄ，
ＣＥ，ＲＥＢ，ＷＢ…信号、Ｖｃｃ，Ｖｓｓ…電源。
レット、２０１…メモリセルアレイ、２０２〜２２１…
周辺回路、２３０…半導体基板（半導体ウエーハ）、２
３２，２３３…導電層、２３４…層間絶縁膜、２３５…
下地金属膜、２３４Ｈ，２３７Ｈ…開口、２３７…表面
被覆膜、２２…基板貫通孔（接続孔）、２３…接続孔配
線、ＢＰ，Ｆ，ＵＦ，２４…外部端子、２３６…凹部、
３，３Ａ〜３Ｅ…リード、５…ワイヤ、６…樹脂封止
体、２５…半田電極、２４Ｄ…ダミー外部端子、２５Ｄ
…ダミー半田層、２０…一表面、２１…裏面、Ａ，Ｄ，
ＣＥ，ＲＥＢ，ＷＢ…信号、Ｖｃｃ，Ｖｓｓ…電源。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 笠間 靖裕 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所武蔵工場内
Claims (8)
- 【請求項１】 一表面に回路システムが搭載された半導
体ペレットがその厚さ方向に複数個積層され、この複数
個積層された半導体ペレットの夫々の一表面に配置され
る外部端子がリードに電気的に接続される半導体装置に
おいて、以下の構成（Ａ）及び構成（Ｂ）を備える。 （Ａ）いずれも実質的に同一回路システムが一表面に搭
載される第１半導体ペレット、第２半導体ペレットの夫
々を有し、この第１半導体ペレット、第２半導体ペレッ
トの夫々が、夫々の一表面に搭載された夫々の回路シス
テムを重復させ、第１半導体ペレットの一表面に第２半
導体ペレットの一表面と対向する裏面を向い合わせ、第
１半導体ペレット、第２半導体ペレットの夫々の厚さ方
向を一致した状態で、順次積層され、 （Ｂ）前記第１半導体ペレットの一表面に配置される外
部端子、前記第２半導体ペレットの一表面から裏面に通
じる接続孔内に形成された接続孔配線を通して一表面に
搭載された回路システムに接続される裏面に配置された
外部端子の夫々が、前記第１半導体ペレットの一表面と
第２半導体ペレットの裏面との間に位置するリードの一
端に電気的に接続される。 - 【請求項２】 前記請求項１に記載される半導体装置に
おいて、以下の構成（Ａ）及び構成（Ｂ）を備える。 （Ａ）前記第１半導体ペレットの一表面と対向する裏面
に、前記第１半導体ペレットに搭載された回路システム
と実質的に同一回路システムが搭載された一表面を向い
合わせて第３半導体ペレットが、夫々の一表面に搭載さ
れた夫々の回路システムを重復させ、夫々の厚さ方向を
一致した状態で積層されるとともに、前記第２半導体ペ
レットの一表面に、前記第２半導体ペレットに搭載され
た回路システムと実質的に同一回路システムが搭載され
た一表面と対向する裏面を向い合わせて第４半導体ペレ
ットが、夫々の一表面に搭載された夫々の回路システム
を重復させ、夫々の厚さ方向を一致した状態で積層さ
れ、 （Ｂ）前記積層された第１半導体ペレットの一表面に搭
載された回路システム、前記第３半導体ペレットの一表
面に搭載された回路システムの夫々が、前記第１半導体
ペレットの一表面から裏面に通じる接続孔内に形成され
た接続孔配線を通して電気的に接続されるとともに、前
記積層された第２半導体ペレットの一表面に搭載された
回路システム、前記第４半導体ペレットの一表面に搭載
された回路システムの夫々が、前記第４半導体ペレット
の一表面から裏面に通じる接続孔内に形成された接続孔
配線を通して電気的に接続される。 - 【請求項３】 前記請求項１に記載される第２半導体ペ
レットに搭載される回路システムは少なくとも２個に分
割され、この第２半導体ペレットは回路システムが２個
に分割された夫々の間において前記接続孔及び接続孔配
線が配置される、又は前記請求項２に記載される第１半
導体ペレット若しくは第４半導体ペレットに搭載される
回路システムは少なくとも２個に分割され、この第１半
導体ペレット若しくは第４半導体ペレットは回路システ
ムが２個に分割された夫々の間において前記接続孔及び
接続孔配線が配置される。 - 【請求項４】 前記請求項３に記載される接続孔は第２
半導体ペレット又は第１半導体ペレット若しくは第４半
導体ペレットの一表面に配置される外部端子と重復する
領域に配置され、この外部端子と接続孔内に形成された
接続孔配線が前記重復する領域において電気的に接続さ
れる。 - 【請求項５】 前記請求項４に記載される半導体装置
は、第１半導体ペレットの一表面上に絶縁体を介在し延
在するリードの一端に第１半導体ペレットの一表面に配
置された外部端子が電気的に接続されるとともに、前記
リードの一端又は前記第２半導体ペレットの裏面に絶縁
体を介在し延在するリードの一端に第２半導体ペレット
の裏面に配置された外部端子が電気的に接続され、前記
第１半導体ペレット及び第２半導体ペレット又は第１半
導体ペレット乃至第４半導体ペレット、前記リードの一
端側の夫々が封止体で封止される。 - 【請求項６】 一表面に回路システムが搭載された半導
体ペレットがその厚さ方向に複数個積層され、この複数
個積層された半導体ペレットの夫々の一表面に配置され
る複数個の外部端子の夫々が複数本のリードの一端の夫
々に個々に電気的に接続される半導体装置において、以
下の構成（Ａ）乃至構成（Ｃ）を備える。 （Ａ）いずれも実質的に同一回路システムが一表面に搭
載される第１半導体ペレット、第２半導体ペレットの夫
々を有し、この第１半導体ペレット、第２半導体ペレッ
トの夫々が、夫々の一表面に搭載された夫々の回路シス
テムを重復させ、第１半導体ペレットの一表面に第２半
導体ペレットの一表面と対向する裏面を向い合わせ、第
１半導体ペレット、第２半導体ペレットの夫々の厚さ方
向を一致した状態で、順次積層され、 （Ｂ）前記第１半導体ペレットの一表面に配置される複
数個の外部端子のうち一部の複数個の信号系外部端子、
前記第２半導体ペレットの一表面から裏面に通じる接続
孔内に形成された接続孔配線を通して一表面に搭載され
た回路システムに接続される裏面に配置された複数個の
外部端子のうち一部の複数個の信号系外部端子の夫々
が、前記第１半導体ペレットの一表面若しくは裏面又は
第２半導体ペレットの一表面若しくは裏面に絶縁体を介
在し、複数本のリードのうち、同一方向に延在する一部
の複数本の信号系リードの一端の夫々に電気的に接続さ
れ、 （Ｃ）前記第１半導体ペレットの一表面に配置された一
部の複数個の信号系外部端子又は前記第２半導体ペレッ
トの裏面に配置された一部の複数個の信号系外部端子の
夫々と前記一部の複数本の信号系リードの一端の夫々と
の間に、前記複数本の信号系リードの延在方向と交差す
る方向に延在する、複数本のリードのうちの残部の電源
系リードが配置され、この電源系リードが、前記第１半
導体ペレットの一表面に配置された複数個の外部端子の
うちの残部の複数個の電源系外部端子、前記第２半導体
ペレットの裏面に配置された複数個の外部端子のうちの
残部の複数個の電源系外部端子の夫々に電気的に接続さ
れる。 - 【請求項７】 一表面に回路システムが搭載された半導
体ペレットがその厚さ方向に複数個積層される半導体装
置において、以下の構成（Ａ）乃至構成（Ｃ）を備え
る。 （Ａ）いずれも実質的に同一回路システムが一表面に搭
載される第１半導体ペレット、第２半導体ペレットの夫
々を有し、この第１半導体ペレット、第２半導体ペレッ
トの夫々が、夫々の一表面に搭載された夫々の回路シス
テムを重復させ、第１半導体ペレットの一表面に第２半
導体ペレットの一表面と対向する裏面を向い合わせ、第
１半導体ペレット、第２半導体ペレットの夫々の厚さ方
向を一致した状態で、順次積層され、 （Ｂ）前記第１半導体ペレットの一表面の中央領域に配
置される外部端子、前記第２半導体ペレットの一表面か
ら裏面に通じる接続孔内に形成された接続孔配線を通し
て一表面に搭載された回路システムに接続される裏面の
中央領域に配置された外部端子の夫々が、半田電極を介
在して電気的に接続されるとともに、 （Ｃ）前記第１半導体ペレットの一表面と第２半導体ペ
レットの裏面との間であって、前記第１半導体ペレット
の一表面の周辺領域に、前記半田電極と同一材料で形成
され、電気的な機能を持たず、かつ前記第１半導体ペレ
ット、第２半導体ペレットの夫々を機械的に保持するダ
ミー半田層を設ける。 - 【請求項８】 半導体ペレットの一表面に配置された複
数個の外部端子の夫々に複数本のリードの一端の夫々が
電気的に接続され、前記半導体ペレット及び複数本のリ
ードの一端側の夫々が封止体で封止されるとともに、前
記複数本のリードの夫々の他端が前記封止体の一表面か
ら突出しかつこの一表面に配列される半導体装置におい
て、以下の構成（Ａ）及び構成（Ｂ）を備える。 （Ａ）前記複数本のリードのうち、一部の複数本のリー
ドの一端の夫々が、前記半導体ペレットの一表面側に配
置されるとともに、この半導体ペレットの一表面に配列
された複数個の外部端子のうち一部の複数個の外部端子
の夫々を個々に通して半導体ペレットの一表面に搭載さ
れる回路システムに電気的に接続され、 （Ｂ）前記複数本のリードのうち、残部の複数本のリー
ドの一端が、前記半導体ペレットの一表面と対向する裏
面側に配置されるとともに、複数個の外部端子のうち残
部の複数個の外部端子の夫々及び前記半導体ペレットの
一表面から裏面に通じる接続孔内に形成された接続孔配
線を通して、前記半導体ペレットの一表面に搭載された
回路システムに電気的に接続される。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4081767A JPH05283606A (ja) | 1992-04-03 | 1992-04-03 | 半導体装置 |
| KR1019930005622A KR930022505A (ko) | 1992-04-03 | 1993-04-02 | 반도체 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4081767A JPH05283606A (ja) | 1992-04-03 | 1992-04-03 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05283606A true JPH05283606A (ja) | 1993-10-29 |
Family
ID=13755615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4081767A Pending JPH05283606A (ja) | 1992-04-03 | 1992-04-03 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH05283606A (ja) |
| KR (1) | KR930022505A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5677569A (en) * | 1994-10-27 | 1997-10-14 | Samsung Electronics Co., Ltd. | Semiconductor multi-package stack |
| US5880531A (en) * | 1993-06-11 | 1999-03-09 | Hitachi, Ltd. | Lead on chip semiconductor memory device with multiple bit configuration |
| US6812557B2 (en) | 2002-09-30 | 2004-11-02 | Kabushiki Kaisha Toshiba | Stacked type semiconductor device |
| JP2007036104A (ja) * | 2005-07-29 | 2007-02-08 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| JP2007095977A (ja) * | 2005-09-29 | 2007-04-12 | Elpida Memory Inc | 半導体装置 |
| US7227251B2 (en) | 1997-09-29 | 2007-06-05 | Elpida Memory, Inc. | Semiconductor device and a memory system including a plurality of IC chips in a common package |
| JP2010532091A (ja) * | 2007-06-30 | 2010-09-30 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | 電子モジュールおよび電子モジュールの製造方法 |
-
1992
- 1992-04-03 JP JP4081767A patent/JPH05283606A/ja active Pending
-
1993
- 1993-04-02 KR KR1019930005622A patent/KR930022505A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US7227251B2 (en) | 1997-09-29 | 2007-06-05 | Elpida Memory, Inc. | Semiconductor device and a memory system including a plurality of IC chips in a common package |
| US6812557B2 (en) | 2002-09-30 | 2004-11-02 | Kabushiki Kaisha Toshiba | Stacked type semiconductor device |
| JP2007036104A (ja) * | 2005-07-29 | 2007-02-08 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| JP2007095977A (ja) * | 2005-09-29 | 2007-04-12 | Elpida Memory Inc | 半導体装置 |
| JP4577690B2 (ja) * | 2005-09-29 | 2010-11-10 | エルピーダメモリ株式会社 | 半導体装置 |
| US7847377B2 (en) | 2005-09-29 | 2010-12-07 | Elpida Memory Inc | Semiconductor device including semiconductor chip with two pad rows |
| JP2010532091A (ja) * | 2007-06-30 | 2010-09-30 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | 電子モジュールおよび電子モジュールの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR930022505A (ko) | 1993-11-24 |
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