JP2839941B2 - 半導体装置 - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導装置及び積層型半導体装置に関し、特
に、半導体チップの回路形成面でリードと半導体チップ
の外部端子とが電気的に接続された半導体装置及び積層
型半導体装置に適用して有効な技術に関するものであ
る。
に、半導体チップの回路形成面でリードと半導体チップ
の外部端子とが電気的に接続された半導体装置及び積層
型半導体装置に適用して有効な技術に関するものであ
る。
従来、樹脂封止型で小型の半導体装置の一つとして、
例えば、特開昭61−218139号公報に記載されるように、
半導体素子の回路形成面に絶縁フィルムを介して複数本
のインナーリードが固定され、金線によってワイヤボン
ディングされ、レジンでモールドするLOC（Ｌead Ｏn
Ｃhip）構造のものがある。
例えば、特開昭61−218139号公報に記載されるように、
半導体素子の回路形成面に絶縁フィルムを介して複数本
のインナーリードが固定され、金線によってワイヤボン
ディングされ、レジンでモールドするLOC（Ｌead Ｏn
Ｃhip）構造のものがある。
また、特開平１−217933号公報に記載されるように、
デバイスホール内にフィンガ状のリードを突出させ、こ
のリードの先端部に半導体チップをフェイスアップで位
置合せしてボンディングし、レジン等の樹脂でモールド
し、アウターリードがテープの端縁から突出しないよう
に当該テープキャリアに枠部材を取り付けるかあるいは
当該アウターリードを枠部材の裏面にまで折り曲げるよ
うにしたTAB（Ｔape Ａutomated Ｂonding）方式があ
る。
デバイスホール内にフィンガ状のリードを突出させ、こ
のリードの先端部に半導体チップをフェイスアップで位
置合せしてボンディングし、レジン等の樹脂でモールド
し、アウターリードがテープの端縁から突出しないよう
に当該テープキャリアに枠部材を取り付けるかあるいは
当該アウターリードを枠部材の裏面にまで折り曲げるよ
うにしたTAB（Ｔape Ａutomated Ｂonding）方式があ
る。
また、特開平１−186390号公報に記載されるように、
パッケージに封止された半導体チップと、一端が前記半
導体チップに接続され、かつ他端が半導体チップの裏側
において前記パッケージの外側に露出されているリード
を備え、前記金属箔によって形成され、かつパッケージ
の封止材層内において折り曲げられて前記パッケージの
外に露出された薄型の半導体装置がある。
パッケージに封止された半導体チップと、一端が前記半
導体チップに接続され、かつ他端が半導体チップの裏側
において前記パッケージの外側に露出されているリード
を備え、前記金属箔によって形成され、かつパッケージ
の封止材層内において折り曲げられて前記パッケージの
外に露出された薄型の半導体装置がある。
また、特願平１−16149号明細書に記載されるよう
に、TABを用いて薄型化された複数の半導体装置が積層
され、各半導体装置はそれぞれ外枠に設けられている層
間接合層によって電気的に接続された積層型半導体装置
がある。
に、TABを用いて薄型化された複数の半導体装置が積層
され、各半導体装置はそれぞれ外枠に設けられている層
間接合層によって電気的に接続された積層型半導体装置
がある。
しかしながら、本発明者は、前記従来のLOC構造の半
導体装置,TAB方式の半導体装置，薄型半導体装置及び積
層型半導体装置を検討した結果、次の問題点を見出し
た。
導体装置,TAB方式の半導体装置，薄型半導体装置及び積
層型半導体装置を検討した結果、次の問題点を見出し
た。
前記従来のLOC構造の半導体装置では、半導体チップ
の周囲を、例えばトランスファモールド法によりレジン
で封止した構造になっているため、一定寸法のパッケー
ジ外形に対して収納可能な半導体チップサイズは小さ
く、パッケージの厚さも1mm程度が限度であり、また、
半導体チップ内で発生した熱の放散がよくない。
の周囲を、例えばトランスファモールド法によりレジン
で封止した構造になっているため、一定寸法のパッケー
ジ外形に対して収納可能な半導体チップサイズは小さ
く、パッケージの厚さも1mm程度が限度であり、また、
半導体チップ内で発生した熱の放散がよくない。
また、従来のTAB方式では、半導体チップの外部端子
（電極）が特殊なものでありコストが高くなる。
（電極）が特殊なものでありコストが高くなる。
また、インナーリードが半導体チップに直接固定され
ていないので機械的強度が小さく、温度ストレスで発生
する熱応力に対して信頼性が低下する。
ていないので機械的強度が小さく、温度ストレスで発生
する熱応力に対して信頼性が低下する。
また、特開平１−186390号公報に記載される従来の薄
型の半導体装置では、半導体チップの回路形成面に封止
用樹脂が存在しているため、複数の半導体装置を直接積
層してモジュール化した積層型半導体装置にすることが
できない。
型の半導体装置では、半導体チップの回路形成面に封止
用樹脂が存在しているため、複数の半導体装置を直接積
層してモジュール化した積層型半導体装置にすることが
できない。
また、半導体チップの裏面しか露出していないので、
半導体チップ内で発生した熱の放散がよくない。
半導体チップ内で発生した熱の放散がよくない。
また、従来の積層型半導体装置では、リードをバンプ
電極だけで固定しているため、強度が弱く支持する積層
用外枠が必要である。
電極だけで固定しているため、強度が弱く支持する積層
用外枠が必要である。
また、この積層用外枠の分だけ実装面積が大きくな
る。
る。
また、積層用外枠のため放熱が悪くなる。
本発明の目的は、大型半導体チップを収納することが
でき、かつ超薄型のパッケージを得ることが可能な技術
を提供することにある。
でき、かつ超薄型のパッケージを得ることが可能な技術
を提供することにある。
本発明の他の目的は、半導体チップ内で発生する熱の
放散を効率よく行うことが可能な技術を提供することに
ある。
放散を効率よく行うことが可能な技術を提供することに
ある。
本発明の他の目的は、実装面積が半導体チップの面積
とほぼ等しい半導体装置を提供することにある。
とほぼ等しい半導体装置を提供することにある。
本発明の他の目的は、複数の半導体装置を積層して容
易にモジュールの作製が可能な小型の超薄型半導体装置
を提供することにある。
易にモジュールの作製が可能な小型の超薄型半導体装置
を提供することにある。
本発明の他の目的は、複数の半導体装置を積層してモ
ジュールとした積層型半導体装置を提供することにあ
る。
ジュールとした積層型半導体装置を提供することにあ
る。
本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。
本明細書の記述及び添付図面によって明らかになるであ
ろう。
本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、以下のとおりである。
概要を簡単に説明すれば、以下のとおりである。
半導体チップの回路形成面でリードと半導体チップの
外部端子とが電気的に接続され、樹脂で封止された半導
体装置において、前記リードが絶縁性接着層を介在して
前記半導体チップの回路形成面に固定され、前記リード
が前記半導体チップの回路形成面から裏面まで延在さ
れ、前記半導体チップの裏面にてチップ中心線方向に折
り曲げられ、折り曲げられたリードと前記半導体チップ
の裏面との間に絶縁層が介在している、或いは、前記リ
ードが絶縁性接着層を介在して前記半導体チップの回路
形成面に固定され、かつ前記半導体チップの回路形成面
の前記リードと前記外部端子とが樹脂で封止され、前記
リードが前記半導体チップの回路形成面から裏面まで延
在され、前記半導体チップの裏面にてチップ裏面と対向
するように屈曲され、屈曲されたリードと前記半導体チ
ップの裏面との間に絶縁層が介在している。
外部端子とが電気的に接続され、樹脂で封止された半導
体装置において、前記リードが絶縁性接着層を介在して
前記半導体チップの回路形成面に固定され、前記リード
が前記半導体チップの回路形成面から裏面まで延在さ
れ、前記半導体チップの裏面にてチップ中心線方向に折
り曲げられ、折り曲げられたリードと前記半導体チップ
の裏面との間に絶縁層が介在している、或いは、前記リ
ードが絶縁性接着層を介在して前記半導体チップの回路
形成面に固定され、かつ前記半導体チップの回路形成面
の前記リードと前記外部端子とが樹脂で封止され、前記
リードが前記半導体チップの回路形成面から裏面まで延
在され、前記半導体チップの裏面にてチップ裏面と対向
するように屈曲され、屈曲されたリードと前記半導体チ
ップの裏面との間に絶縁層が介在している。
前述した手段（１）及び（２）によれば、半導体チッ
プの回路形成面部の一部のみが樹脂で封止されているの
で、パッケージを半導体チップとほぼ同一程度の寸法の
大きさにすることができる。
プの回路形成面部の一部のみが樹脂で封止されているの
で、パッケージを半導体チップとほぼ同一程度の寸法の
大きさにすることができる。
また、半導体チップの回路形成面部の一部以外が露出
しているので、放熱効率を向上することができる。
しているので、放熱効率を向上することができる。
また、リードが絶縁接着層によって半導体チップの回
路形成面に固定されているため、実装配線基板に実装し
た場合に、実装配線基板と半導体チップとの熱膨張率の
差によって発生する熱による機械的ストレス、またはリ
ード整形（折曲げ）時の機械的ストレスに強い。
路形成面に固定されているため、実装配線基板に実装し
た場合に、実装配線基板と半導体チップとの熱膨張率の
差によって発生する熱による機械的ストレス、またはリ
ード整形（折曲げ）時の機械的ストレスに強い。
また、リードが半導体チップの回路形成面部上におい
ても露出しているので、複数個の半導体装置を積層し、
各半導体装置を選択する手段を備えることにより、モジ
ュール型半導体装置を容易に作製することができる。
ても露出しているので、複数個の半導体装置を積層し、
各半導体装置を選択する手段を備えることにより、モジ
ュール型半導体装置を容易に作製することができる。
また、裏面に折り曲げられたアウターリードの実装接
着面がほぼ同一平面上に配置されるので、はんだ接着実
装歩留り、及び半導体装置が実装配線基板にはんだで接
着実装された時の電気的信頼性を向上することができ
る。
着面がほぼ同一平面上に配置されるので、はんだ接着実
装歩留り、及び半導体装置が実装配線基板にはんだで接
着実装された時の電気的信頼性を向上することができ
る。
前述した手段によれば、リードと半導体チップの外部
端子との電気的接続は、金属ワイヤ又は金属バンプ又は
金属ボールによってなされているので、プレス又はエッ
チング法で作成される通常のリードフレームが使用で
き、コストを低減することができる。
端子との電気的接続は、金属ワイヤ又は金属バンプ又は
金属ボールによってなされているので、プレス又はエッ
チング法で作成される通常のリードフレームが使用で
き、コストを低減することができる。
前述した手段によれば、前記半導体装置の複数個を積
層し、各半導体装置を選択する手段を備えた積層型半導
体装置にしたので、実装密度を向上することができる。
層し、各半導体装置を選択する手段を備えた積層型半導
体装置にしたので、実装密度を向上することができる。
以下、本発明の実施例を図面を用いて具体的に説明す
る。
る。
なお、実施例を説明するための全図において、同一機
能を有するものは、同一符号を付け、その繰り返しの説
明は省略する。
能を有するものは、同一符号を付け、その繰り返しの説
明は省略する。
［実施例１］ 第１図は、本発明の実施例１の小型の樹脂封止型半導
体装置の全体構成を示す一部切欠き平面図、 第２図は、第１図に示すＡ−Ａ線で切った要部断面図
である。
体装置の全体構成を示す一部切欠き平面図、 第２図は、第１図に示すＡ−Ａ線で切った要部断面図
である。
第１図及び第２図に示すように、本実施例１の小型の
樹脂封止型半導体装置20は、半導体チップ１の回路形成
面に絶縁性接着フィルム（テープ）２を介在してリード
３が固定され、該リード３のインナーリード3Aと半導体
チップ１の外部端子（アルミ電極）とがはんだバンプ電
極４で電気的に接続されている。そして、前記半導体チ
ップ１の回路形成面には、前記リード３のインナーリー
ド3Aと半導体チップ１の外部端子（アルミ電極）とがは
んだバンプ電極４で電気的に接続された部分を囲むよう
に、レジン流れ止め部材５が設けられている。このレジ
ン流れ止め部材５の内部に、エポキシ樹脂等からなる液
状レジン６がポッティング法によって注入され、液状レ
ジン６で封止される。リード３のアウターリード3Bは、
第２図に示すように、半導体チップ１の回路形成面から
裏面まで折り曲げて延在され、半導体チップ１の裏面で
絶縁性接着フィルム７を介在して固定されている。
樹脂封止型半導体装置20は、半導体チップ１の回路形成
面に絶縁性接着フィルム（テープ）２を介在してリード
３が固定され、該リード３のインナーリード3Aと半導体
チップ１の外部端子（アルミ電極）とがはんだバンプ電
極４で電気的に接続されている。そして、前記半導体チ
ップ１の回路形成面には、前記リード３のインナーリー
ド3Aと半導体チップ１の外部端子（アルミ電極）とがは
んだバンプ電極４で電気的に接続された部分を囲むよう
に、レジン流れ止め部材５が設けられている。このレジ
ン流れ止め部材５の内部に、エポキシ樹脂等からなる液
状レジン６がポッティング法によって注入され、液状レ
ジン６で封止される。リード３のアウターリード3Bは、
第２図に示すように、半導体チップ１の回路形成面から
裏面まで折り曲げて延在され、半導体チップ１の裏面で
絶縁性接着フィルム７を介在して固定されている。
樹脂封止型半導体装置20は、第１図に示すように、左
側上から下に向って１番端子、２番端子、…、14番端子
（７番端子,8番端子はない）が順次配列され、右側下か
ら上に向って15番端子、16番端子、…、28番端子（21番
端子,22番端子はない）が順次配列され、合計24端子（2
4ピン）で構成される。
側上から下に向って１番端子、２番端子、…、14番端子
（７番端子,8番端子はない）が順次配列され、右側下か
ら上に向って15番端子、16番端子、…、28番端子（21番
端子,22番端子はない）が順次配列され、合計24端子（2
4ピン）で構成される。
そして、前記アウターリード3Bに印加される信号とし
ては、例えば、制御系信号、アドレス系信号、データ系
信号、電源の夫々がある。制御系信号は、ロウアドレス
ストローブ系信号▲▼、カラムアドレスストロー
ブ信号▲▼、ライトイネーブル信号WE等がある。
データ系信号はデータ出力信号Dout、データ入力信号Di
nがある。電源は、基準電源電圧VSS例えば回路の接地電
位０［Ｖ］、動作電源電圧VCC例えば回路の動作電圧５
［Ｖ］がある。
ては、例えば、制御系信号、アドレス系信号、データ系
信号、電源の夫々がある。制御系信号は、ロウアドレス
ストローブ系信号▲▼、カラムアドレスストロー
ブ信号▲▼、ライトイネーブル信号WE等がある。
データ系信号はデータ出力信号Dout、データ入力信号Di
nがある。電源は、基準電源電圧VSS例えば回路の接地電
位０［Ｖ］、動作電源電圧VCC例えば回路の動作電圧５
［Ｖ］がある。
前記リード３の全体のリードフレームの構成は、第３
図に示すように、24本のインナーリード3A、24本のアウ
ターリード3B、半導体チップ吊りリード3C、これらのリ
ード３を支持する外枠3Dで構成され、一体に形成されて
いる。そして、リードフレームの所定位置に絶縁性接着
フイルム２及び７が接着されている。リード３はFe系
（42Ni−Fe材）又はCu系の薄板又は箔からなり、ボンデ
ィング、はんだ接合等の必要に応じ、表面にAg,Au等の
メッキ処理を施してある。
図に示すように、24本のインナーリード3A、24本のアウ
ターリード3B、半導体チップ吊りリード3C、これらのリ
ード３を支持する外枠3Dで構成され、一体に形成されて
いる。そして、リードフレームの所定位置に絶縁性接着
フイルム２及び７が接着されている。リード３はFe系
（42Ni−Fe材）又はCu系の薄板又は箔からなり、ボンデ
ィング、はんだ接合等の必要に応じ、表面にAg,Au等の
メッキ処理を施してある。
前記半導体チップ（ペレット）１は、平面長方形状の
単結晶珪素基板で形成され、半導体チップ１の回路形成
面（インナーリード3Aに対向する面）には、16［Mbit］
の大容量を有するDRAMが搭載される。このDRAMの構成
は、第４図（チップレイアウト図）に示すように、半導
体チップ１の回路形成面のほぼ全面にメモリセルアレイ
MARMを配置する。このメモリセルアレイMARYは、同第４
図中、64個に細分化され配置される。細分化された１つ
のメモリセルアレイMARYは256［Kbit］の容量で構成さ
れる。前記64個に細分化されたメモリセルアレイMARY
は、同第４図中、左上の16個、右上の16個、左下の16
個、右下の16個を夫々１つのブロックとし、16個毎に４
個のブロックを構成する。
単結晶珪素基板で形成され、半導体チップ１の回路形成
面（インナーリード3Aに対向する面）には、16［Mbit］
の大容量を有するDRAMが搭載される。このDRAMの構成
は、第４図（チップレイアウト図）に示すように、半導
体チップ１の回路形成面のほぼ全面にメモリセルアレイ
MARMを配置する。このメモリセルアレイMARYは、同第４
図中、64個に細分化され配置される。細分化された１つ
のメモリセルアレイMARYは256［Kbit］の容量で構成さ
れる。前記64個に細分化されたメモリセルアレイMARY
は、同第４図中、左上の16個、右上の16個、左下の16
個、右下の16個を夫々１つのブロックとし、16個毎に４
個のブロックを構成する。
前記64個に細分化されたうちの２個のメモリセルアレ
イMARY間にはセンスアンプ回路SAが配置される。また、
64個に細分化されたメモリセルアレイMARYの夫々の半導
体チップ１の中央側には、直接系周辺回路であるロウア
ドレスデコーダ回路XDEC及びワードドライバ回路WDが配
置される。
イMARY間にはセンスアンプ回路SAが配置される。また、
64個に細分化されたメモリセルアレイMARYの夫々の半導
体チップ１の中央側には、直接系周辺回路であるロウア
ドレスデコーダ回路XDEC及びワードドライバ回路WDが配
置される。
前記４個のブロックのうち、左上、左下の夫々のブロ
ック間には、直接系周辺回路であるカラムアドレスデコ
ーダ回路YDEC及び周辺回路MCが配置される。同様に、右
上、右下の夫々のブロック間には、カラムアドレスデコ
ーダ回路YDEC及び周辺回路MCが配置される。前記周辺回
路MCは、間接系周辺回路であり、例えば▲▼系回
路、▲▼系回路、アドレスバッファ回路、電源リ
ミッタ回路等が配置される。前記直接系周辺回路、間接
系周辺回路の夫々は、基本的に、相補型MISFETとバイポ
ーラトランジスタとを組合せて構成される。
ック間には、直接系周辺回路であるカラムアドレスデコ
ーダ回路YDEC及び周辺回路MCが配置される。同様に、右
上、右下の夫々のブロック間には、カラムアドレスデコ
ーダ回路YDEC及び周辺回路MCが配置される。前記周辺回
路MCは、間接系周辺回路であり、例えば▲▼系回
路、▲▼系回路、アドレスバッファ回路、電源リ
ミッタ回路等が配置される。前記直接系周辺回路、間接
系周辺回路の夫々は、基本的に、相補型MISFETとバイポ
ーラトランジスタとを組合せて構成される。
前記４個のブロックのうち、左上、右上の夫々のブロ
ック間及び左下、右下の夫々のブロック間には、複数個
の外部端子（ボンディングパッド）BPが配置される。つ
まり、この外部端子BPは、第４図中、半導体チップ１の
中央部分を長方形状の長手方向に向って（上方から下方
に向って）複数個配置される。
ック間及び左下、右下の夫々のブロック間には、複数個
の外部端子（ボンディングパッド）BPが配置される。つ
まり、この外部端子BPは、第４図中、半導体チップ１の
中央部分を長方形状の長手方向に向って（上方から下方
に向って）複数個配置される。
前記64個に細分化されたメモリセルアレイMARYの夫々
には、１［bit］の情報を保持するメモリセルが行列状
に複数配置される。メモリセルは、メモリセル選択用MI
SFETと情報蓄積用容量素子との直列回路で構成される。
には、１［bit］の情報を保持するメモリセルが行列状
に複数配置される。メモリセルは、メモリセル選択用MI
SFETと情報蓄積用容量素子との直列回路で構成される。
前記絶縁性接着フィルム（テープ）2,7は、熱硬化性
あるいは熱可塑性の単層（接着材のみ）、又は両面接着
層（３層以上の構造）からなるテープである。例えば、
３層構副の絶縁性接着フィルム2,7は、第５図に示すよ
うに、接着剤層A,基材B,接着剤層Ａの多層構造になって
おり、例えば、ポリエーテルアミドイミド25μm/カプト
ン50μm/ポリエーテルアミドイミド25μｍからなってい
る。なお、前記カプトンの代りに他のポリイミド系フィ
ルムでもよい。
あるいは熱可塑性の単層（接着材のみ）、又は両面接着
層（３層以上の構造）からなるテープである。例えば、
３層構副の絶縁性接着フィルム2,7は、第５図に示すよ
うに、接着剤層A,基材B,接着剤層Ａの多層構造になって
おり、例えば、ポリエーテルアミドイミド25μm/カプト
ン50μm/ポリエーテルアミドイミド25μｍからなってい
る。なお、前記カプトンの代りに他のポリイミド系フィ
ルムでもよい。
また、はんだバンプ電極４は、第６図に示すように、
半導体チップ１の回路形成面のAl電極（パッド）上にCu
/Tiの２層バリアメタル層を形成し、その上にNi層を形
成し、その上にはんだバンプ（Pb/Sn）を形成して作製
される。
半導体チップ１の回路形成面のAl電極（パッド）上にCu
/Tiの２層バリアメタル層を形成し、その上にNi層を形
成し、その上にはんだバンプ（Pb/Sn）を形成して作製
される。
前記半導体チップ１の厚さは、例えば0.2〜0.5mm、液
状レジン６の厚さは、例えば0.25〜0.6mm、リード３の
厚さは、例えば0.1〜0.25mm、絶縁性接着フィルム２の
厚さは、絶縁フィルム（基材）が例えば25〜125μｍ、
接着剤層が10〜30μｍである。
状レジン６の厚さは、例えば0.25〜0.6mm、リード３の
厚さは、例えば0.1〜0.25mm、絶縁性接着フィルム２の
厚さは、絶縁フィルム（基材）が例えば25〜125μｍ、
接着剤層が10〜30μｍである。
例えば、本実施例１では、半導体チップ１の厚さは0.
3mm、液状レジン６のリード３からの高さは0.1mm、リー
ド３の厚さは0.1mm、絶縁性接着フィルム２の厚さは0.0
5mmであり、半導体装置の全体の厚さは0.7mmである。し
たがって、この半導体装置を積み重ねた場合の、最上層
以外の半導体装置の高さである実効高さは、0.6mmとな
る。
3mm、液状レジン６のリード３からの高さは0.1mm、リー
ド３の厚さは0.1mm、絶縁性接着フィルム２の厚さは0.0
5mmであり、半導体装置の全体の厚さは0.7mmである。し
たがって、この半導体装置を積み重ねた場合の、最上層
以外の半導体装置の高さである実効高さは、0.6mmとな
る。
次に、本実施例１の組み立て方法を簡単に説明する。
第7A図に示すように、前記はんだバンプ電極４付半導
体チップ１の回路形成面上に絶縁性接着フィルム（テー
プ）２付リードフレームを載置し、加熱ブロックで圧着
して、半導体チップ１の回路形成面上に絶縁性接着フィ
ルム（テープ）２を接着すると共に、リード３のインナ
ーリード3Aと半導体チップ１のはんだバンプ電極４とを
接合する。
体チップ１の回路形成面上に絶縁性接着フィルム（テー
プ）２付リードフレームを載置し、加熱ブロックで圧着
して、半導体チップ１の回路形成面上に絶縁性接着フィ
ルム（テープ）２を接着すると共に、リード３のインナ
ーリード3Aと半導体チップ１のはんだバンプ電極４とを
接合する。
次に、第7B図に示すように、リード３のアウターリー
ド3Bの先端を折り曲げた後、ローラ等により半導体チッ
プ１の側面に平行に折り曲げ、絶縁性接着フィルム（テ
ープ）７を半導体チップ１の裏面部に熱圧着する。
ド3Bの先端を折り曲げた後、ローラ等により半導体チッ
プ１の側面に平行に折り曲げ、絶縁性接着フィルム（テ
ープ）７を半導体チップ１の裏面部に熱圧着する。
次に、レジン流れ止め部材５を半導体チップ１の回路
形成面上に形成した後、液体レジン６を点滴（ポッティ
ング）し、それを硬化して完成する。
形成面上に形成した後、液体レジン６を点滴（ポッティ
ング）し、それを硬化して完成する。
このように構成することにより、半導体チップ１の裏
面部に封止レジン６が存在しないので、パッケージの厚
さを0.6mm程度に薄くすることができる。
面部に封止レジン６が存在しないので、パッケージの厚
さを0.6mm程度に薄くすることができる。
また、半導体チップ１の回路形成面の一部以外は露出
しているので、放熱効率を向上することができる。
しているので、放熱効率を向上することができる。
また、リード３が絶縁接着フィルム2,7によって半導
体チップ１に固定されているため、プリント基板等の実
装配線基板に実装した場合に、単結晶珪素からなる半導
体チップ１と実装配線基板との熱膨張率の差によってリ
ード３が熱に起因する機械的ストレスを受けた場合に
も、半導体チップ１とリード３の接続部分がはがれる又
は破断するという問題は発生しない。又、同様の構造の
ため、リードの折曲げ時の機械的ストレスにも強い。
体チップ１に固定されているため、プリント基板等の実
装配線基板に実装した場合に、単結晶珪素からなる半導
体チップ１と実装配線基板との熱膨張率の差によってリ
ード３が熱に起因する機械的ストレスを受けた場合に
も、半導体チップ１とリード３の接続部分がはがれる又
は破断するという問題は発生しない。又、同様の構造の
ため、リードの折曲げ時の機械的ストレスにも強い。
また、リード３が半導体チップ１の回路形成面上にお
いても露出しているので、前記半導体装置の複数個を直
接積層し、モジュール型半導体装置を容易に作製するこ
とができる。
いても露出しているので、前記半導体装置の複数個を直
接積層し、モジュール型半導体装置を容易に作製するこ
とができる。
また、この半導体装置を実装配線基板に、はんだで接
着実装する場合、裏面に折り曲げられた各アウターリー
ド3Bの実装接着面が、半導体チップ１の裏面から絶縁接
着フィルム７とアウターリード3Bの厚さ分だけ離れた位
置においてほぼ同一平面上に配置されるので、その実装
接着部の電気的信頼性を向上することができる。これに
より、実装接着部の歩留りも向上することができる。
着実装する場合、裏面に折り曲げられた各アウターリー
ド3Bの実装接着面が、半導体チップ１の裏面から絶縁接
着フィルム７とアウターリード3Bの厚さ分だけ離れた位
置においてほぼ同一平面上に配置されるので、その実装
接着部の電気的信頼性を向上することができる。これに
より、実装接着部の歩留りも向上することができる。
前記本実施例１では、リード３が絶縁性接着フィルム
2,7によって半導体チップ１に固定されているが、前記
絶縁接着フィルム2,7の接着面積又は場所を増加して、
リード３の変形や絶縁不良を防止するようにした、本実
施例１の変形例の構成を第８図，第９図及び第10図に示
す。なお、第８図では、インナーリード3Aと半導体チッ
プ１の外部端子とは、Au又はAlからなるボンディングワ
イヤ31で接続されている。つまり、インナーリード3Aと
半導体チップ１の外部端子とは、電気的に接続されてい
れば良く、その接続手段は何でも良い。また、実施例１
及び変形例において、液状レジン６は必ずしも必要では
ない。
2,7によって半導体チップ１に固定されているが、前記
絶縁接着フィルム2,7の接着面積又は場所を増加して、
リード３の変形や絶縁不良を防止するようにした、本実
施例１の変形例の構成を第８図，第９図及び第10図に示
す。なお、第８図では、インナーリード3Aと半導体チッ
プ１の外部端子とは、Au又はAlからなるボンディングワ
イヤ31で接続されている。つまり、インナーリード3Aと
半導体チップ１の外部端子とは、電気的に接続されてい
れば良く、その接続手段は何でも良い。また、実施例１
及び変形例において、液状レジン６は必ずしも必要では
ない。
次に、前記レジン流れ止め部材５の製造方法を説明す
る。
る。
第11図は、レジン流れ止め部材５の製造装置の断面図
であり、101はシリンジ、102はプラスチック板、103は
レジン流れ止め材料、104はレジン流れ止め材料103の供
給ノズルである。この供給ノズル104の供給口105の形状
は、第12図に示すように、例えば長方形状のリング口に
よっている。
であり、101はシリンジ、102はプラスチック板、103は
レジン流れ止め材料、104はレジン流れ止め材料103の供
給ノズルである。この供給ノズル104の供給口105の形状
は、第12図に示すように、例えば長方形状のリング口に
よっている。
この製造装置により、第13図（ａは平面図、ｂはイ−
イ線で切った断面図）に示すような長方形枠のレジン流
れ止め部材５が形成される。
イ線で切った断面図）に示すような長方形枠のレジン流
れ止め部材５が形成される。
この長方形枠のレジン流れ止め部材５を、半導体チッ
プ１の回路形成面上に、絶縁性接着剤で貼り付ける。
プ１の回路形成面上に、絶縁性接着剤で貼り付ける。
なお、本実施例１では、レジンによる封止をポティン
グで行ったが、第14図に示すように、前記レジン流れ止
め部材５を設けないで、トランスファーモールド法によ
り封止してもよい。
グで行ったが、第14図に示すように、前記レジン流れ止
め部材５を設けないで、トランスファーモールド法によ
り封止してもよい。
本実施例１の小型の樹脂封止型半導体装置20の２個
を、実装基板21上にはんだ22により接合実装した状態を
第15図に示す。この積層型については、後で他の実施例
で詳しく説明する。
を、実装基板21上にはんだ22により接合実装した状態を
第15図に示す。この積層型については、後で他の実施例
で詳しく説明する。
［実施例２］ 第16図は、本発明の実施例２の超薄型の樹脂封止型半
導体装置の要部断面図である。
導体装置の要部断面図である。
本実施例２の超薄型の樹脂封止型半導体装置は、第17
図に示すように、半導体チップ１の回路形成面のAl電極
（パッド）上に金（Au）ボール4A又は金（Au）バンプ電
極4Bが形成され、該金（Au）ボール4A又は金（Au）バン
プ電極4Bにリード３の錫（Sn）メッキされたインナーリ
ード3Aの先端が直接熱圧着されると共に、絶縁性接着フ
ィルム２を介在してリード３が固定されている。そし
て、前記半導体チップ１の回路形成面は、エポキシ樹脂
等からなる液状レジンで封止されない状態のまま使用さ
れる。
図に示すように、半導体チップ１の回路形成面のAl電極
（パッド）上に金（Au）ボール4A又は金（Au）バンプ電
極4Bが形成され、該金（Au）ボール4A又は金（Au）バン
プ電極4Bにリード３の錫（Sn）メッキされたインナーリ
ード3Aの先端が直接熱圧着されると共に、絶縁性接着フ
ィルム２を介在してリード３が固定されている。そし
て、前記半導体チップ１の回路形成面は、エポキシ樹脂
等からなる液状レジンで封止されない状態のまま使用さ
れる。
前記金（Au）ボール4Aは、Al電極（パッド）上に金
（Au）線のネイルヘッドボンディングをした後、ボール
部以外の金（Au）線を除去する方法等によって作製され
る。
（Au）線のネイルヘッドボンディングをした後、ボール
部以外の金（Au）線を除去する方法等によって作製され
る。
前記金（Au）バンプ電極4Bは、第17図に示すように、
Al電極（パッド）上にPb/Ti,W/Ti,Pt/Ti等からなる２層
バリアメタル層を形成し、その上に金（Au）バンプを形
成して作製される。
Al電極（パッド）上にPb/Ti,W/Ti,Pt/Ti等からなる２層
バリアメタル層を形成し、その上に金（Au）バンプを形
成して作製される。
このようにすることにより、半導体チップ１の回路形
成面上に封止レジンが存在しないので、前記実施例１の
パッケージの厚さよりさらに薄くすることができる。
成面上に封止レジンが存在しないので、前記実施例１の
パッケージの厚さよりさらに薄くすることができる。
また、半導体チップ１の回路形成面のAl電極上に金
（Au）ボール4Aが形成され、該金（Au）ボール4Aにリー
ド３の錫（Sn）めっきされたインナーリード3Aの先端が
直接熱圧着されるので、超薄型の半導体装置が得られ
る。
（Au）ボール4Aが形成され、該金（Au）ボール4Aにリー
ド３の錫（Sn）めっきされたインナーリード3Aの先端が
直接熱圧着されるので、超薄型の半導体装置が得られ
る。
［実施例３］ 第18図は、本発明の実施例３の樹脂封止型半導体装置
の要部断面図、 第19A図は、本実施例３の半導体チップの外部端子
（ボンディングパッド）の配置を示す平面図、 第19B図は、前記外部端子と、リードピンとの位置関
係を示す図、 第20図は、本実施例３のリードフレームの全体構成を
示す図である。
の要部断面図、 第19A図は、本実施例３の半導体チップの外部端子
（ボンディングパッド）の配置を示す平面図、 第19B図は、前記外部端子と、リードピンとの位置関
係を示す図、 第20図は、本実施例３のリードフレームの全体構成を
示す図である。
第18図乃至第20図に示すように、本実施例３の小型の
樹脂封止型半導体装置30は、半導体チップ１の回路形成
面に絶縁性接着フィルム２を介在してリード３が固定さ
れ、該リード３のインナーリード3A（信号用インナーリ
ード3A1と共通用インナーリード3A2からなる）と半導体
チップ１の外部端子（ボンディングパッド）とがボンデ
ィングワイヤ（Auワイヤ）31で電気的に接続されてい
る。そして、前記半導体チップ１の回路形成面には、前
記リード３のインナーリード3Aと半導体チップ１の外部
端子とが電気的に接続された部分を囲むように、レジン
流れ止め部材５が設けられている。このレジン流れ止め
部材５の内部に、エポキシ樹脂等からなる液状レジン６
がポッティング法によって注入され、液状レジン６で封
止される。リード３のアウターリード3Bは、半導体チッ
プ１の回路形成面から裏面まで折り曲げて延在させ、半
導体チップ１の裏面で絶縁性接着フィルム７を介在して
固定されている。
樹脂封止型半導体装置30は、半導体チップ１の回路形成
面に絶縁性接着フィルム２を介在してリード３が固定さ
れ、該リード３のインナーリード3A（信号用インナーリ
ード3A1と共通用インナーリード3A2からなる）と半導体
チップ１の外部端子（ボンディングパッド）とがボンデ
ィングワイヤ（Auワイヤ）31で電気的に接続されてい
る。そして、前記半導体チップ１の回路形成面には、前
記リード３のインナーリード3Aと半導体チップ１の外部
端子とが電気的に接続された部分を囲むように、レジン
流れ止め部材５が設けられている。このレジン流れ止め
部材５の内部に、エポキシ樹脂等からなる液状レジン６
がポッティング法によって注入され、液状レジン６で封
止される。リード３のアウターリード3Bは、半導体チッ
プ１の回路形成面から裏面まで折り曲げて延在させ、半
導体チップ１の裏面で絶縁性接着フィルム７を介在して
固定されている。
本実施例３のパッケージは、前記アウターリード3Bの
半導体チップ１の裏面に折り曲げた部分間の幅寸法（距
離）L2を、レジン流れ止め部材５間の寸法L1よりも大き
くすると共に、半導体チップ１の裏面からアウターリー
ド3Bの裏面に折り曲げた部分の外側面までの寸法（深
さ）D2を、アウターリード3Bの上面から半導体チップ１
の回路形成面から最も離れたレジン６の外側面までの高
さ寸法D1より大きくしたものである。
半導体チップ１の裏面に折り曲げた部分間の幅寸法（距
離）L2を、レジン流れ止め部材５間の寸法L1よりも大き
くすると共に、半導体チップ１の裏面からアウターリー
ド3Bの裏面に折り曲げた部分の外側面までの寸法（深
さ）D2を、アウターリード3Bの上面から半導体チップ１
の回路形成面から最も離れたレジン６の外側面までの高
さ寸法D1より大きくしたものである。
例えば、各部の厚さの寸法は、第18図に示すように、
半導体チップ１の厚さ0.3mm、リード３の厚さ0.2mm、絶
縁性接着フィルム７の厚さ0.1mm、半導体チップ１の裏
面からアウターリード3Bの裏面に折り曲げた部分の外側
面までの厚さ（深さD2）0.3mm、半導体チップ１の回路
形成面上のアウターリード3Bの外側面からレジン６の外
側面までの厚さ（D1）0.25mmである。したがって、小型
の樹脂封止型半導体装置30の厚さは、1.15mmとなり、積
み重ね場合には、その実効高さは、0.9mmとなる。
半導体チップ１の厚さ0.3mm、リード３の厚さ0.2mm、絶
縁性接着フィルム７の厚さ0.1mm、半導体チップ１の裏
面からアウターリード3Bの裏面に折り曲げた部分の外側
面までの厚さ（深さD2）0.3mm、半導体チップ１の回路
形成面上のアウターリード3Bの外側面からレジン６の外
側面までの厚さ（D1）0.25mmである。したがって、小型
の樹脂封止型半導体装置30の厚さは、1.15mmとなり、積
み重ね場合には、その実効高さは、0.9mmとなる。
前記半導体チップ１は、16MDRAMであり、前記第４図
（実施例１）に示すものと同様のレイアウトになってい
る。その外部端子（ボンディングパッド）の配置を第19
A図に示す。それぞれの外部端子とリードピンとの位置
関係を第19B図に示す。
（実施例１）に示すものと同様のレイアウトになってい
る。その外部端子（ボンディングパッド）の配置を第19
A図に示す。それぞれの外部端子とリードピンとの位置
関係を第19B図に示す。
樹脂封止型半導体装置30は、第19B図に示すように、
左側上から下に向って１番端子、２番端子、…、14番端
子（７番端子,8番端子はない）が順次配列され、右側下
から上に向って15番端子、16番端子、…、28番端子（21
番端子,22番端子はない）が順次配列され、合計24端子
（24ピン）で構成される。
左側上から下に向って１番端子、２番端子、…、14番端
子（７番端子,8番端子はない）が順次配列され、右側下
から上に向って15番端子、16番端子、…、28番端子（21
番端子,22番端子はない）が順次配列され、合計24端子
（24ピン）で構成される。
そして、前記アウターリード3Bに印加される信号とし
ては、例えば、制御系信号、アドレス系信号、データ系
信号、電源がある。制御系信号は、ロウアドレスストロ
ーブ系信号▲▼、カラムアドレスストローブ信号
▲▼、ライトイネーブル信号WE等がある。データ
系信号はデータ出力信号Dout、データ入力信号Dinがあ
る。電源は、基準電源電圧VSS例えば回路の接地電位０
［Ｖ］、動作電源電圧VCC例えば回路の動作電圧５
［Ｖ］がある。
ては、例えば、制御系信号、アドレス系信号、データ系
信号、電源がある。制御系信号は、ロウアドレスストロ
ーブ系信号▲▼、カラムアドレスストローブ信号
▲▼、ライトイネーブル信号WE等がある。データ
系信号はデータ出力信号Dout、データ入力信号Dinがあ
る。電源は、基準電源電圧VSS例えば回路の接地電位０
［Ｖ］、動作電源電圧VCC例えば回路の動作電圧５
［Ｖ］がある。
前記リード３の全体のリードフレームの構成は、第20
図に示すように、22本のインナーリード3A、24本のアウ
ターリード3B、半導体チップ吊りリード3C、これらのリ
ード３を支持する外枠3Dで構成され、一体に形成されて
いる。そして、リードフレームの所定位置に絶縁性接着
フイルム２及び７が接着されている。なお、インナーリ
ード3Aは、前述したように、信号用インナーリード3A1
と共通用インナーリード3A2からなっている。このよう
に構成することにより、前記実施例１と同様の効果を得
ることができる。
図に示すように、22本のインナーリード3A、24本のアウ
ターリード3B、半導体チップ吊りリード3C、これらのリ
ード３を支持する外枠3Dで構成され、一体に形成されて
いる。そして、リードフレームの所定位置に絶縁性接着
フイルム２及び７が接着されている。なお、インナーリ
ード3Aは、前述したように、信号用インナーリード3A1
と共通用インナーリード3A2からなっている。このよう
に構成することにより、前記実施例１と同様の効果を得
ることができる。
［実施例４］ 第21図は、本発明の実施例４のモジュール型半導体装
置の要部断面図、 第22図は、第21図に示すモジュール型半導体装置のシ
ステム構成を示す回路図、 第23図乃至第第26図は、各半導体チップの入出力用端
子（ボンディングパッド）Din,Doutとアウターリードと
の接続関係を示す平面図である。
置の要部断面図、 第22図は、第21図に示すモジュール型半導体装置のシ
ステム構成を示す回路図、 第23図乃至第第26図は、各半導体チップの入出力用端
子（ボンディングパッド）Din,Doutとアウターリードと
の接続関係を示す平面図である。
本実施例４のモジュール型半導体装置は、第21図に示
すように、実装基板41の上に前記実施例３の16MDRAM40
A,40B,40C,40Dの４個を積層したものである（16MDRAM×
４の積層パッケージ構成例）。
すように、実装基板41の上に前記実施例３の16MDRAM40
A,40B,40C,40Dの４個を積層したものである（16MDRAM×
４の積層パッケージ構成例）。
そのモジュール型DRAMのシステムは、第22図に示すよ
うな回路構成になっている。
うな回路構成になっている。
すなわち、16MDRAM40A,40B,40C,40Dの４個のそれぞれ
のアウターリード3Bに印加されるロウアドレスストロー
ブ系信号▲▼、カラムアドレスストローブ信号▲
▼、ライトイネーブル信号WE、基準電源電圧
VSS、動作電源電圧VCCは、16MDRAM40A,40B,40C,40Dの４
個のそれぞれ対応するアウターリード3Bに共通に入力さ
れるようになっている。
のアウターリード3Bに印加されるロウアドレスストロー
ブ系信号▲▼、カラムアドレスストローブ信号▲
▼、ライトイネーブル信号WE、基準電源電圧
VSS、動作電源電圧VCCは、16MDRAM40A,40B,40C,40Dの４
個のそれぞれ対応するアウターリード3Bに共通に入力さ
れるようになっている。
また、16MDRAM40A,40B,40C,40Dのそれぞれのアドレス
A0〜A11ピンには、X,Y系の信号がアドレスマルチプレッ
クスで入力されるようになっている。
A0〜A11ピンには、X,Y系の信号がアドレスマルチプレッ
クスで入力されるようになっている。
本実施例４では、第22図に示すように、積層された16
MDRAM40A,40B,40C,40Dの各々異なるリード（ピン）を、
入出力用の端子D00〜D3とするように、端子D0〜D3と選
択端子とを兼用させるために、それぞれの対応するアウ
ターリード3Bの端子D0〜D3と前記16MDRAM40A,40B,40C,4
0Dのそれぞれの入出力用端子（ボンディングパッド）Di
n,Doutをボンディングワイヤ31で接続している。
MDRAM40A,40B,40C,40Dの各々異なるリード（ピン）を、
入出力用の端子D00〜D3とするように、端子D0〜D3と選
択端子とを兼用させるために、それぞれの対応するアウ
ターリード3Bの端子D0〜D3と前記16MDRAM40A,40B,40C,4
0Dのそれぞれの入出力用端子（ボンディングパッド）Di
n,Doutをボンディングワイヤ31で接続している。
例えば、16MDRAM40Aのボンディング接続は、第23図に
示すように、16MDRAM40Aの入出力用端子Din,Doutとアウ
ターリード3Bの２番端子D0とをボンディングワイヤ31で
接続する。
示すように、16MDRAM40Aの入出力用端子Din,Doutとアウ
ターリード3Bの２番端子D0とをボンディングワイヤ31で
接続する。
同様に、16MDRAM40Bのボンディング接続は、第24図に
示すように、16MDRAM40Bの入出力用端子Din,Doutとアウ
ターリード3Bの３番端子D1とをボンディングワイヤ31で
接続する。
示すように、16MDRAM40Bの入出力用端子Din,Doutとアウ
ターリード3Bの３番端子D1とをボンディングワイヤ31で
接続する。
16MDRAM40Cのボンディング接続は、第25図に示すよう
に、16MDRAM40Cの入出力用端子Din,Doutとアウターリー
ド3Bの27番端子D2とをボンディングワイヤ31で接続す
る。
に、16MDRAM40Cの入出力用端子Din,Doutとアウターリー
ド3Bの27番端子D2とをボンディングワイヤ31で接続す
る。
16MDRAM40Dのボンディング接続は、第26図に示すよう
に、16MDRAM40Dの入出力用端子Din,Doutとアウターリー
ド3Bの26番端子D3とをボンディングワイヤ31で接続す
る。
に、16MDRAM40Dの入出力用端子Din,Doutとアウターリー
ド3Bの26番端子D3とをボンディングワイヤ31で接続す
る。
このように、ボンディングワイヤ31で16MDRAM40A,40
B,40C,40Dのそれぞれの入出力用端子Din,Doutとアウタ
ーリード3Bの端子（D0〜D3）を接続し、これを積層する
ことにより、16M×４ビット（bit）構成の64Mビット（b
it）のモジュール型半導体装置を実現できる。
B,40C,40Dのそれぞれの入出力用端子Din,Doutとアウタ
ーリード3Bの端子（D0〜D3）を接続し、これを積層する
ことにより、16M×４ビット（bit）構成の64Mビット（b
it）のモジュール型半導体装置を実現できる。
また、16MDRAM40A,40B,40C,40Dのそれぞれの回路形成
面部の一部のみが樹脂で封止されているので、パッケー
ジを半導体チップとほぼ同一程度の寸法の大きさにする
ことができる。
面部の一部のみが樹脂で封止されているので、パッケー
ジを半導体チップとほぼ同一程度の寸法の大きさにする
ことができる。
また、16MDRAM40A,40B,40C,40Dのそれぞれの回路形成
面の一部以外が露出しており、かつ積層された状態でそ
れぞれのアウターリード3B間に空隙が形成されることに
より、風が貫通することができるので、放熱効率を向上
することができる。
面の一部以外が露出しており、かつ積層された状態でそ
れぞれのアウターリード3B間に空隙が形成されることに
より、風が貫通することができるので、放熱効率を向上
することができる。
また、リード３が絶縁接着テープ２によって16MDRAM4
0A,40B,40C,40Dのそれぞれの回路形成面に固定されてい
るため、機械的ストレス及び熱による機械的ストレスに
対して信頼性が高い。
0A,40B,40C,40Dのそれぞれの回路形成面に固定されてい
るため、機械的ストレス及び熱による機械的ストレスに
対して信頼性が高い。
また、リード３が16MDRAM40A,40B,40C,40Dの回路形成
面部上においても露出しているので、積み重ねてそれぞ
れのリード３を接着するたけで積層型モジュールを容易
に作製することができる。
面部上においても露出しているので、積み重ねてそれぞ
れのリード３を接着するたけで積層型モジュールを容易
に作製することができる。
また、アウターリード3Bの16MDRAM40A,40B,40C,40Dの
裏面に折り曲げられた積み重ね接着面がほぼ同一平面上
に配置されるので、積み重ね接着の歩留り及び積み重ね
接着面の電気的信頼性を向上することができる。
裏面に折り曲げられた積み重ね接着面がほぼ同一平面上
に配置されるので、積み重ね接着の歩留り及び積み重ね
接着面の電気的信頼性を向上することができる。
また、本実施例４の変形例として、64MDRAMのモジュ
ール（16777216ワード×32ビット）のシステムの構成
を、第27図に示す。
ール（16777216ワード×32ビット）のシステムの構成
を、第27図に示す。
この64MDRAMのモジュールも、前記実施例４と同様に
積層型半導体装置と構成することは容易に理解すること
ができるであろう。ここでは、その詳細説明は省略す
る。
積層型半導体装置と構成することは容易に理解すること
ができるであろう。ここでは、その詳細説明は省略す
る。
また、例えば、第28図に示すように、本実施例４の積
層型半導体装置40は、実装基板21上に複数個はんだ接着
実装される。この例では、リードピンは２辺配置である
か、本発明は、４辺配置においても可能である。
層型半導体装置40は、実装基板21上に複数個はんだ接着
実装される。この例では、リードピンは２辺配置である
か、本発明は、４辺配置においても可能である。
なお、前記実施例1,2の半導体装置を、実施例３の半
導体装置と同様に実施例４の積層モジュール型半導体装
置に適用できることはいうまでもない。
導体装置と同様に実施例４の積層モジュール型半導体装
置に適用できることはいうまでもない。
以上のことからわかるように、本発明の半導体装置単
体は、メモリ装置、マイクロコンピュータ、ロジック装
置、ゲートアレイ装置等に適用すると有効である。
体は、メモリ装置、マイクロコンピュータ、ロジック装
置、ゲートアレイ装置等に適用すると有効である。
また、積層モジュール装置は、メモリカード、メモリ
ボード、キャッシュカード等に適用すると有効である。
ボード、キャッシュカード等に適用すると有効である。
以上、本発明を実施例にもとづき具体的に説明した
が、本発明は、前記実施例に限定されるものではなく、
その要旨を逸脱しない範囲において種々変更可能である
ことは言うまでもない。
が、本発明は、前記実施例に限定されるものではなく、
その要旨を逸脱しない範囲において種々変更可能である
ことは言うまでもない。
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある （１）パッケージを半導体チップとほぼ同一程度の寸法
の大きさにすることができる。
って得られる効果を簡単に説明すれば、下記のとおりで
ある （１）パッケージを半導体チップとほぼ同一程度の寸法
の大きさにすることができる。
（２）放熱効率を向上することができる。
（３）機械的ストレス及び熱による機械的ストレスに対
して信頼性が高い半導体装置を提供できる。
して信頼性が高い半導体装置を提供できる。
（４）積層型半導体装置を容易に作製することができ
る。
る。
（５）プレス又はエッチング法で作成される通常のリー
ドフレームが使用でき、コストを低減することができ
る。
ドフレームが使用でき、コストを低減することができ
る。
（６）実装密度を向上することができる。
第１図は、本発明の実施例１の小型の樹脂封止型半導体
装置の全体構成を示す一部切欠き平面図、 第２図は、第１図に示すＡ−Ａ線で切った要部断面図、 第３図は、実施例１のリードフレームの構成を示す平面
図、 第４図は、本発明の実施例の半導体チップレイアウト
図、 第５図は、本発明の実施例の絶縁性接着フィルムの構成
を説明するための断面図、 第６図は、本発明の実施例のはんだバンプ電極の構成を
説明するための断面図、 第7A図及び第7B図は、実施例の組立て方法を説明するた
めの図、 第８図，第９図及び第10図は、実施例１の変形例の構成
を示す図、 第11図は、レジン流れ止め部材の製造装置の断面図、 第12図は、第11図に示す供給ノズル形状を説明するため
の図、 第13図は、実施例１のレジン流れ止め部材の構成を説明
するための図、 第14図は、前記レジン流れ止め部材を設けないで、モー
ルドタイプにした実施例１の変形例を示す図、 第15図は、実施例１の小型の樹脂封止型半導体装置を実
装基板上に２個積層した例を示す図、 第16図は、本発明の実施例２の超薄型の樹脂封止型半導
体装置の要部断面図、 第17図は、本発明の実施例の金バンプ電極の構成を説明
するための断面図、 第18図は、本発明の実施例３の樹脂封止型半導体装置の
要部断面図、 第19A図及び第19B図は、実施例３の半導体チップの外部
端子（ボンディングパッド）の配置及びそれぞれの外部
端子とリードピンとの位置関係を示す平面図、 第20図は、実施例３のリードフレームの全体構成を示す
平面図、 第21図は、本発明の実施例４のモジュール型半導体装置
の要部断面図、 第22図は、第21図に示すモジュール型半導体装置のシス
テム構成を示す回路図、 第23図乃至第26図は、各半導体チップの入出力用端子と
アウターリードとの接続関係を示す平面図、 第27図は、実施例４の変形例を示す図、 第28図は、実施例４の積層型半導体装置の複数個を実装
基板上にはんだ接着実装した例を示す図である。 図中、１……半導体チップ、2,7……絶縁性接着フィル
ム、３……リード、3A……インナーリード、3B……アウ
ターリード、４……はんだバンプ電極、4A……金ボール
電極、4B……金バンプ電極、５……レジン流れ止め部
材、６……液状レジン、20,30,40……樹脂封止型半導体
装置、31……ボンディングワイヤ。
装置の全体構成を示す一部切欠き平面図、 第２図は、第１図に示すＡ−Ａ線で切った要部断面図、 第３図は、実施例１のリードフレームの構成を示す平面
図、 第４図は、本発明の実施例の半導体チップレイアウト
図、 第５図は、本発明の実施例の絶縁性接着フィルムの構成
を説明するための断面図、 第６図は、本発明の実施例のはんだバンプ電極の構成を
説明するための断面図、 第7A図及び第7B図は、実施例の組立て方法を説明するた
めの図、 第８図，第９図及び第10図は、実施例１の変形例の構成
を示す図、 第11図は、レジン流れ止め部材の製造装置の断面図、 第12図は、第11図に示す供給ノズル形状を説明するため
の図、 第13図は、実施例１のレジン流れ止め部材の構成を説明
するための図、 第14図は、前記レジン流れ止め部材を設けないで、モー
ルドタイプにした実施例１の変形例を示す図、 第15図は、実施例１の小型の樹脂封止型半導体装置を実
装基板上に２個積層した例を示す図、 第16図は、本発明の実施例２の超薄型の樹脂封止型半導
体装置の要部断面図、 第17図は、本発明の実施例の金バンプ電極の構成を説明
するための断面図、 第18図は、本発明の実施例３の樹脂封止型半導体装置の
要部断面図、 第19A図及び第19B図は、実施例３の半導体チップの外部
端子（ボンディングパッド）の配置及びそれぞれの外部
端子とリードピンとの位置関係を示す平面図、 第20図は、実施例３のリードフレームの全体構成を示す
平面図、 第21図は、本発明の実施例４のモジュール型半導体装置
の要部断面図、 第22図は、第21図に示すモジュール型半導体装置のシス
テム構成を示す回路図、 第23図乃至第26図は、各半導体チップの入出力用端子と
アウターリードとの接続関係を示す平面図、 第27図は、実施例４の変形例を示す図、 第28図は、実施例４の積層型半導体装置の複数個を実装
基板上にはんだ接着実装した例を示す図である。 図中、１……半導体チップ、2,7……絶縁性接着フィル
ム、３……リード、3A……インナーリード、3B……アウ
ターリード、４……はんだバンプ電極、4A……金ボール
電極、4B……金バンプ電極、５……レジン流れ止め部
材、６……液状レジン、20,30,40……樹脂封止型半導体
装置、31……ボンディングワイヤ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 西 邦彦 東京都小平市上水本町５丁目20番１号 株式会社日立製作所武蔵工場内 (72)発明者 一谷 昌弘 東京都小平市上水本町５丁目20番１号 株式会社日立製作所武蔵工場内 (72)発明者 小池 俊二 東京都小平市上水本町５丁目22番１号 日立マイクロコンピュータエンジニアリ ング株式会社内 (72)発明者 鈴木 一成 東京都小平市上水本町５丁目22番１号 日立マイクロコンピュータエンジニアリ ング株式会社内 (72)発明者 木本 良輔 東京都小平市上水本町５丁目22番１号 日立マイクロコンピュータエンジニアリ ング株式会社内 (56)参考文献 特開 平１−217933（ＪＰ，Ａ) 特開 平２−198148（ＪＰ，Ａ) 特開 平２−17655（ＪＰ，Ａ) 特開 昭64−7628（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/60 301 H01L 21/60 311 H01L 23/50
Claims (4)
- 【請求項１】半導体チップの回路形成面でリードと半導
体チップの外部端子とが電気的に接続され、樹脂で封止
された半導体装置において、前記リードが絶縁性接着層
を介在して前記半導体チップの回路形成面に固定され、
前記リードが前記半導体チップの回路形成面から裏面ま
で延在され、前記半導体チップの裏面にてチップ中心線
方向に折り曲げられ、折り曲げられたリードと前記半導
体チップの裏面との間に絶縁層が介在していることを特
徴とする半導体装置。 - 【請求項２】半導体チップの回路形成面でリードと半導
体チップの外部端子とが電気的に接続され、樹脂で封止
された半導体装置において、前記リードが絶縁性接着層
を介在して前記半導体チップの回路形成面に固定され、
かつ前記半導体チップの回路形成面の前記リードと前記
外部端子とが樹脂で封止され、前記リードが前記半導体
チップの回路形成面から裏面まで延在され、前記半導体
チップの裏面にてチップ裏面と対向するように屈曲さ
れ、屈曲されたリードと前記半導体チップの裏面との間
に絶縁層が介在していることを特徴とする半導体装置。 - 【請求項３】請求項１又は請求項２に記載の半導体装置
において、リードと半導体チップの外部端子との電気的
接続は、金属ワイヤ又は金属バンプ又は金属ボールによ
ってなされていることを特徴とする半導体装置。 - 【請求項４】請求項１乃至請求項３の各項に記載の半導
体装置の複数個を積層し、各半導体装置を選択する手段
を備えた積層型としたことを特徴とする半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2198462A JP2839941B2 (ja) | 1990-07-26 | 1990-07-26 | 半導体装置 |
| US07/990,633 US5583375A (en) | 1990-06-11 | 1992-12-14 | Semiconductor device with lead structure within the planar area of the device |
| US08/721,339 US5869888A (en) | 1990-06-11 | 1996-09-26 | Semiconductor device with lead structure on principal surface of chip |
| US08/721,240 US5714405A (en) | 1990-06-11 | 1996-09-26 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2198462A JP2839941B2 (ja) | 1990-07-26 | 1990-07-26 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0485837A JPH0485837A (ja) | 1992-03-18 |
| JP2839941B2 true JP2839941B2 (ja) | 1998-12-24 |
Family
ID=16391511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2198462A Expired - Fee Related JP2839941B2 (ja) | 1990-06-11 | 1990-07-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
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|---|---|---|---|---|
| JPH04278548A (ja) * | 1991-03-07 | 1992-10-05 | Nec Corp | 樹脂封止型半導体装置 |
| JPH0661404A (ja) * | 1992-08-10 | 1994-03-04 | Nec Corp | 半導体装置 |
| JP2809115B2 (ja) * | 1993-10-13 | 1998-10-08 | ヤマハ株式会社 | 半導体装置とその製造方法 |
| TW270213B (ja) * | 1993-12-08 | 1996-02-11 | Matsushita Electric Ind Co Ltd | |
| JPH09260538A (ja) | 1996-03-27 | 1997-10-03 | Miyazaki Oki Electric Co Ltd | 樹脂封止型半導体装置及び製造方法とその実装構造 |
| JP2000232182A (ja) | 1998-12-08 | 2000-08-22 | Nec Kyushu Ltd | Ｂｇａ構造の半導体装置及びその製造方法 |
| EP1318546A4 (en) | 2000-07-19 | 2007-08-08 | Shindo Company Ltd | SEMICONDUCTOR COMPONENT |
| CN101467253A (zh) * | 2006-06-16 | 2009-06-24 | 皇家飞利浦电子股份有限公司 | 具有顶底互连的可堆叠式ic封装 |
| CN114845483A (zh) * | 2022-03-31 | 2022-08-02 | 生益电子股份有限公司 | 埋设线路的pcb制作方法及埋设线路的pcb |
-
1990
- 1990-07-26 JP JP2198462A patent/JP2839941B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0485837A (ja) | 1992-03-18 |
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