JPH0936300A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH0936300A
JPH0936300A JP7181364A JP18136495A JPH0936300A JP H0936300 A JPH0936300 A JP H0936300A JP 7181364 A JP7181364 A JP 7181364A JP 18136495 A JP18136495 A JP 18136495A JP H0936300 A JPH0936300 A JP H0936300A
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pellet
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Abstract

(57)【要約】 【目的】内部ペレット間のワイヤボンディング接続を可
能にするとともに、工程数などを削減し、製造コストの
安い半導体装置及びその製造方法を提供することにあ
る。 【構成】リードフレームのアイランド3の両面に、しか
もパッド部6a,7aが同一方向を向くようにダイボン
ディングした2つの半導体ペレット1a,2aと、両ペ
レット1a,2aのパッド部6a,7a相互間あるいは
両ペレット1a,2aのパッド部6a,7aと外部接続
端子8a間を電気的に接続するボンディングワイヤ9a
とを有する。下側のペレット2aのパッド部7aは外部
接続端子8aやアイランド3などに隠されないように形
成する。さらに、これら全体を樹脂5aなどで封止す
る。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は樹脂封止型の半導体
装置およびその製造方法に関し、特に複数の半導体ペレ
ットをリードフレームに搭載する構造およびその搭載方
法に関する。
【0002】
【従来の技術】従来、容量の大きな半導体装置を提供し
たり、あるいは半導体装置を用いた機器の実装面積を向
上させるために、複数の半導体ペレットを1つの樹脂封
止型装置に搭載することが行われている。
【0003】例えば、複数の半導体ペレットを1つのリ
ードフレームに搭載する技術としては、特開昭60−9
5958号公報や特開平2−87661号公報に記載さ
れるものがある。
【0004】図8はかかる従来の一例を示す半導体装置
の縦断面図である。図8に示すように、従来の半導体装
置は、テープ12a上のリードフレームのアイランド1
3aに第1のペレット14aをダイボンディングし、ボ
ンディングワイヤ15aにより内部リード16aと第1
のペレット14a間を接続する。同様に、テープ12b
上のリードフレームのアイランド13bに第2のペレッ
ト14bをダイボンディングし、ボンディングワイヤ1
5bにより内部リード16bと第2のペレット14b間
を接続する。つぎに、これら第1,第2のペレット14
a,14bを搭載したテープ12a,12bの非マウン
ト面を接着材19により貼合わせる。しかる後、貼合わ
せた全体をモールド樹脂17で封止し、内部リード16
a,16bに続く外部リード18a,18bを所定の長
さに切断して成型する。
【0005】図9は従来の他の例を示す半導体装置の縦
断面図である。図9に示すように、この半導体装置は、
第1のペレット20aと第2のペレット20bをリード
フレームのアイランド21の両主面にダイボンディング
し、ボンディングパッド23と外部接続端子25間をボ
ンディングワイヤ24により接続する。その後、前述し
た従来例と同様に、全体をモールド樹脂22により封止
する。この場合は、アイランド21を介して第1,第2
のペレット20a,20bを背中合わせに接着すること
により実装密度を上げ、半導体装置の小型化を実現して
いる。
【0006】
【発明が解決しようとする課題】上述した従来の半導体
装置およびその製造方法は、2つのアイランドの背面を
貼合わせるか、あるいは1つのアイランドを介して2つ
のペレットをの背面を貼合わせる構造および方法である
ため、2つのペレット上のパッド面が互いに反対方向を
向くことになる。このように、パッド面が互いに反対方
向を向いた複数のペレット間のワイヤボンディングを実
施するには、リードフレームの向きを変える工程が必要
になり、その際にワイヤ変形や切断の危険が伴なうとい
う欠点がある。
【0007】現在、一般的に使用されているワイヤーボ
ンダにおいては、リードフレーム片面のみのボンディン
グしか行えず、1ワイヤでのペレット間ワイヤボンディ
ングは、物理的に不可能である。
【0008】さらに、図8に示した従来例においては、
リードフレーム(テープ)を2枚貼合わす工程が必要に
なるとともに、リード部分が2倍の厚さになるので、半
導体装置の薄型化を実現しにくいという欠点がある。
【0009】また、図9に示した従来例においては、2
つのペレットをアイランドにダイボンディングする際
と、アイランド両面にダイボンディングしたペレットの
パッドおよび外部接続端子間を接続する際とに、リード
フレームを裏返えす等の新たな工程が必要になり、その
分組立時間が増加したり、製造コストが高くなってしま
うという欠点がある。しかも、リードフレームのアイラ
ンドの両面にワイヤボンディングするため、特殊なワイ
ヤボンディング装置を必要とするといった問題点もあ
る。
【0010】本発明の目的は、かかる内部ペレット間の
ワイヤボンディング接続を可能にするとともに、工程数
などを削減し、製造コストの安い半導体装置及びその製
造方法を提供することにある。
【0011】
【課題を解決するための手段】本発明の半導体装置は、
リードフレームのアイランドもしくはリード部の両面に
且つパッド部が同一方向を向くようにダイボンディング
した第1および第2の半導体ペレットと、前記第1およ
び第2の半導体ペレットの前記パッド部相互間あるいは
前記第1および第2の半導体ペレットの前記パッド部と
外部接続端子間を電気的に接続するボンディングワイヤ
とを有し、前記第1および第2の半導体ペレットを含む
全体を樹脂などで封止して構成される。
【0012】また、本発明の半導体装置における前記第
1および第2の半導体ペレットは、上側に搭載する第1
の半導体ペレットに対し、下側に搭載する第2の半導体
ペレットの幅を広く形成するとともに、前記第2の半導
体ペレットのパッド部が前記外部接続端子に隠されるこ
とがないように配置する。
【0013】また、本発明の半導体装置における前記第
1の半導体ペレットは、その上面にさらに幅の狭い第3
の半導体ペレットを搭載し且つそのパッド部が前記第1
および第2の半導体ペレットと同一方向を向くように形
成してもよい。
【0014】さらに、本発明の半導体装置における前記
第1および第2の半導体ペレットは、同一サイズにし且
つずらせて前記アイランドもしくは前記リード部に搭載
するとともに、前記第2の半導体ペレットは、片側のみ
に前記パッド部を形成し、前記第1の半導体ペレットの
前記パッド部あるいは前記外部接続端子と片側のみでボ
ンディング接続してもよい。
【0015】一方、本発明の半導体装置の製造方法は、
複数の半導体ペレットをリードフレームにダイボンディ
ングし、前記複数の半導体ペレットを含む全体を樹脂な
どで封止する半導体装置の製造方法において、パッド部
を上面に形成した第1の半導体ペレットをリードフレー
ムの1つの面にダイボンディングする工程と、パッド部
を上面に形成した第2の半導体ペレットをリードフレー
ムの前記1つの面とは反対の面にダイボンディングする
工程と、前記第1および第2の半導体ペレットの前記パ
ッド部相互間あるいは前記第1の半導体ペレットの前記
パッド部と外部接続端子または前記第2の半導体ペレッ
トの前記パッド部と前記外部接続端子間をボンディング
ワイヤにより接続する工程と、前記第1および第2の半
導体ペレットを樹脂などで封止する工程とを含んで構成
される。
【0016】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
【0017】図1は本発明の半導体装置の第1の実施の
形態を示す装置の縦断面図である。図1に示すように、
この実施の形態による半導体装置は、リードフレームの
アイランド3の表面にボンディングパッド部6aが上を
向くようにダイボンディングした第1の半導体ペレット
1aと、同様にリードフレームのアイランド3の裏面お
よび外部接続端子8aの一部にボンディングパッド部7
aが上を向くようにダイボンディングした第2の半導体
ペレット2aと、第1,第2の半導体ペレット1a,2
aのパッド部6a,7a相互間あるいは第1,第2の半
導体ペレット1a,2aのパッド部6a,7aと外部接
続端子8a間を電気的に接続するボンディングワイヤ9
aとを有する。これら第1,第2の半導体ペレット1
a,2aは、共にパッド部6a,7aが同一方向を向く
ように接着テープ4a(銀ペーストでも可)を用いてア
イランド3の両面に搭載される。しかも、これらの第
1,第2の半導体ペレット1a,2aを含む全体は、モ
ールド樹脂5aにより封止される。
【0018】また、第1,第2の半導体ペレット1a,
2aは、上側に搭載される第1の半導体ペレット1aに
対し、下側に搭載する第2の半導体ペレット2aの幅を
広く形成するとともに、この第2の半導体ペレット2a
のパッド部7aが外部接続端子8aに隠されることがな
いように配置する。
【0019】このように、第1の半導体ペレット1aの
パッド部6aと第2の半導体ペレット2aのパッド部7
aは、同一方向にダイボンディングされ且つ第2の半導
体ペレット2aの幅を大きく形成しているため、リード
フレームを裏返すことなく、1本のボンディングワイヤ
9aにより、直接両ペレット間のパッド接続を実現する
ことができる。
【0020】図2は図1における半導体装置の主要部の
拡大斜視図である。図2に示すように、2つのペレット
1a,2aの位置関係は、つぎのとおりである。すなわ
ち、アイランド3の上面にダイボンディングされたペレ
ット1aのパッド部6aはペレット1aの表面のどこに
あっても構わないのに対し、外部接続端子8aの一部に
接着テープ4aによりダイボンディングされたペレット
2aの電気的接続が必要なパッド部7aは、ペレット1
a,接着テープ4a,外部接続端子8aに隠されること
のないような位置に配置する必要がある。
【0021】図3は本発明の半導体装置の第2の実施の
形態を示す装置の縦断面図である。図3に示すように、
この実施の形態による半導体装置は、第1,第2の半導
体ペレット1b,2bのサイズが同一もしくは近い大き
さの場合である。このときの第1の半導体ペレット1b
は、ボンディングパッド部6bが上を向くように、接着
テープ10を用いて外部接続端子8bの表面にダイボン
ディングされ、また第2の半導体ペレット2bは、ボン
ディングパッド部7bが上を向くように、接着テープ4
bを用いて外部接続端子8bの裏面にダイボンディング
される。さらに、ボンディングワイヤ9bで第1の半導
体ペレット1bのパッド6bと外部接続端子8b、およ
び第2の半導体ペレット2bのパッド7bと外部接続端
子8b間などを接続した後、全体をモールド樹脂5bで
封止される。
【0022】また、これら第1および第2の半導体ペレ
ット1b,2bは、同一サイズにした場合、ずらせてア
イランドもしくはリード部に搭載するため、第2の半導
体ペレット2bは、片側のみにパッド部7bを形成し、
第1の半導体ペレット1bのパッド部6bあるいは外部
接続端子8bと片側のみでボンディング接続することに
なる。
【0023】この実施の形態も、両ペレット1b,2b
のパッド部6b,7bは、同一方向に形成されているた
め、リードフレームを裏返すことなく、1本のボンディ
ングワイヤ9bにより、直接両ペレット間のパッド接続
を実現することができる。
【0024】図4は図3における半導体装置の主要部の
拡大斜視図である。図4に示すように、2つのペレット
1b,2bの位置関係は、外部接続端子8bの上面にダ
イボンディングされたペレット1bのパッド部6bはペ
レット1bの表面のどこにあっても構わないのに対し、
外部接続端子8bに接着テープ4bによりダイボンディ
ングされたペレット2aの電気的接続が必要なパッド部
7bは、ペレット1b,接着テープ4b,外部接続端子
8bに隠されることのないような位置に配置する必要が
ある。
【0025】図5は本発明の半導体装置の第3の実施の
形態を示す装置の縦断面図である。図5に示すように、
この実施の形態による半導体装置は、3つのペレット1
a,2a,11を積層した構造である。すなわち、第1
の半導体ペレット1aの上面にさらに幅の狭い第3の半
導体ペレット11を接着テープ4aを用いて搭載し、し
かもそのパッド部が第1,第2の半導体ペレット1a,
2aと同一方向を向くように形成したものである。な
お、かかる積層構造は3層以上の構造としてもよい。
【0026】このような構造とすることにより、隠ペレ
ットのパッド部が同一方向にダイボンディングされ、上
に行くに連れて半導体ペレットの幅を小きく形成してい
るため、リードフレームを裏返すことなく、1本のボン
ディングワイヤ9aにより、直接ペレット間のパッド接
続を実現することができる。
【0027】上述した3つの実施の形態におけるアイラ
ンド3と第1の半導体ペレット1a、外部接続端子8a
と第2の半導体ペレット2aなどをダイボンディングす
るための接着材としては、エポキシ系接着材,ポリイミ
ド系接着材,シリコン系接着材またはポリイミド系両面
テープおよび銀ペーストなどを用いることができる。ま
た、封止手段としては、樹脂モールドを用いたが、樹脂
のかわりに、セラミックパッケージやサーディップタイ
プのパッケージなどの封止手段を用いてもよい。
【0028】図6(a)〜(e)はそれぞれ本発明の半
導体装置の製造方法の第1の実施の形態を説明するため
の工程順に示した装置の縦断面図である。この実施の形
態による半導体装置の製造方法は、前述した図1および
図2に示す半導体装置を製造する方法である。
【0029】まず、図6(a)に示すように、リードフ
レーム12aのアイランド3やリード部に両面の接着テ
ープ4aを被着する。この接着テープ4aは始めからリ
ードフレーム12aに付着したものを用いてもよい。
【0030】ついで、図6(b)に示すように、リード
フレーム12aの下面にパッド部を上面に形成した半導
体ペレット2aをダイボンディングする。
【0031】ついで、図6(c)に示すように、リード
フレーム12aの上面にパッド部を上面に形成した半導
体ペレット1aをダイボンディングする。
【0032】しかる後、図6(d)に示すように、半導
体ペレット1a,2aのパッド部相互間あるいは半導体
ペレット2aのパッド部と外部接続端子8aまたは半導
体ペレット1aのパッド部と外部接続端子8a間をボン
ディングワイヤ9aにより接続する。このボンディング
ワイヤ9aは、通常のリードフレーム12aの片面にの
みワイヤボンディングするボンディング装置を用いる。
【0033】さらに、図6(e)に示すように、半導体
ペレット1a,2aと、外部接続端子8a,ボンディン
グワイヤ9aの一部を樹脂モールド5aで封止する。
【0034】なお、図5に示す3層以上のペレットを備
えた半導体装置においても、基本的には上述した工程を
実施する。その場合には、(c)工程が複数になり、そ
れに連れて(d)工程が増えるるだけである。
【0035】かかる実施の形態によれば、リードフレー
ムを裏返す工程も不要になり、リードフレームの両面に
ワイヤボンディングするための特殊なボンディング装置
も不要になる。
【0036】図7(a)〜(e)はそれぞれ本発明の半
導体装置の製造方法の第2の実施の形態を説明するため
の工程順に示した装置の縦断面図である。この実施の形
態による半導体装置の製造方法は、前述した図3および
図4に示す半導体装置を製造する方法であり、図6の工
程とほぼ同様である。
【0037】まず、図7(a)に示すように、リードフ
レーム12bに両面の接着テープ4b,10を被着す
る。この接着テープ4b,10は始めからリードフレー
ム12bに付着したものを用いてもよい。
【0038】ついで、図7(b)に示すように、リード
フレーム12bの下面にパッド部を上面に形成した半導
体ペレット2bをダイボンディングする。
【0039】ついで、図7(c)に示すように、リード
フレーム12bの上面にパッド部を上面に形成した半導
体ペレット1bをダイボンディングする。
【0040】しかる後、図7(d)に示すように、半導
体ペレット1b,2bのパッド部相互間あるいは半導体
ペレット2bのパッド部と外部接続端子8bまたは半導
体ペレット1bのパッド部と外部接続端子8b間をボン
ディングワイヤ9bにより接続する。このボンディング
ワイヤ9bは、通常のリードフレーム12bの片面にの
みワイヤボンディングするボンディング装置を用いる。
【0041】さらに、図7(e)に示すように、半導体
ペレット1b,2bと、外部接続端子8b,ボンディン
グワイヤ9bの一部を樹脂モールド5bで封止する。
【0042】かかる実施の形態によれば、リードフレー
ムを裏返す工程も不要になり、リードフレームの両面に
ワイヤボンディングするための特殊なボンディング装置
も不要になる。
【0043】
【発明の効果】以上説明したように、本発明の半導体装
置は、複数の半導体ペレットをパッド部が同一方向を向
くようにして1つのパッケージ内に封止することによ
り、実装面積を向上させ、容量を大きくすることができ
るとともに、ペレット間を1本のワイヤで接続すること
ができるという効果がある。
【0044】また、本発明の半導体装置の製造方法は、
複数のペレットのパッド部を同一方向に向くようにして
ダイボンディングすることにより、ワイヤボンディング
を一度の工程で行うことができ、リードフレームの裏返
し工程を不要にするとともに、特殊なボンディング装置
も不要にできるので、工程の削減や組立時間の削減を実
現し、製造コストを安くできるという効果がある。
【図面の簡単な説明】
【図1】本発明の半導体装置の第1の実施の形態を示す
装置の縦断面図である。
【図2】図1における半導体装置の主要部の拡大斜視図
である。
【図3】本発明の半導体装置の第2の実施の形態を示す
装置の縦断面図である。
【図4】図3における半導体装置の主要部の拡大斜視図
である。
【図5】本発明の半導体装置の第3の実施の形態を示す
装置の縦断面図である。
【図6】本発明の半導体装置の製造方法の第1の実施の
形態を説明するための工程順に示した装置の縦断面図で
ある。
【図7】本発明の半導体装置の製造方法の第2の実施の
形態を説明するための工程順に示した装置の縦断面図で
ある。
【図8】従来の一例を示す半導体装置の縦断面図であ
る。
【図9】従来の他の例を示す半導体装置の縦断面図であ
る。
【符号の説明】
1a,1b 第1のペレット 2a,2b 第2のペレット 3 アイランド 4a,4b,10 接着テープ 5a,5b モールド樹脂 6a,6b,7a,7b ボンディングパッド 8a,8b 外部接続端子 9a,9b ボンディングワイヤ 11 第3のペレット 12a,12b テープ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 25/07 25/18

Claims (5)

    【特許請求の範囲】
  1. 【請求項1】 リードフレームのアイランドもしくはリ
    ード部の両面に且つパッド部が同一方向を向くようにダ
    イボンディングした第1および第2の半導体ペレット
    と、前記第1および第2の半導体ペレットの前記パッド
    部相互間あるいは前記第1および第2の半導体ペレット
    の前記パッド部と外部接続端子間を電気的に接続するボ
    ンディングワイヤとを有し、前記第1および第2の半導
    体ペレットを含む全体を樹脂などで封止することを特徴
    とする半導体装置。
  2. 【請求項2】 前記第1および第2の半導体ペレット
    は、上側に搭載する第1の半導体ペレットに対し、下側
    に搭載する第2の半導体ペレットの幅を広く形成すると
    ともに、前記第2の半導体ペレットのパッド部が前記外
    部接続端子に隠されることがないように配置する請求項
    1記載の半導体装置。
  3. 【請求項3】 前記第1の半導体ペレットは、その上面
    にさらに幅の狭い第3の半導体ペレットを搭載し且つそ
    のパッド部が前記第1および第2の半導体ペレットと同
    一方向を向くように形成した請求項1記載の半導体装
    置。
  4. 【請求項4】 前記第1および第2の半導体ペレット
    は、同一サイズにし且つずらせて前記アイランドもしく
    は前記リード部に搭載するとともに、前記第2の半導体
    ペレットは、片側のみに前記パッド部を形成し、前記第
    1の半導体ペレットの前記パッド部あるいは前記外部接
    続端子と片側のみでボンディング接続する請求項1記載
    の半導体装置。
  5. 【請求項5】 複数の半導体ペレットをリードフレーム
    にダイボンディングし、前記複数の半導体ペレットを含
    む全体を樹脂などで封止する半導体装置の製造方法にお
    いて、パッド部を上面に形成した第1の半導体ペレット
    をリードフレームの1つの面にダイボンディングする工
    程と、パッド部を上面に形成した第2の半導体ペレット
    をリードフレームの前記1つの面とは反対の面にダイボ
    ンディングする工程と、前記第1および第2の半導体ペ
    レットの前記パッド部相互間あるいは前記第1の半導体
    ペレットの前記パッド部と外部接続端子または前記第2
    の半導体ペレットの前記パッド部と前記外部接続端子間
    をボンディングワイヤにより接続する工程と、前記第1
    および第2の半導体ペレットを樹脂などで封止する工程
    とを含むことを特徴とする半導体装置の製造方法。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000022676A1 (fr) * 1998-10-14 2000-04-20 Hitachi, Ltd. Dispositif a semi-conducteur et procede de fabrication dudit dispositif
US6215192B1 (en) 1997-06-12 2001-04-10 Matsushita Electric Industrial Co., Ltd. Integrated circuit package and integrated circuit package control system
US6265760B1 (en) 1998-05-01 2001-07-24 Nec Corporation Semiconductor device, and semiconductor device with die pad and protruding chip lead frame and method of manufacturing the same
KR100364842B1 (ko) * 1999-09-28 2002-12-16 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그의 제조 방법
WO2004027949A1 (ja) * 2002-08-29 2004-04-01 Sony Corporation 半導体装置

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6215192B1 (en) 1997-06-12 2001-04-10 Matsushita Electric Industrial Co., Ltd. Integrated circuit package and integrated circuit package control system
US6265760B1 (en) 1998-05-01 2001-07-24 Nec Corporation Semiconductor device, and semiconductor device with die pad and protruding chip lead frame and method of manufacturing the same
WO2000022676A1 (fr) * 1998-10-14 2000-04-20 Hitachi, Ltd. Dispositif a semi-conducteur et procede de fabrication dudit dispositif
US6552437B1 (en) 1998-10-14 2003-04-22 Hitachi, Ltd. Semiconductor device and method of manufacture thereof
US6750080B2 (en) 1998-10-14 2004-06-15 Renesas Technology Corp. Semiconductor device and process for manufacturing the same
KR100364842B1 (ko) * 1999-09-28 2002-12-16 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그의 제조 방법
WO2004027949A1 (ja) * 2002-08-29 2004-04-01 Sony Corporation 半導体装置
US7180164B2 (en) 2002-08-29 2007-02-20 Sony Corporation Semiconductor device
CN100411261C (zh) * 2002-08-29 2008-08-13 索尼株式会社 半导体装置

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