JP2000058743A - 半導体装置 - Google Patents

半導体装置

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Abstract

(57)【要約】 【課題】 第１と第２の半導体チップの間に絶縁スペー
サを挟むことにより、チップの下に隠れる電極パッドへ
のワイヤボンディングを可能にした、マルチチップ型の
半導体装置を提供する。 【解決手段】 アイランド１３上に第１の半導体チップ
１０を固着し、第１の半導体チップ１０の上にスペーサ
３０を介して第２の半導体チップ１１を固着する。第１
の半導体チップ１０とリード端子１７とを第１のボンデ
ィングワイヤ１６ａで、第２の半導体チップ１１とリー
ド端子１７とを第２のボンディングワイヤ１６ｂで接続
する。第１と第２の半導体チップ１０、１１は互いに近
似したチップサイズと形状を有し、平面視で第１の電極
パッド１２ａが第２の半導体チップ１１に隠れる。スペ
ーサ３０が形成する空間１９を利用して第１の電極パッ
ド１２ａと第２のボンディングワイヤ１６ａとの接続を
行う。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、複数の半導体チッ
プを重ね合わせてモールドしつつ、近似した大きさを持
つ半導体チップの組み合わせでも小型化できる半導体装
置に関する。
【０００２】
【従来の技術】半導体装置の封止技術として最も普及し
ているのが、図６（Ａ）に示したような、半導体チップ
１の周囲を熱硬化性のエポキシ樹脂２で封止するトラン
スファーモールド技術である。半導体チップ１の支持素
材としてリードフレームを用いており、リードフレーム
のアイランド３に半導体チップ１をダイボンドし、半導
体チップ１のボンディングパッドとリード４をワイヤ５
でワイヤボンドし、所望の外形形状を具備する金型内に
リードフレームをセットし、金型内にエポキシ樹脂を注
入、これを硬化させることにより製造される。
【０００３】一方、各種電子機器に対する小型、軽量化
の波はとどまるところを知らず、これらに組み込まれる
半導体装置にも、一層の大容量、高機能、高集積化が望
まれることになる。
【０００４】そこで、以前から発想としては存在してい
た（例えば、特開昭５５ー１１１１５１７号）、１つの
パッケージ内に複数の半導体チップを封止する技術が注
目され、実現化する動きが出てきた。つまり図６（Ｂ）
に示すように、アイランド３上に第１の半導体チップ１
ａを固着し、第１の半導体チップ１ａの上に第２の半導
体チップ１ｂを固着し、対応するボンディングパッドと
リード端子４とをボンディングワイヤ５ａ、５ｂで接続
し、樹脂２で封止したものである。
【０００５】
【発明が解決しようとする課題】図６（Ｂ）の構成は、
第１の半導体チップ１ａとのワイヤボンディングを確保
するため、第２の半導体チップ１ｂを固着したときに第
１の半導体チップ１ａの電極パッド部分が露出している
こと、即ちチップサイズに差のあることが絶対的な条件
となる。そのため、例えば同一機種のチップを２個組み
込む、或いは別機種のチップであってもそのチップサイ
ズが近似する場合には採用できない欠点があった。２つ
の半導体チップを十文字に重ね合わせることも考えられ
るが、これとてチップサイズの縦×横の寸法に差がある
ことが条件となり、依然として制約が残るものである。
【０００６】
【課題を解決するための手段】本発明は上述した従来の
課題に鑑み成されたもので、第１と第２の半導体チップ
と、前記第１と第２の半導体チップの各表面に形成した
電極パッドと、外部接続用の電極手段と、前記第１と第
２の半導体チップの電極パッドと前記電極手段とを各々
接続するボンディングワイヤとを具備し、前記第１と第
２の半導体チップを重畳して１つのパッケージに封止し
た半導体装置において、前記第１の半導体チップと前記
第２の半導体チップと間にスペーサを設け、該スペーサ
は前記第１の半導体チップの電極パッドを避けてその上
部に空間を形成し、前記空間の上部には前記第２の半導
体チップが位置し、前記第１の半導体チップの電極パッ
ドに接続するボンディングワイヤが、前記空間を通過し
て前記第１の半導体チップの電極パッドにボンディング
されていることを特徴とするものである。
【０００７】
【発明の実施の形態】以下に本発明の一実施の形態を詳
細に説明する。
【０００８】先ず、図１は本発明の半導体装置の主要部
を示す断面図、図２（Ａ）は全体を示す断面図、同じく
図２（Ｂ）は全体を示す平面図である。
【０００９】これらの図において、１０、１１は各々第
１と第２の半導体チップを示している。第１と第２の半
導体チップ１０、１１のシリコン表面には、前工程にお
いて各種の拡散熱処理などによって多数の能動、受動回
路素子が形成されている。第１と第２の半導体チップ１
０、１１のチップ周辺部分には外部接続用の第１と第２
の電極パッド１２ａ、１２ｂがアルミ電極によって形成
されている。各電極パッド１２ａ、１２ｂの上にはパッ
シベーション皮膜が形成され、電極パッド１２ａ、１２
ｂの上部が電気接続のために開口されている。パッシベ
ーション被膜はシリコン窒化膜、シリコン酸化膜、ポリ
イミド系絶縁膜などである。図２（Ｂ）の例では、各電
極パッド１２ａ、１２ｂは半導体チップ１０、１１の対
向する２辺に沿って集約して配置されている。
【００１０】第１の半導体チップ１０がリードフレーム
のアイランド１３上に接着剤１４によりダイボンドされ
る。第２の半導体チップ１１が第１の半導体チップ１０
の前記パッシベーション皮膜上に固着されている。接着
剤１４は導電性または絶縁性である。
【００１１】第１の電極パッド１２ａには、金線からな
る第１のボンディングワイヤ１６ａの一端が接続されて
おり、第１のボンディングワイヤ１６ａの他端は外部導
出用のリード端子１７にワイヤボンドされている。ま
た、第２の電極パッド１２ｂの表面には、第２のボンデ
ィングワイヤ１６ｂの一端がワイヤボンドされており、
第２のボンディングワイヤ１６ｂの他端は外部導出用の
リード端子１７にワイヤボンドされている。
【００１２】第１と第２の半導体チップ１０、１１、リ
ード端子１７の一部、および第１と第２のボンディング
ワイヤ１６ａ、１６ｂを含む主要部は、周囲をエポキシ
系の熱硬化樹脂１８でモールドされて半導体装置のパッ
ケージを形成する。リード端子１７はパッケージの側壁
から外部に導出されて外部接続端子となる。導出された
リード端子１７はＺ字型に曲げ加工されている。アイラ
ンド１３の裏面側は樹脂１８の表面に露出しており、樹
脂１８表面と同一平面を形成している。
【００１３】第１と第２の半導体チップ１０、１１の組
み合わせは任意である。例えば、第１と第２の半導体チ
ップ１０、１１としてＥＥＰＲＯＭ（フラッシュメモ
リ）等の半導体記憶装置を用いた場合（第１の組み合わ
せ例）は、１つのパッケージで記憶容量を２倍、３倍・
・・にすることができる。また、第１の半導体チップ１
０にＥＥＰＲＯＭ（フラッシュメモリ）等の半導体記憶
装置を、第２の半導体チップ１１にはＳＲＡＭ等の半導
体記憶装置を形成するような場合（第２の組み合わせ
例）ことも考えられる。どちらの組み合わせの場合で
も、各チップにはデータの入出力を行うＩ／Ｏ端子と、
データのアドレスを指定するアドレス端子、及びデータ
の入出力を許可するチップイネーブル端子とを具備して
おり、両チップのピン配列が酷似している。そのため、
第１と第２の半導体チップ１０、１１のＩ／Ｏ端子やア
ドレス端子用のリード端子１７を共用することが可能で
あり、各チップに排他的なチップイネーブル信号を印加
することにより、どちらか一方の半導体チップのメモリ
セルを排他的に選択することが可能である。
【００１４】上記第１の組み合わせ例の場合には当然の
事ながら、第１の半導体チップ１０と第２の半導体チッ
プ１１が大略同じ大きさと形状を有し、電極パッド１２
ａ、１２ｂの配列も同じである。そのため、両者を重ね
ると、第１の半導体チップ１０の電極パッド１２ａが第
２の半導体チップ１１の陰に隠れる。具体的に、図２
（Ｂ）の例では第２の電極パッド１２ｂの直下に第１の
電極パッド１２ａが位置する。又第２の組み合わせ例の
場合でも、チップサイズと形状が近似し且つピン配列が
酷似する場合があり得る。
【００１５】而して、第１と第２の半導体チップ１０、
１１の間にスペーサ３０を形成して、第１の電極パッド
１２ａの上方に空間１９を形成し、第２の半導体チップ
１１をひさし状に突出させている。この空間１９は、第
１の半導体チップ１０の端部から第１の電極１２ａを露
出するだけの幅（図１：Ｗ）を持ち、更には第１のボン
ディングワイヤ１６ａのワイヤ高さを収納するだけの高
さ（図１：ｔ１）を持つ。但しスペーサ３０と各半導体
チップ１０、１１との接着剤１５の膜厚をも考慮する。
この様なスペーサ３０としては、膜厚が１００〜２００
μ程度の絶縁接着テープ、直径が１００〜２００μの粒
状の絶縁フィラーを混入した絶縁性のエポキシ系接着剤
等が利用できる。
【００１６】スペーサ３０は第１の電極パッド１２ａの
上方に空間１９を形成し、この空間内で第１のボンディ
ングワイヤ１６ａが第１の電極パッド１２ａにボールボ
ンディングされている。ボール部２０から連続する第１
のボンディングワイヤ１６ａは空間１９を通過し、リー
ド端子１７にセカンドボンドされる。第１の半導体チッ
プ１０の表面の高さに対してリード端子１７の表面が高
いような場合には、第１のボンディングワイヤ１６ａは
第１の電極１２ａから空間１９を通過して横方向に導出
され、第２の半導体チップ１１の端より外側で上昇し、
リード端子１７先端部に到達する様な軌跡を描く。
【００１７】この様に、スペーサ３０によって第１の電
極パッド１２ａの上に空間１９を設けることによって、
第１の半導体チップ１１へのワイヤボンディングを可能
にし、且つ第１のボンディングワイヤ１６ａが第２の半
導体チップ１１の裏面と接触することを回避している。
【００１８】本実施の形態では、アイランド１３の板厚
が１５０〜２００μであり、第１と第２の半導体チップ
１０、１１の厚みがバックグラインド工程により２５０
〜３００μとなっている、接着剤１４、１５の厚みとし
て２０〜３０μ必要であり、更にはボンディングワイヤ
の上部に樹脂の残り厚みとして１５０〜２００μは必要
である。本願出願人は、これらの厚みを収納しつつ、パ
ッケージの高さｔ２を１．０ｍｍ以下にまで薄形化した
半導体装置を実現した。
【００１９】図３に第２の実施の形態を示した。リード
フレームに代えてテープキャリアと半田ボールを用いた
例である。第１の半導体チップ１０がポリイミド系のベ
ースフィルム４０の上に接着固定され、第１の半導体チ
ップ１０の上に第２の半導体チップ１１がスペーサ３０
を挟んで固着される。ベースフィルム４０の表面にはリ
ード端子１７に相当する導電パターン４１が形成されて
おり、第１と第２の電極パッド１２ａ、１２ｂと導電パ
ターン４１とが各々第１と第２のボンディングワイヤ１
６ａ、１６ｂで接続されている。ベースフィルム４０に
は貫通穴が形成され、該貫通穴を介して、ベースフィル
ム４０の裏面に形成した半田ボール４２と接続されてい
る、そして、周囲を熱硬化性の樹脂でモールドされてい
る。
【００２０】尚、上記実施例は半導体チップが２個の場
合を記載したが、３個、４個を積層する場合でも同様に
実施できることは言うまでもない。
【００２１】
【発明の効果】以上に説明した通り、本発明によれば、
第１と第２の半導体チップ１０、１１の間にスペーサ３
０を設け、スペーサ３０が形成する空間１９を利用して
第１の電極１２ａに第１のボンディングワイヤ１２ａを
ボンディングするので、半導体チップ１０、１１の大き
さと形状が近似した場合でも複数の半導体チップを積層
してワイヤボンディングが可能になる利点を有する。こ
れにより、例えば１つのパッケージに２倍の記憶容量を
持たせることが可能になる。
【００２２】更に、半導体チップ１０、１１としてどの
ようなサイズ、形状のものでも組み合わせが可能にな
り、製品展開の自由度が増す利点をも有する。
【図面の簡単な説明】
【図１】本発明を説明するための断面図である。
【図２】本発明を説明するための（Ａ）断面図、（Ｂ）
平面図である。
【図３】本発明の、第２の実施の形態を示す断面図であ
る。
【図４】従来例を説明するための断面図である。

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 第１と第２の半導体チップと、前記第１
    と第２の半導体チップの各表面に形成した電極パッド
    と、外部接続用の電極手段と、前記第１と第２の半導体
    チップの電極パッドと前記電極手段とを各々接続するボ
    ンディングワイヤとを具備し、前記第１と第２の半導体
    チップを重畳して１つのパッケージに封止した半導体装
    置において、 前記第１の半導体チップと前記第２の半導体チップと間
    にスペーサを設け、該スペーサは前記第１の半導体チッ
    プの電極パッドを避けてその上部に空間を形成し、前記
    空間の上部には前記第２の半導体チップが位置し、 前記第１の半導体チップの電極パッドに接続するボンデ
    ィングワイヤが、前記空間を通過して前記第１の半導体
    チップの電極パッドにボンディングされていることを特
    徴とする半導体装置。
  2. 【請求項２】 前記スペーサが絶縁テープであることを
    特徴とする請求項１記載の半導体装置。
  3. 【請求項３】 前記スペーサがフィラー入りの接着剤で
    あることを特徴とする請求項１記載の半導体装置。
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