KR100461220B1 - 반도체 장치 및 그의 제조방법 - Google Patents

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후꾸이야스끼
나라이아쯔야
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샤프 가부시키가이샤
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    • H01L2224/85169—Aligning involving movement of a part of the bonding apparatus being the upper part of the bonding apparatus, i.e. bonding head, e.g. capillary or wedge
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    • H01L2224/85186—Translational movements connecting first outside the semiconductor or solid-state body, i.e. off-chip, reverse stitch
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    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
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    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
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Abstract

기판 상에 제 1 반도체 칩 및 제 2 반도체 칩을 적층하고, 제 1 본딩 와이어 및 제 2 본딩 와이어에 의해 기판에 각각의 반도체 칩상에 형성한 전극 단자를 전기적으로 접속시킨 반도체 장치로서, 제 2 본딩 와이어와 제 1 반도체 칩 사이에 절연층을 형성시킨 반도체 장치이다.

Description

반도체 장치 및 그의 제조방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THEREOF}
본 발명은 반도체 장치에 관한 것으로, 특히, 단일 패키지내에 복수의 반도체 칩을 적층하여 탑재하는 반도체 장치 및 그 제조방법에 관한 것이다.
최근, 단일 패키지내에 복수의 반도체 칩 (반도체소자) 을 탑재함으로써, 반도체 장치의 소형화, 고성능화를 시도하고 있다. 예컨대, 휴대기기 등에 탑재되는 메모리에 부가가치를 부여하거나 메모리 용량을 증대시키는 것을 목적으로 하여, 복수의 반도체 칩을 적층하여 탑재하는 패키지 등이 있다.
반도체 장치는 반도체 칩과 기판을 포함하여 구성된다. 양자를 전기적으로 접속하는 방식으로서, 본딩 와이어를 사용하여 접속하는 와이어 본딩법이 널리 이용되고 있다.
반도체 칩과 기판의 접속을 위해 와이어 본딩법을 이용하는 경우, 반도체 칩을 적층할 때, 이미 기판상에 탑재되어 있는 반도체 칩의 와이어 본딩된 부분을 손상시키지 않을 것이 요구된다. 즉, 적층된 반도체 칩의 칩 크기가 상기 기판 상에 탑재되어 있는 반도체 칩의 칩 크기보다도 작은 경우, 상기 와이어 본딩된 부분이 손상되는 일은 없지만, 양자의 칩 크기가 거의 동일한 경우에는 상기의 와이어 본딩된 부분이 적층된 반도체 칩과 중첩되기 때문에, 특히, 손상되기 쉬운 문제가 있다.
상기의 문제를 해결하기 위해, 적층된 반도체 칩 사이에 스페이서 역할을 하는 약 200㎛ (0.008인치) 의 접착층을 형성한 반도체 장치 (USP Re. 36,613 호 공보 참조), 주변부가 중앙부에 비하여 얇게 형성된, 단차를 갖는 구조의 반도체 장치 (일본 공개특허공보 평6-244360 호 (공개일 1994년 9월 2일) 참조), 반도체 칩 상호 간에 접착층을 개재시켜 적층하여 이루어지는 반도체 장치 (일본 공개특허공보 평10-27880 호 (공개일 1998년 1월 27일) 참조) 등이 제안되어 있다.
그러나, 상기 종래의 반도체 장치에서는 각각 다음에 나타낸 문제가 발생한다.
상기 적층되는 반도체 칩 사이에 스페이서를 봉입한 구조의 반도체 장치는, 기판에 탑재된 반도체 칩에 접속되어 있는 본딩 와이어와, 그 위에 적층되는 반도체 칩과의 접촉을 방지하기 위해, 충분한 두께를 가지는 스페이서를 이용할 필요가 있다. 따라서, 패키지의 박형화에는 부적합한 문제가 있다.
즉, 도 13 에 도시한 바와 같이, 제 2 반도체 칩 (2) 과 기판 (7) 을 접속하는 제 2 본딩 와이어 (4) 와 제 1 반도체 칩 (1) 의 접촉을 방지하기 위해서는, 스페이서 (14) 를 충분한 두께로 할 필요가 있다. 다시 말하면, 도 14 에 도시한 바와 같이, 스페이서 (14) 의 두께가 제 2 반도체 칩 (2) 부터 제 2 본딩 와이어 (4) 의 가장 높은 부분까지의 높이와 동일 정도인 경우, 제 2 본딩 와이어 (4) 와 제 1 반도체 칩 (1) 이 접촉함으로써 양자의 절연성이 불충분해지는 문제를 초래한다.
또한, 도 13 에 도시한 바와 같이, 제 1 반도체 칩 (1) 은 오버행 (Overhang) 되어 있다. 즉, 제 1 반도체 칩 (1) 은 스페이서 (14) 로부터 돌출되어 있다. 따라서, 제 1 반도체 칩 (1) 에는 진동이 발생하기 쉽다. 여기에서, 반도체 칩과 기판을 전기적으로 접속하는 와이어 본딩법에서, 본딩 와이어의 양단을 접속하기 위해 2 회의 접속 공정이 실행되는데, 두번째 접속은 초음파 진동에 의해 실행된다. 상기한 바와 같이, 제 1 반도체 칩 (1) 은 진동이 발생하기 쉽기 때문에, 제 1 본딩 와이어 (3) 의 제 1 반도체 칩 (1) 측을, 초음파 진동에 의해 접속하는 것은 곤란하다. 이 때문에, 와이어 본딩법에서는, 제 1 본딩 와이어 (3) 의 제 1 반도체 칩 (1) 측을 접속한 후에, 기판 (7) 측을 접속할 필요가 있다.
즉, 스페이서 (14) 상에 탑재된 제 1 반도체 칩 (1) 에 대한 와이어 본딩법으로는 포워드 와이어 본딩법 (Forward wire bonding method) 만 채택할 수 있다. 따라서, 리버스 와이어 본딩법 (Reverse wire bonding method) 을 채택한 경우에 비하여, 기판 (7) 측의 와이어 본딩 단자를 보다 외측에 배치할 필요가 있다. 이 때문에, 패키지를 소형화하는 것이 곤란하다는 문제를 초래한다. 또한 포워드 와이어 본딩법은 반도체 칩과 본딩 와이어를 접속한 후에 본딩 와이어와 기판을 접속하는 방법을 칭하고, 그 반대의 순서로 접속을 행하는 방법을 리버스 와이어 본딩법이라 한다.
도 15 에 나타낸 바와 같이, 반도체 칩의 주변부가 중앙부에 비하여 얇게 형성된, 단차를 가지는 구조의 반도체 장치의 경우, 종래의 공정과 비교시, 반도체 칩을 절단하는 공정에 추가로, 상기 단차를 형성하기 위해 반도체 웨이퍼를 절삭하는 절삭공정이 필요하다. 또한, 이 절삭공정에서, 이 절삭이 실행되는 측과는 반대측, 즉, 반도체 칩의 소자가 형성되어 있는 측을 보호할 필요도 있다. 이 때문에, 제조비용이 증가하는 문제가 초래된다.
또한, 상기 반도체 장치는 제 9 반도체 칩 (51) 의 단차를 가지는 부분에 절연을 위한 처리가 실시되어 있지 않다. 따라서, 도 16 에 나타낸 바와 같이, 패키지를 박형화할 경우, 제 2 본딩 와이어 (4) 와 제 9 반도체 칩 (51) 이 접촉하여 양자의 절연성이 불충분해지는 문제를 초래한다. 또한, 제 9 반도체 칩 (51) 을 얇게 할 경우에는, 단차를 가지는 부분도 얇아져 그 강도가 떨어지기 때문에 칩 균열 등이 발생하기 쉬운 문제도 초래한다.
상기의 단차를 가지는 구조의 반도체 칩과 기판을 접속하는 와이어 본딩법으로는, 적층되는 반도체 칩 사이에 스페이서를 봉입한 구조와 동일하게, 포워드 와이어 본딩법만을 채용할 수 있다. 포워드 와이어 본딩법을 이용하는 경우, 이 본딩 와이어가 접속된 반도체 칩으로부터의 본딩 와이어의 높이를 감소시킬 수 없다. 따라서, 반도체 칩을 다층화하여 탑재할 경우, 반도체 장치를 박형화하는 것이 곤란해지는 문제를 초래한다.
또한, 상기한 바와 같이, 포워드 와이어 본딩법만을 채택할 수 있기 때문에, 리버스 와이어 본딩법을 채택한 경우에 비하여, 기판 (7) 측의 와이어 본딩 단자를 보다 외측에 배치하는 것이 요구된다. 따라서, 패키지를 소형화하는 것이 곤란하다는 문제도 초래한다.
도 17 에 나타낸 바와 같이, 반도체 칩 상호간에 접착층을 개재시켜 적층하여 이루어지는 구조의 경우, 제 1 반도체 칩 (1) 과 제 2 반도체 칩 (2) 을 접착하는 접착층 (6) 의 두께 및 영역을 제어하는 것은 곤란하다. 따라서, 접착층 (6) 을 구성하는 접착제의 유출 (Bleeding) 등에 의한 기판 (7) 의 오염이나, 적층된 제 1 반도체 칩 (1) 에 경사 (Tilt) 가 발생하는 등의 문제를 초래한다.
특히, 반도체 칩을 다층화하는 경우, 반도체 장치의 높이 편차, 기판으로부터 최상층 반도체 칩의 표면까지의 높이 편차, 및 최상층 반도체 칩의 경사 등이 증가하기 때문에 안정된 생산이 곤란하다. 즉, 적층수가 2 개인 경우에는, 상기의 편차 및 경사는 큰 문제가 되지 않아도, 적층되는 반도체 칩의 수가 3 개, 4 개로 증가함에 따라, 상기 높이 편차 및 경사가 커지기 때문에, 반도체 장치의 안정된 생산이 곤란해지는 문제도 초래한다.
또한, 도 18 에 나타낸 바와 같이, 반도체 장치의 패키지를 박형화하는 경우, 제 2 본딩 와이어 (4) 와 제 1 반도체 칩 (1) 의 접촉에 의해 양자의 절연성이 불충분해지는 문제를 초래한다.
본 발명은, 상기의 문제를 해결하기 위한 것으로, 그 목적은 반도체 칩의 칩 크기에 관계없이 적층할 수 있는, 절연성이 확보된 반도체 장치 및 그 제조방법을 제공하는 것에 있다.
도 1 은 본 발명의 일 실시형태에 따른 반도체 장치의 단면도.
도 2 는 본 발명의 다른 실시형태에 따른, 포워드 와이어 본딩법을 이용하여 본딩 와이어를 접속시킨 반도체 장치의 단면도.
도 3 은 본 발명의 또 다른 실시형태에 따른, 4 개의 반도체 칩을 적층하여 제조한 반도체 장치의 단면도.
도 4 는 본 발명의 또 다른 실시형태에 따른, 밀봉수지로 밀봉하여 제조한 반도체 장치의 단면도.
도 5 는 본 발명의 반도체 장치의 제조방법에 따른, 시트를 부착하는 공정을 설명하는 사시도.
도 6 은 본 발명의 반도체 장치의 제조방법에 따른 분할하는 공정을 설명하는 단면도.
도 7 은 본 발명의 반도체 장치의 제조방법에 따른 접착공정을 설명하는 단면도.
도 8 은 본 발명의 또 다른 실시형태에 따른 반도체 장치의 단면도.
도 9 는 본 발명의 또 다른 실시형태에 따른, 반도체 칩의 전극 단자가 형성된 면의, 전극 단자를 제외한 영역에는 절연성 수지층을 형성시킨 반도체 장치의 단면도.
도 10 은 본 발명에 따른 반도체 장치를 구성하는 반도체 칩의 조합의 예를 설명하는 단면도.
도 11 은 본 발명에 따른 반도체 장치를 구성하는 반도체 칩의 조합의 예를 설명하는 평면도.
도 12 는 본 발명에 따른 반도체 장치를 구성하는 반도체 칩의 조합의 다른 예를 설명하는 평면도.
도 13 은 적층된 반도체 칩 사이에 스페이서가 봉입된 구조의 종래의 반도체 장치를 설명하는 단면도.
도 14 는 적층되는 반도체 칩 사이에 스페이서가 봉입된 구조의 종래의 반도체 장치가 박형화된 경우를 설명하는 단면도.
도 15 는 반도체 칩 주변부가 중앙부에 비하여 얇게 형성된, 단차를 가지는 구조의 종래의 반도체 장치를 설명하는 단면도.
도 16 은 종래의 반도체 칩 주변부가 중앙부에 비하여 얇게 형성된, 단차를 가지는 구조의 종래의 반도체 장치를 박형화한 경우를 설명하는 단면도.
도 17 은 각각의 반도체 칩 사이에 접착층을 개재시켜 적층하여 이루어지는 구조의 종래의 반도체 장치를 설명하는 단면도.
도 18 은 각각의 반도체 칩 사이에 접착층을 개재시켜 적층하여 이루어지는 구조의 종래의 반도체 장치를 박형화한 경우를 설명하는 단면도.
※ 도면의 주요 부분에 대한 부호의 설명
1 : 제 1 반도체 칩 2 : 제 2 반도체 칩
3 : 제 1 본딩 와이어 4 : 제 2 본딩 와이어
5 : 절연층 6 : 접착층
7 : 기판 13 : 코팅수지 (절연성 수지층)
15 : 밀봉수지 16 : 외부 접속용 단자
18 : 제 3 반도체 칩 20 : 제 4 반도체 칩
21 : 전극 단자 22 : 시트 (Sheet)
23 : 범프 (Bump) 31 : 제 5 반도체 칩
32 : 제 6 반도체 칩 41 : 제 7 반도체 칩
42 : 제 8 반도체 칩 51 : 제 9 반도체 칩
본 발명의 목적은 반도체 칩의 칩 크기에 관계없이 적층할 수 있는 절연성이 확보된 반도체 장치 및 그 제조방법을 제공하는 것에 있다.
상기의 목적을 달성하기 위해, 본 발명에 따른 반도체 장치 및 그 제조방법은, 반도체 웨이퍼에 절연층 및 접착층으로 이루어지는 2 층의 수지층을 부착한 상태에서, 다이싱에 의해 분할 (절단) 한 반도체 칩을 적층하는 방법을 이용하는 것을 특징으로 한다.
그 결과, 외형치수가 작고, 절연성이 확보된 반도체 장치를 양호한 생산성으로 제조할 수 있다. 또한, 상기 반도체 장치는, 반도체 칩을 적층할 때에 본딩 와이어부를 피할 필요가 없다. 따라서, 그 칩 크기에 관계없이 반도체 칩을 적층할 수 있게 된다.
상기의 목적을 달성하기 위해, 본 발명에 따른 반도체 장치는 기판 상에 복수의 반도체 칩이 적층되어 있고, 각각의 반도체 칩 상에 형성된 전극 단자는, 본딩 와이어에 의해 기판에 전기적으로 접속되어 있는 반도체 장치로서,
본딩 와이어와, 이 본딩 와이어가 접속된 반도체 칩의 해당 본딩 와이어측에 적층된 반도체 칩 사이에 절연층을 형성한다.
상기의 구성에 의해, 본딩 와이어와 반도체 칩이 접촉하는 것을 방지할 수 있다. 따라서, 복수의 반도체 칩을 적층하여 이루어지는 반도체 장치의 절연성을 확보할 수 있다.
복수의 반도체 칩이 적층된 반도체 장치에서, 기판 상에 적층된 반도체 칩은 각각의 반도체 칩에 형성된 전극 단자를 통하여 본딩 와이어에 의해 기판과 전기적으로 접속된다. 여기에서, 반도체 장치의 절연성을 확보하기 위해서는 본딩 와이어와 반도체 칩의 접촉을 방지하는 것이 필요하다. 특히, 반도체 장치를 박형화하기 위해서는 반도체 칩 상호간의 거리를 감소시켜야 하는데, 이 경우는 본딩 와이어와 반도체 칩의 거리가 감소하기 때문에, 양자가 접촉하기 쉬워져 절연성이 불충분해질 우려가 있다.
따라서, 본딩 와이어와, 이 본딩 와이어가 접속되어 있는 반도체 칩의 해당 본딩와이어 측에 적층되어 있는 반도체 칩 사이에 절연층을 형성함으로써, 양자가 접촉하는 것을 방지할 수 있다. 즉, 반도체 칩 상의 본딩 와이어가 접속된 전극 단자와, 이 반도체 칩에 인접하는 반도체 칩 사이에 절연층이 형성되어 있음으로써, 본딩 와이어와, 이 본딩 와이어가 접속되어 있는 반도체 칩에 인접하는 반도체 칩과의 접촉을 방지할 수 있다.
이에 의해, 복수의 반도체 칩을 적층하여 이루어지는 반도체 장치의 절연성을 확보할 수 있다. 예컨대, 반도체 칩 상호간의 거리를 감소시킴으로써 반도체 장치를 박형화한 경우에도, 절연층에 의해 반도체 칩과 본딩 와이어의 접촉을 방지할 수 있기 때문에, 반도체 장치의 절연성을 확보할 수 있다.
이와 같이, 기판 상에 복수의 반도체 칩이 적층된 반도체 장치에서, 본딩 와이어와 반도체 칩 사이의 절연성이 불충분해지는 것을 방지할 수 있다. 즉, 본딩 와이어와 반도체 칩 사이에 형성된 절연층에 의해 양자의 접촉이 방지되기 때문에, 반도체 장치의 절연성을 확보할 수 있다.
따라서, 기판상에 복수의 반도체 칩이 적층된 반도체 장치의 절연성을 확보할 수 있기 때문에, 박형화하고 그 외형치수를 작게 한 경우에도, 절연성이 확보된 신뢰성이 높은 반도체 장치를 제공할 수 있게 된다.
이하 설명에 의해, 본 발명의 또 다른 목적, 특징 및 우수한 점은 충분히 이해될 것이다. 또한, 본 발명의 이점은 첨부 도면을 참조한 다음의 설명에서 명확해질 것이다.
본 발명의 실시의 일형태에 대해, 도 1 내지 도 12 에 기초하여 설명하면, 다음과 같다. 또한 본 발명은, 이것에 의하여 조금도 한정되지 않는다.도 1 ∼ 도 4 는 본 실시형태에 따른 반도체 장치의 구성을 나타내는 설명도이다.
도 1 은 2 개의 반도체 칩을 적층하여 이루어진 반도체 장치를 나타낸다. 동 도면에 나타낸 바와 같이, 본 실시형태의 반도체 장치는, 제 1 반도체 칩 (1), 제 2 반도체 칩 (2), 제 1 본딩 와이어 (3), 제 2 본딩 와이어 (4), 절연층 (5), 접착층 (6), 기판 (7), 접착제층 (8) 및 전극 단자 (21) 를 구비하여 이루어진 것이다. 본 실시형태에서 기판 (7) 상에 적층된 반도체 칩을 구별하지 않는 경우에는 간단히 반도체 칩으로 칭하기로 한다.
본 실시형태의 반도체 장치를 구성하는 기판 (7) 상에 접착제층 (8) 을 통하여 제 2 반도체 칩 (2) 이 접착되고, 제 2 반도체 칩 (2) 의 기판 (7) 과 반대측의 면에는 접착층 (6) 에 의해 절연층 (5) 을 통하여 제 1 반도체 칩 (1) 이 접착된다. 제 1 본딩 와이어 (3) 는 제 1 반도체 칩 (1) 의 전극 단자 (21) 와 기판 (7) 을 전기적으로 접속하는 것이고, 제 2 본딩 와이어 (4) 는 제 2 반도체 칩 (2) 의 전극 단자 (21) 와 기판 (7) 을 전기적으로 접속하는 것이다. 또한, 전극 단자 (21) 는 제 1 반도체 칩 (1) 및 제 2 반도체 칩 (2) 의 기판 (7) 과는 반대측의 면에 형성된다.
본 실시형태의 반도체 장치를 구성하는 반도체 칩의 종류는 특별히 한정되지 않고, 임의의 것을 사용할 수 있다. 복수의 반도체 칩은, 예컨데, 그 외형이 동일한 것의 조합 또는 적층된 경우 반도체 칩에 형성된 전극 단자가, 해당 반도체 칩에 적층된 다른 반도체 칩과 중첩되는 것의 조합을 적절히 사용할 수 있다. 도 1 ∼ 도 4 는 동일한 외형의 반도체 칩들을 적층한 구성을 가지는 반도체 장치를 나타낸다.
도 2 는, 접착층 (6) 의 두께가, 제 2 본딩 와이어 (4) 의 제 2 반도체 칩 (2) 의 전극 단자 (21) 가 형성되어 있는 면으로부터의 높이 (B) 보다 작은 반도체 장치를 나타낸다. 동 도면에 나타낸 바와 같이, 본 실시형태에 따른 반도체 장치는 제 1 반도체 칩 (1) 과 제 2 본딩 와이어 (4) 사이에 개재되어 있는 절연층 (5) 에 의해 양자의 접촉을 방지할 수 있다. 즉, 절연층 (5) 에 의해 반도체 장치의 절연성을 확보할 수 있다.
도 3 은 4 개의 반도체 칩이 적층되어 탑재된 반도체 장치를 나타낸다. 도 3 에서 나타낸 바와 같이, 이 반도체 장치에는 기판 (7) 측으로부터 순서대로 제 2 반도체 칩 (2), 제 1 반도체 칩 (1), 제 3 반도체 칩 (18), 제 4 반도체 칩 (20) 이 적층되고, 이들 반도체 칩 상호 간에 절연층 (5) 및 접착층 (6) 이 개재되어 있다. 이와 같이, 다수의 반도체 칩을 적층한 경우에 있어서도, 반도체 칩 상호간에 절연층 (5) 및 접착층 (6) 이 개재됨으로써, 접착층 (6) 에 의해 각 반도체 칩을 접착함과 동시에, 절연층 (5) 에 의해 본딩 와이어와 반도체 칩이 접촉하는 것을 방지할 수 있다.
반도체 칩을 적층하여 이루어지는 반도체 장치를 박형화하기 위해서는, 반도체 칩을 접착하는 접착층 (6) 의 두께를 얇게 하는 것이 효과적이지만, 반도체 칩 상호 간에 절연층 (5) 이 형성되지 않는 경우에는, 접착층 (6) 의 두께가 얇아짐에 따라 본딩 와이어와 반도체 칩이 접촉하게 되어, 반도체 장치의 절연성을 확보하지 못할 우려도 있다.
그러나, 본 실시형태에 따른 반도체 장치는 반도체 칩 상호 간에 개재된 절연층 (5) 에 의해, 본딩 와이어와 반도체 칩이 접촉하는 것을 방지할 수 있기 때문에, 접착층 (6) 의 두께가 얇아진 경우에도 절연성을 확보할 수 있다.
즉, 복수의 반도체 칩을 적층하여 이루어지는 반도체 장치의 절연성을 확보함과 동시에, 박형화할 수 있다. 또한, 도 3 에서 나타낸 반도체 장치에는, 적층된 반도체 칩의 수가 4 개이지만, 반도체 칩의 수는 이에 한정되지 않고, 임의의수로 할 수 있다.
도 4 는 밀봉수지에 의해 밀봉된 반도체 장치 (Chip Size Package, 이하 CSP 라고 함) 를 나타낸다. 도 4 에서 나타낸 바와 같이, 본 실시형태에 따른 반도체 장치는, 밀봉수지 (15) 에 의해 밀봉하고, 기판 (7) 의 반도체 칩이 실장된 면과 반대측의 면에 기판 (7) 과 외부를 전기적으로 접속하기 위한 외부 접속용 단자 (외부 단자 ; 16) 를 형성한다. 상기 밀봉수지 (15) 로는 열경화성 수지를 사용할 수 있고, 구체적으로, 에폭시수지, 실리콘수지 등을 바람직하게 사용할 수 있다.
본 발명에 따른 반도체 장치를 제조하는 방법에 대하여, 도 5 ∼ 도 7 을 이용하여 설명한다.
우선, 반도체 칩의 이면 (裏面) 에 절연층 및 접착층을 형성하는 방법에 대하여 설명한다. 또한, 본 실시형태에서, 반도체 칩의 전극 단자가 형성되는 면을 표면, 전극 단자가 형성되지 않는 면을 이면으로 나타내기로 한다.
절연층 및 접착층의 형성은, 각종 소자가 형성되어 반도체 칩으로 되기 전의 웨이퍼의 상태에서 행한다. 또한, 웨이퍼의 상태에서, 그 이면을 연마할 수 있다. 절연층 및 접착층을 형성하기 전에, 이면의 연마에 의해 웨이퍼의 두께를 얇게 할 수 있기 때문에, 반도체 칩을 더 소형화할 수 있게 된다.
웨이퍼의 이면에 절연층 및 접착층을 형성하는 방법으로는, 도 5 에 나타낸 바와 같이, 부착용 롤러 (10) 를 사용하여 웨이퍼 (9) 의 이면에 절연층 (5) 과 접착층 (6) 으로 이루어지는 2 층 구조의 시트 (22) 를 부착하는 방법을 들 수 있다.또한, 시트 (22) 는 웨이퍼 (9) 의 이면에 절연층 (5) 이 접하도록 부착한다.
동 도면에서 절연층 (5) 및 접착층 (6) 으로 이루어지는 시트 (22) 를 사용하였으나, 동일하게 하여 시트형상의 절연층 (5) 및 접착층 (6) 을 각각 부착할 수도 있다. 즉, 웨이퍼 이면에 시트형상의 절연층 (5) 을 부착한 후에, 다시 그 위에 시트형상의 접착층 (6) 을 부착함으로써, 웨이퍼의 이면에 절연층 (5) 및 접착층 (6) 을 형성할 수도 있다.
절연층 (5) 및 접착층 (6) 은 두께가 균일한 시트형상의 재료를 사용하여 형성하는 것이 바람직하다. 이러한 방식으로, 웨이퍼 (9) 의 이면에 두께가 균일한 절연층 (5) 및 접착층 (6) 을 용이하게 형성할 수 있다.
바람직하게는, 절연층 (5) 으로서 내열성이 우수하고 100℃ ∼ 200℃ 에서 소성변형이 적은 수지를 사용할 수 있다. 구체적으로는, 절연층 (5) 은 폴리이미드계의 수지인 것이 바람직하다.
고온에서 소성변형이 큰 수지를 사용하는 경우, 고온 조건하에서 절연층 (5) 이 소성변형되어 반도체 장치의 절연성을 확보할 수 없게 될 가능성이 있다. 한편, 내열성이 우수한 수지를 사용함으로써, 고온 조건하에서 절연층 (5) 이 변형하는 것을 방지할 수 있기 때문에, 고온조건하에서의 반도체 장치의 절연성을 확보할 수 있다.
절연층 (5) 의 두께는, 절연성을 확보하고 웨이퍼 이면에 부착할 수 있으면 되므로, 특별히 한정되지 않는다. 그러나, 복수의 반도체 칩을 적층하여 이루어지는 반도체 장치 (패키지) 의 박형화 등을 고려하면, 15㎛ 이상 30㎛ 이하의 범위내인 것이 바람직하다. 절연층 (5) 의 두께를 상기 범위내로 함으로써, 반도체 장치의 절연성을 확보하면서, 반도체 장치를 박형화할 수 있다.
또한, 접착층 (6) 으로서는, 가열에 의해 고체에서 액체로 용융되고, 그 후에 경화되는 열경화성 수지가 바람직하고, 특히, 그 중에서도 에폭시수지가 바람직하다. 접착층 (6) 에는 반도체 칩 끼리를 접착하는 기능 외에, 제 2 반도체 칩 (2) 의 전극 단자 (21) 에 접속된 제 2 본딩 와이어 (4) 를 밀봉ㆍ보호하는 목적도 있다. 따라서, 접착층 (6) 의 두께 (A ; 도 7 참조) 는 제 2 본딩 와이어 (4) 의 제 2 반도체 칩 (2) 으로부터의 높이 (B ; 도 7 참조) 이상인 것이 바람직하다.
도 6 을 참조하여, 웨이퍼 (9) 의 이면에 절연층 (5) 및 접착층 (6) 을 형성한 후에, 다이싱 블레이드 (11) 를 사용하여 반도체 칩으로서 낱개의 조각으로 절단하는 방법을 설명한다. 동 도면에 나타낸 바와 같이, 절단용 고정시트 (12) 상에 절연층 (5) 및 접착층 (6) 이 형성된 웨이퍼 (9) 를 배치하고, 다이싱 블레이드 (11) 를 사용하여 절단함으로써 반도체 칩으로 절단한다. 이에 의해, 절연층 (5), 접착층 (6) 및 웨이퍼 (9) 를 한번에 절단하여 반도체 칩으로 분리할 수 있다. 즉, 다이싱 블레이드 (11) 를 사용하여 웨이퍼 (9) 를 절단할 때에, 절연층 (5) 및 접착층 (6) 도 동시에 절단함으로써, 반도체 칩의 칩 크기와 동일한 크기의 절연층 (5) 및 접착층 (6) 이 형성된 반도체 칩으로 할 수 있다.
상기의 방법을 이용하여 반도체 칩을 제조함으로써, 접착제를 도포하여 접착층을 형성하는 방법에 비하여, 반도체 칩의 접착층의 접착영역, 접착제량, 및 그 두께의 제어를 매우 용이하게 실행할 수 있게 된다.
이하, 도 7 을 참조하여 상기와 같이 하여 얻어진 반도체 칩을 기판 상에 적층하는 방법, 즉, 패키지의 제작방법에 대하여 설명한다. 우선, 동 도면에 나타낸 바와 같이, 접착제를 사용하여 제 2 반도체 칩 (2) 을 기판 (7) 에 탑재한다. 즉, 제 2 반도체 칩 (2) 은 상기 접착제에 의해 형성된 접착제층 (8) 을 통하여 기판 (7) 에 탑재되게 된다.
상기 기판 (7) 으로서, 예컨대, 와이어 본드 단자를 가지는 리드 프레임 또는 폴리이미드, 비스말레이미드트리아진 (Bismaleimido triazine) 수지 등으로 제조된 유기기판 등을 사용할 수 있으나, 이들에 한정되지 않고 임의의 기판을 사용할 수 있다. 상기 접착제층 (8) 을 형성하는 접착제로는, 예컨대, 액상 접착제나 시트형상 접착제 등을 사용할 수 있다. 또한, 상기 접착제는 제 1 반도체 칩 (1) 의 전체 영역과 기판 (7) 을 균일하게 접착할 수 있는 것이면, 그 종류는 한정되지 않는다.
기판 (7)에 제 2 반도체 칩 (2) 을 탑재한 후에, 제 2 본딩 와이어 (4) 에 의해 기판 (7) 의 와이어 본딩 단자부와 제 2 반도체 칩 (2) 의 전극 단자 (21) 를 전기적으로 접속한다.
그 후, 기판 (7) 에 탑재된 제 2 반도체 칩 (2) 에 제 1 반도체 칩 (1) 을 접착한다. 상기 접착은 접착층 (6) 에 의해 제 2 반도체 칩 (2) 에 형성된 전극 단자 (21) 상의 제 2 본딩 와이어 (4) 가 접속되어 있는 부분을 피복하도록 행한다.
상기 접착을 실행할 때에는, 기판 (7), 제 2 반도체 칩 (2) 및 제 2 본딩 와이어 (4) 를 가열하여, 제 1 반도체 칩 (1) 의 이면에 형성된 접착층 (6) 을 구성하는 에폭시 수지의 연화ㆍ용융이 시작되는 온도로 해두는 것이 바람직하다, 예컨대, 상기 접착층 (6) 을 구성하는 에폭시수지의 연화ㆍ용융이 시작되는 온도가 100℃ 인 경우에는, 기판 (7), 제 2 반도체 칩 (2) 및 제 2 본딩 와이어 (4) 를 가열하여, 100℃ 로 한다. 이에 의해, 제 1 반도체 칩 (1) 과 제 2 반도체 칩 (2) 을 접착할 때, 제 1 반도체 칩 (1) 의 이면에 형성된 접착층 (6) 이 연화되기 때문에, 제 2 본딩 와이어 (4) 를 손상시키지 않고 양자를 접착할 수 있게 된다.
그 후, 접착층 (6) 을 구성하는 열경화성 수지를 완전히 경화시킨 후에, 제 1 본딩 와이어 (3 ; 도 1 참조) 를 사용하여 기판 (7) 의 와이어 본딩 단자부와 제 1 반도체 칩 (1) 상의 전극 단자 (21) 를 전기적으로 접속한다.
도 8 에 나타낸 바와 같이, 제 1 본딩 와이어 (3) 및 제 2 본딩 와이어 (4) 가 각각 제 1 반도체 칩 (1) 및 제 2 반도체 칩 (2) 의 주변부와 접촉하는 것도 고려된다. 따라서, 도 9 에 나타낸 바와 같이, 제 1 반도체 칩 (1) 및 제 2 반도체 칩 (2) 의 전극 단자 (21) 가 형성되는 면에는, 코팅수지 (절연성 수지층 ; 13) 를 형성시키는 것이 바람직하다. 코팅수지 (13) 는 반도체 칩과 본딩 와이어 가 접촉하는 것을 방지하기 위한 것으로, 예컨대, 폴리이미드 등의 절연성 수지가 사용된다.
상기한 바와 같이, 기판 상에 반도체 칩을 적층한 후에, 도 4 에 나타낸 바와 같이, 밀봉수지 (15) 및 땜납 볼로 이루어진 외부 접속용 단자 (16) 를 형성함으로써 CSP 를 얻을 수 있다.
기판 상에 반도체 칩을 적층한 경우, 액상수지를 사용한 폿팅 (potting) 에 의해 본딩 와이어와 반도체 칩을 (수지) 밀봉할 수도 있다.
제 2 반도체 칩 (2) 상에 형성된 전극 단자 (21) 와 제 2 본딩 와이어 (4) 를 접속하는 방법 (와이어 본딩법) 으로서, 전극 단자 (21) 에 범프를 형성한 후에 리버스 와이어 본딩법을 실행하는 것은 반도체 장치의 박형화에 효과적이다. 이에 의해, 접착층 (6) 의 두께 (A ; 도 7 참조) 를 얇게 할 수 있기 때문에, 다수의 반도체 칩을 적층하여 이루어지는 반도체 장치의 박형화에 특히 효과적이다.
상기한 바와 같이 접착층 (6) 의 두께 (A) 는 제 2 본딩 와이어 (4) 의 제 2 반도체 칩 (2) 으로부터의 높이 (B ; 도 7 참조) 이상인 것이 바람직하다. 리버스 와이어 본딩법에 의해 상기 접속을 행하기 위해 필요한 범프의 높이는, 포워드 와이어 본딩법에 의해 접속된 제 2 본딩 와이어 (4) 의, 전극 단자 (21) 가 형성된 제 2 반도체 칩 (2) 면으로부터의 높이 (B ; 도 7 참조) 보다 작게 할 수 있다. 그 결과, 전극 단자 (21) 에 범프 (23 ; 도 7 참조) 를 형성하여 리버스 와이어 본딩법을 행함으로써, 접착층 (6) 의 두께를 얇게 할 수 있다.
예컨대, 상기 범프를 그 높이가 40㎛ 로 되도록 형성하고, 제 1 반도체 칩 (1) 의 절연층 (5) 의 두께를 25㎛, 접착층 (6) 의 두께를 50㎛ 로 한 경우, 절연층 (5) 과 접착층 (6) 으로 이루어지는 칩 적층부 위의 두께는 75㎛ 이다. 이것에 대하여, 포워드 와이어 본딩법을 채택한 경우, 본딩 와이어의, 이 본딩 와이어가 접속된 반도체 칩의 면으로부터의 높이를 작게 하는 것이 곤란하기 때문에, 상기 칩 적층부의 두께는 약 130 ∼ 160㎛ 정도가 된다.
즉, 전극 단자 (21) 와 제 2 본딩 와이어 (4) 를 접속하는 방법으로서 리버스 와이어 본딩법을 이용함으로써 상기 칩 적층부위의 두께를 얇게 할 수 있기 때문에, 반도체 칩의 다적층화ㆍ반도체 장치의 박형화에 유리하다. 따라서, 종래의 것보다 더 얇고, 절연성 등이 확보된 고신뢰성을 가지는 반도체 칩의 적층을 실현할 수 있게 된다.
리버스 와이어 본딩법은 기판과 본딩 와이어를 접속한 후에 반도체 칩과 본딩 와이어를 접속하는 방법을 칭하고, 그 반대의 순서로 접속을 행하는 방법은 포워드 와이어 본딩법이라 한다. 리버스 와이어 본딩법을 실행하는 경우, 반도체 칩 상에 형성된 전극 단자 상에 금속범프를 형성하고, 처음에 본딩 와이어와 기판의 접속을 실행하고, 그 후에 상기 본딩 와이어와 상기 금속범프의 접속을 행한다.
본 실시형태에 따른 반도체 장치는, 절연층에 의해 반도체 칩과 본딩 와이어의 절연성이 충분히 확보되어 있다는 점으로부터, 적층되는 반도체 칩의 칩 크기가 제약되지 않는다. 따라서, 도 10 에 나타낸 바와 같이, 제 6 반도체 칩 (32) 의 기판 (7) 과는 반대측의 면에 제 6 반도체 칩 (32) 보다 칩 크기가 큰 제 5 반도체 칩 (31) 을 적층할 수도 있다.
본 실시형태에 따른 반도체 장치에서, 반도체 칩에 형성되어 있는 전극 단자의 본딩 와이어가 접속된 부위에 반도체 칩을 적층할 수 있기 때문에, 예컨대, 적층된 복수의 반도체 칩을, 도 11 또는 도 12 에 나타낸 배치 (레이아웃) 가 되도록 조합하는 것도 가능하다. 제 5 반도체 칩 (31) 상에 제 6 반도체 칩 (32) 을 적층하는 것보다, 동 도면에 나타낸 배치로 함으로써, 제 6 반도체 칩 (32) 과 기판 (7 ; 도 10 참조) 을 접속하는 제 2 본딩 와이어 (4) 의 와이어 길이를 짧아진다는 이점이 있다.
특히, 도 11 에 나타낸 바와 같이, 제 5 반도체 칩 (31) 과 기판 (7) 사이에 제 2 본딩 와이어 (4) 가 위치되도록, 기판 (7 ; 도 10 참조) 에 탑재된 제 6 반도체 칩 (32) 에 제 6 반도체 칩 (32) 보다 큰 제 5 반도체 칩 (31) 을 접착함으로써, 제 5 반도체 칩 (31) 과 기판 (7) 사이의 공간을 효과적으로 이용할 수 있다. 따라서, 반도체 장치를 더욱 소형화할 수 있다.
또한, 도 12 에 나타낸 바와 같이, 제 7 반도체 칩 (41) 과 기판 (7) 사이에 제 2 본딩 와이어 (4) 의 일부가 위치되도록, 기판 (7 ; 도 10 참조) 에 탑재된 제 8 반도체 칩 (42) 에, 제 8 반도체 칩 (42) 과 칩 크기가 다른 제 7 반도체 칩 (41) 을 접착함으로써, 제 7 반도체 칩 (41) 과 기판 (7) 사이의 공간을 효과적으로 이용할 수 있다. 이에 의해, 반도체 장치를 소형화할 수 있다.
상기한 바와 같이, 본 실시형태에 따른 반도체 장치는, 적층되는 반도체 칩의 칩 크기를 제한하지 않고, 예컨대, 동일한 칩 크기를 가지는 복수의 반도체 칩을 적층할 수 있다. 따라서, 보다 얇고, 보다 신뢰성이 우수한 적층구조를 가지는 반도체 장치를 제공할 수 있다.
본 발명의 반도체 장치는, 각각의 주면 상에 복수의 전극 단자를 가지는 복수의 반도체 칩이 기판 상에 적층되고, 본딩 와이어로 전극 단자과 기판이 전기적으로 접속된 반도체 장치로서, 임의 위치의 상하의 반도체 칩의 하층 반도체 칩과 상층 반도체 칩 사이에는 하층의 칩, 접착층의 수지, 절연층의 수지층, 상층의 반도체 칩의 순으로, 적어도 하층 반도체 칩의 본딩 와이어로 접속된 전극 단자의 일부 상에는 상층 반도체 칩이 접착되어 있는 구성을 가지는 제 1 반도체 장치로서 구성될 수도 있다.
상기 제 1 반도체 장치는, 하층 반도체 칩의 전극 단자에는 범프가 형성되고, 하층 반도체 칩과 기판을 접속하는 본딩 와이어는 리버스 와이어 본딩법으로 접속된 와이어인 구성을 가질 수 있다.
상기 제 1 반도체 장치는, 기판의 일면에 접속된 반도체 칩과 본딩 와이어가 수지로 밀봉되고, 기판의 그 반대면 측에 외부 접속용 단자가 형성되는 구성을 가질 수도 있다.
상기 제 1 반도체 장치는, 절연층은 폴리이미드계 수지이고, 접착층이 에폭시계 수지로 이루어지는 구성을 가질 수도 있다.
상기 제 1 반도체 장치는, 절연층의 두께가 15㎛ 이상 30㎛ 이하의 범위내인 구성을 가질 수도 있다.
상기 제 1 반도체 장치는, 하층에 위치하는 반도체 칩의 주면에, 특히, 전극 단자부로부터 칩 단(端)은 절연성 수지로 피복되는 구성을 가질 수도 있다.
상기 제 1 반도체 장치는, 하층에 배치되는 반도체 칩 상의 전극 단자부는 개구된 절연성 수지로 피복되는 구성을 가질 수도 있다.
본 발명에 따른 반도체 장치의 제조방법은, 반도체 칩이 분할하기 전의 웨이퍼상태에서, 웨이퍼 이면에 절연성 수지층 및 접착성 수지층의 2 층으로 이루어진 시트를 웨이퍼 이면에 절연성의 수치층측을 부착하고 다이싱에 의해 반도체 칩으로 분할하는 공정과, 본딩 와이어에 의해 기판과 전기적으로 접속된 반도체 칩 상에 상기 분할된 반도체 칩을 접착하는 공정을 포함할 수도 있다.
본 발명에 따른 반도체 장치의 제조방법은, 반도체 칩이 분할되기 전의 웨이퍼상태에서, 웨이퍼 이면에 시트형상의 절연성 수지층을 부착하고, 이어서, 시트형상의 접착성 수지층을 부착하여, 다이싱에 의해 반도체 칩으로 분할하는 공정과, 본딩 와이어에 의해 기판과 전기적으로 접속된 반도체 칩 상에 상기 분할된 반도체 칩을 접착하는 공정을 포함할 수도 있다.
본 발명에 따른 반도체 장치에서, 상기 절연층은 폴리이미드계 수지인 것이 바람직하다.
폴리이미드계 수지로는 내열성이 우수하고 고온에서의 소성변형이 적은 재료를 선택하여 사용하는 것이 바람직하다. 폴리이미드계 수지로서 내열성이 우수한 재료를 사용함으로써 고온에서 소성변형이 적은 절연층을 형성할 수 있다. 따라서, 폴리이미드 수지로 절연층을 형성함으로써, 고온조건하에서 반도체 장치의 절연성을 보다 확실하게 할 수 있다.
본 발명에 따른 반도체 장치에서, 상기 절연층의 두께는 15㎛ 이상 30㎛ 이하의 범위내인 것이 바람직하다.
상기 절연층의 두께를 상기의 범위내로 함으로써, 절연성을 확보함과 동시에, 반도체 칩을 적층하여 이루어지는 반도체 장치를 박형화할 수 있다.
본 발명에 따른 반도체 장치의 상기 전극 단자에는 범프가 형성되고, 리버스 와이어 본딩법을 이용하여 상기 본딩 와이어가 접속되는 것이 바람직하다.
상기의 구성에 의해, 적층된 반도체 칩 상호 간의 거리를 작게 할 수 있다. 즉, 상기 전극 단자에 범프를 형성함으로써, 본딩 와이어에 의해 이 전극 단자와 상기 기판을 접속하는 방법으로서 리버스 와이어 본딩법을 이용할 수 있다. 따라서, 상기 반도체 칩 사이의 거리를 작게 할 수 있다.
즉, 상기의 접속을 실행하는 방법으로서 포워드 와이어 본딩법을 이용한 경우, 상기 범프의 높이는, 본딩 와이어가 상기 전극 단자를 통하여 접속된 반도체 칩 면으로부터의 본딩 와이어의 높이보다 작게 할 수 있다. 또한, 리버스 와이어 본딩법을 이용함으로써, 본딩 와이어를 보다 확실하게 접속할 수 있다.
따라서, 적층되는 반도체 칩 사이의 거리를 작게 할 수 있기 때문에, 복수의 반도체 칩을 적층하여 이루어지는 반도체 장치를 용이하게 박형화할 수 있게 된다. 또한, 본딩 와이어를 보다 확실하게 접속할 수 있기 때문에, 고신뢰성을 가지는 반도체 장치를 제공할 수 있다.
리버스 와이어 본딩법은 본딩 와이어와 기판을 접속한 후에 반도체 칩과 본딩 와이어를 접속하는 방법을 칭하고, 그 반대의 순서로 접속을 행하는 방법은 포워드 와이어 본딩법이라고 한다.
본 발명에 따른 반도체 장치는, 밀봉수지에 의해 상기 기판 상에 적층된 상기 복수의 반도체 칩 및 상기 본딩 와이어를 밀봉하고, 상기 기판의 상기 복수의 반도체 칩이 적층된 면과 반대측의 면에 외부 단자를 형성하는 것이 바람직하다.
따라서, 밀봉수지에 의해 반도체 칩 및 본딩 와이어를 보호할 수 있게 된다. 또한, 외부 단자에 의해 반도체 장치와 외부를 용이하게 전기적으로 접속할 수 있다.
본 발명에 따른 반도체 장치는, 상기 복수의 반도체 칩 상호 간에 접착층을 형성시키는 것이 바람직하다.
상기의 접착층을 사용하여 상기 복수의 반도체 칩을 접착함으로써, 반도체 칩을 용이하게 적층할 수 있다.
본 발명에 따른 반도체 장치의 상기 접착층은 상기 절연층과 상기 기판측의 상기 반도체 칩 사이에 형성하는 것이 바람직하다.
상기의 구성에 의해, 상기 접착층에 의해 상기 절연층과 상기 기판측의 상기 반도체 칩 사이의 상기 본딩 와이어를 보호할 수 있게 된다.
본 발명에 따른 반도체 장치에서, 상기 접착층은 에폭시계 수지인 것이 바람직하다.
에폭시계 수지는, 가열함으로써 고체에서 액체로 용융된 후 경화되는 열경화성 수지이기 때문에, 반도체 칩을 접착한 후에 경화됨으로써 상기 본딩 와이어를 보호할 수 있다.
본 발명에 따른 반도체 장치의 상기 접착층의 두께는, 상기 전극 단자를 통하여 이 본딩 와이어가 접속된 상기 반도체 칩 면으로부터의 상기 본딩 와이어의 높이보다 큰 것이 바람직하다.
이에 의해, 상기 본딩 와이어와, 이 본딩 와이어가 접속된 반도체 칩에 인접하는 반도체 칩이 접촉하는 것을 방지할 수 있다. 따라서, 상기 인접하는 반도체 칩의 접촉에 의해 상기 본딩 와이어가 손상되는 것을 확실하게 방지할 수 있다.
본 발명에 따른 반도체 장치에서, 상기 반도체 칩의 전극 단자가 형성된 면의 해당 전극단자를 제외한 영역에 절연성 수지층을 형성하는 것이 바람직하다.
따라서, 상기 본딩 와이어와, 상기 전극 단자를 통하여 이 본딩 와이어가 접속된 상기 반도체 칩과의 접촉을 방지할 수 있다. 즉, 절연성 수지층에 의해, 상기 반도체 칩의 전극 단자가 형성되어 있는 면은 전극 단자를 제외하고 피복되기 때문에, 상기 본딩 와이어와 상기 반도체 칩이 접촉하는 것을 방지할 수 있다.
본 발명의 반도체 장치는, 절연층과 접착층으로 이루어진 시트를, 반도체 칩이 분할되기 전의 웨이퍼에이 시트의 절연층측이 이 웨이퍼에접하도록 부착하는 시트 부착 공정과, 다이싱에 의해 상기 시트가 부착된 웨이퍼를 반도체 칩으로 분할하는 분할 공정과, 본딩 와이어에 의해 기판과 전기적으로 접속된 반도체 칩에, 상기 접착층에 의하여, 이 접착층이 부착된 반도체 칩을 접착하는 접착 공정을 포함하는 방법에 의해 제조할 수 있다.
또한, 본 발명에 따른 반도체 장치는, 절연층과 접착층으로 이루어진 시트를 반도체 칩으로 분할되기 전의 웨이퍼에, 이 시트의 절연층측이 해당 웨이퍼에 접파도록 부착하는 시트 부착 공정과, 상기 절연층 시트 및 접착층 시트가 부착된 웨이퍼를 다이싱에 의해 반도체 칩으로 분할 공정과, 본딩 와이어에 의해 기판과 전기적으로 접속된 반도체 칩에, 상기 접착층에 의하여, 해당 접착층이 부착된 반도체 칩을 접착하는 접착 공정을 포함하는 방법에 의해 제조할 수 있다.
상기의 방법에 의해, 본 발명에 따른 반도체 장치를 용이하고 확실하게 제조할 수 있게 된다. 즉, 반도체 칩으로 분할하는 분할 공정에서, 절연층 및 접착층을 반도체 칩과 동시에 절단할 수 있다. 즉, 이들을 한번에 절단할 수 있다. 그 결과, 반도체 칩의 칩 크기와 동일한 크기의 절연층 및 접착층을 형성할 수 있게 된다.
따라서, 접착층의 접착영역, 접착량, 두께의 제어를 매우 용이하게 행할 수 있게 되어, 용이하고 확실하게 본 발명의 반도체 장치를 제조할 수 있다. 본 발명에서 「칩 크기」는 반도체 칩의 기판 또는 다른 반도체 칩에 면하는 면의 세로, 가로의 외형 크기를 말한다.
상기한 발명의 상세한 설명의 구체적인 실시태양 또는 실시예는 어디까지나 본 발명의 기술내용을 명확하게 하기 위한 것으로, 이러한 구체적 실시태양 또는 실시예로 한정하여 협의로 해석되어서는 안되며, 본 발명의 정신과 이하 특허청구범위 내에서 여러가지로 변경 실시할 수 있다.

Claims (22)

  1. 기판,
    상기 기판 상에 적층된 복수의 반도체 칩,
    각각의 반도체 칩에 대하여, 상기 반도체 칩에 형성된 전극단자와 상기 기판을 전기적으로 접속하는 하나 이상의 본딩 와이어,
    상기 하나 이상의 본딩 와이어와, 상기 하나 이상의 본딩 와이어와 전기적으로 접속된 반도체 칩 상에 적층된 반도체 칩 사이에 형성되어 있는 절연층, 및
    상기의 복수의 반도체 칩 사이에 형성된 접착층을 구비하며,
    상기 절연층과 상기 접착층은 상기 본딩 와이어가 전기적으로 접속된 전극 단자의 영역 상에 제공되는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서, 상기 절연층은 폴리이미드계 수지인 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서, 상기 절연층의 두께는 15㎛ 이상 30㎛ 이하의 범위내인 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서, 상기 전극 단자는, 반도체 칩의, 기판과는 반대측의 면에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서, 상기 반도체 칩의 전극 단자가 형성되는 영역은, 상기 반도체 칩에 적층된 반도체 칩과 중첩되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제 1 항에 있어서, 상기 기판상에 적층된 모든 반도체 칩의 외형은 동일한 것을 특징으로 하는 반도체 장치.
  7. 제 1 항에 있어서, 상기 기판에 직접 탑재되어 있는 반도체 칩의 전극 단자에 접속되어 있는 본딩 와이어는, 상기 반도체 칩에 적층되어 있는 반도체 칩의, 상기 기판에 직접 탑재되어 있는 반도체 칩과 중첩되지 않는 영역과 기판 사이에 형성되는 것을 특징으로 하는 반도체 장치.
  8. 제 1 항에 있어서, 상기 전극 단자에는 범프가 형성되어 있고, 상기 본딩 와이어는 리버스 와이어 본딩법을 이용하여 접속하는 것을 특징으로 하는 반도체 장치.
  9. 제 1 항에 있어서, 상기 기판에 적층된 상기 복수의 반도체 칩 및 상기 본딩 와이어는 밀봉수지에 의해 밀봉되고, 상기 기판의 상기 복수의 반도체 칩이 적층된 면과 반대측의 면에 외부 단자가 형성되는 것을 특징으로 하는 반도체 장치.
  10. 삭제
  11. 제 1 항에 있어서, 상기 접착층은 상기 절연층과 상기 기판측의 상기 반도체 칩 사이에 형성하는 것을 특징으로 하는 반도체 장치.
  12. 제 1 항에 있어서, 상기 접착층은 열경화성 수지인 것을 특징으로 하는 반도체 장치.
  13. 제 1 항에 있어서, 상기 접착층은 에폭시계 수지인 것을 특징으로 하는 반도체 장치.
  14. 제 1 항에 있어서, 상기 접착층의 두께는, 상기 본딩 와이어의, 이 본딩 와이어가 상기 전극 단자를 통하여 접속된 상기 반도체 칩의 면으로부터의 높이보다 큰 것을 특징으로 하는 반도체 장치.
  15. 제 1 항에 있어서, 상기 반도체 칩의 상기 전극 단자가 형성되는 면의 해당전극단자를 제외한 영역에는, 절연성 수지층이 형성되는 것을 특징으로 하는 반도체 장치.
  16. 제 15 항에 있어서, 상기 절연성 수지층은 폴리이미드계 수지인 것을 특징으로 하는 반도체 장치.
  17. 절연층과 접착층으로 이루어진 시트를, 반도체 칩이 분할되기 전의 웨이퍼에, 이 시트의 절연층측이 이 웨이퍼에 접하도록 부착하는 시트 부착 공정과,
    상기 시트가 부착된 웨이퍼를 다이싱에 의하여 반도체 칩으로 분할하는 분할 공정과,
    상기 접착층에 의해, 이 접착층이 부착된 반도체 칩을, 본딩 와이어에 의해 기판과 전기적으로 접속되어 있는 반도체 칩에 접착하는 접착 공정을 포함하며,
    기판,
    기판 상에 적층되어 있는 복수의 반도체 칩,
    반도체 칩의 각각에 형성되어 있는 전극 단자와, 기판을 전기적으로 접속하는 본딩 와이어, 및
    본딩 와이어와, 이 본딩 와이어가 접속되어 있는 반도체 칩의 이 본딩 와이어측에 적층되어 있는 반도체 칩과의 사이에 형성되어 있는 절연층을 구비하는 반도체 장치의 제조방법.
  18. 제 17 항에 있어서, 상기 부착 공정 전에, 웨이퍼의 이면을 연마하는 연마공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  19. 제 17 항에 있어서, 상기 부착 공정에 있어서, 절연층 및 접착층의 두께가 균일한 시트를 상기 웨이퍼에 부착하는 것을 특징으로 하는 반도체 장치의 제조방법.
  20. 제 17 항에 있어서, 상기 접착 공정에 있어서, 상기 접착층에 의해, 기판에 전기적으로 접속되어 있는 반도체 칩에 형성되어 있는 전극 단자를 피복하도록 접착하는 것을 특징으로 하는 반도체 장치의 제조방법.
  21. 제 17 항에 있어서, 상기 접착 공정은, 기판에 전기적으로 접속되어 있는 반도체 칩과 본딩 와이어를, 접착층의 연화ㆍ용융이 시작되는 온도로 하여 행하는 것을 특징으로 하는 반도체 장치의 제조방법.
  22. 절연층으로 이루어진 절연층 시트를 반도체 칩이 분할되기 전의 웨이퍼에 부착하는 절연층 부착 공정과,
    상기 절연층 부착 공정 후에, 접착층으로 이루어진 접착층 시트를 상기 웨이퍼의 상기 절연층 시트가 부착된 면에 부착시키는 접착층 부착 공정과,
    상기 절연층 시트 및 접착층 시트가 부착된 웨이퍼를 다이싱에 의해 반도체 칩으로 분할하는 분할 공정과,
    상기 접착층에 의해, 이 접착층이 부착된 반도체 칩을, 본딩 와이어에 의해 기판과 전기적으로 접속되어 있는 반도체 칩에 접착하는 접착 공정을 포함하며,
    기판,
    기판 상에 적층되어 있는 복수의 반도체 칩,
    반도체 칩의 각각에 배치되어 있는 전극 단자와, 기판을 전기적으로 접속하는 본딩 와이어, 및
    본딩 와이어와, 이 본딩 와이어가 접속되어 있는 반도체 칩의 이 본딩 와이어측에 적층되어 있는 반도체 칩 사이에 형성된 절연층을 구비하는 반도체 장치의 제조방법.
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