JP4594777B2 - 積層型電子部品の製造方法 - Google Patents

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Description

本発明は複数の電子部品を積層した積層型電子部品の製造方法に関する。
近年、半導体装置の小型化や高密度実装化等を実現するために、1つのパッケージ内に複数の半導体素子等を積層して封止したスタック型マルチチップパッケージが実用化されている。スタック型マルチチップパッケージにおいては、複数の半導体素子が回路基板上にダイアタッチフィルム等の接着剤フィルムを介して順に積層されている。各半導体素子の電極パッドは、回路基板の電極部とボンディングワイヤを介して電気的に接続されている。そして、このような積層体を封止樹脂でパッケージングすることによって、スタック型マルチチップパッケージが構成される。
このようなスタック型マルチチップパッケージにおいて、上段側の半導体素子が下段側の半導体素子より小さい場合には、下段側の半導体素子のボンディングワイヤに上段側の半導体素子が干渉することはない。しかし、このような構成では適用可能な半導体素子が大幅に制限されることから、同形状の半導体素子同士や上段側が下段側より大きい半導体素子まで適用範囲を広げることが進められている。ここで、同形状の半導体素子同士や上段側に下段側より大形状の半導体素子を積層する場合には、下段側の半導体素子のボンディングワイヤと上段側の半導体素子とが接触するおそれがある。このため、ボンディングワイヤの接触による絶縁不良やショート等の発生を防止することが重要となる。
そこで、半導体素子間を接着する接着剤層の厚さを、下段側の半導体素子のボンディングワイヤと上段側の半導体素子とが接触しないように設定することが行われている（例えば特許文献１，２参照）。例えば特許文献２には、裏面側にボンディングワイヤの接触を防止し得る厚さを有する接着剤層を形成した上段側の半導体素子を、下段側の半導体素子上に配置した後に加熱し、溶融させた接着剤層内に下段側のボンディングワイヤを取り込み、さらに接着剤層を熱硬化させて半導体素子間を接着することが記載されている。
また、上段側の半導体素子の下面側に絶縁層を形成することによって、下段側の半導体素子のボンディングワイヤと上段側の半導体素子との接触による絶縁不良やショート等を抑制することも提案されている。例えば特許文献３には、上段側の半導体素子の裏面に絶縁層と接着層とを積層した複合シートを貼り付けた後、上段側半導体素子を下段側半導体素子上に配置して加熱し、接着層（接着剤層）を溶融、熱硬化させることにより半導体素子間を接着することが記載されている。この場合にも、下段側のボンディングワイヤは接着剤層内に取り込まれることになる。
特開2001-308262号公報 特開2004-072009号公報 特開2002-222913号公報
半導体素子間の接着剤層の厚さ等に基づいてボンディングワイヤの接触不良を防止する場合には、上述したように下段側のボンディングワイヤの一部（半導体素子との接続部近傍）が接着剤層内に取り込まれることになるため、接着剤層は接着時にボンディングワイヤの変形や接続不良等を生じさせないような粘度を有する必要がある。しかしながら、接着剤層の接着時粘度が低すぎると接着剤が素子端面からはみ出したり、また層形状を維持することができなくなることで、下段側のボンディングワイヤが上段側半導体素子と接触しやすくなるというような問題が生じる。
一方、接着剤層の接着時粘度が高すぎるとボンディングワイヤに変形や接続不良等が生じやすくなるだけでなく、ボンディングワイヤの下部に接着剤樹脂の未充填部が発生しやすくなる。ワイヤ下部の樹脂未充填部には、その後の樹脂モールド工程においても樹脂を充填することが困難であることから、樹脂未充填部に起因する気泡が残存することになる。半導体装置内に気泡が発生すると、吸湿や半田リフロー等に対する信頼性試験で気泡を起点とした剥離やリーク等が生じやすくなり、半導体装置の信頼性が損なわれる。これらの問題は複数の半導体素子を積層した半導体装置に限らず、各種の電子部品を積層してパッケージングした積層型電子部品においても同様に生じている。
本発明はこのような課題に対処するためになされたもので、下段側のボンディングワイヤの一部を接着剤層内に取り込むにあたって、接着剤の素子端面からのはみ出しや層形状の劣化等による不良発生を抑制すると共に、ボンディングワイヤの変形や接続不良、さらにはワイヤ下部の樹脂未充填部に起因する気泡発生等を抑制することを可能にした積層型電子部品の製造方法を提供することを目的としている。
本発明の一態様に係る積層型電子部品の製造方法は、基板上に第１の電子部品を搭載して接着する工程と、前記基板の電極部と前記第１の電子部品の電極パッドとを第１のボンディングワイヤを介して接続する工程と、前記基板上に接着された前記第１の電子部品を、加熱機構を有するステージ上に載置して加熱する工程と、裏面側に接着剤層が形成された第２の電子部品を、常温の吸着ツールで保持して前記第１の電子部品の上方に配置する工程と、前記第２の電子部品を前記第１の電子部品から少なくとも0.5mm上方の位置から0.1mm/s以上20mm/s以下の範囲の速度で下降させ、加熱された前記第１の電子部品からの輻射熱および前記第１のボンディングワイヤとの伝熱により前記接着剤層を軟化または溶融させ、前記第１のボンディングワイヤを前記接着剤層に取り込みつつ、前記接着剤層を前記第１の電子部品と接触させる工程と、前記加熱機構による加熱を継続しつつ前記第２の電子部品を加圧し、前記接着剤層を熱硬化させて前記第１の電子部品と前記第２の電子部品とを接着する工程と、前記基板の電極部と前記第２の電子部品の電極パッドとを第２のボンディングワイヤを介して接続する工程とを具備することを特徴としている。
本発明の一態様に係る積層型電子部品の製造方法においては、第１の電子部品側のみからの加熱を適用し、第１の電子部品からの輻射熱や第１のボンディングワイヤとの伝熱により第２の接着剤層を加熱しているため、第１のボンディングワイヤの変形や接続不良、さらにワイヤ下部の樹脂未充填部の発生等を抑制した上で、第２の接着剤層の層形状を良好に維持することができる。これによって、第１のボンディングワイヤと第２の半導体素子との接触による絶縁不良やショート等の発生をより確実に抑制することができる。すなわち、信頼性等に優れた積層型半導体装置を歩留りよく製造することが可能となる。
以下、本発明を実施するための形態について、図面を参照して説明する。なお、以下では本発明の実施形態を図面に基づいて述べるが、それらの図面は図解のために提供されるものであり、本発明はそれらの図面に限定されるものではない。
図１は本発明の第１の実施形態による積層型電子部品の製造方法を適用したスタック型マルチチップ構造の半導体装置の構成を模式的に示す断面図である。同図に示す積層型半導体装置１は、素子搭載用の基板２を有している。素子搭載用基板２は電子部品を搭載することが可能で、かつ回路を有するものであればよい。このような基板２としては、絶縁基板や半導体基板等の表面や内部に回路を形成した回路基板、あるいはリードフレームのような素子搭載部と回路部とを一体化した基板等を用いることができる。
図１に示す積層型半導体装置１は、素子搭載用基板として回路基板２を有している。回路基板２を構成する基板には、樹脂基板、セラミックス基板、ガラス基板等の絶縁基板、あるいは半導体基板等、各種の材料からなる基板を適用することができる。樹脂基板を適用した回路基板としては、一般的な多層銅張積層板（多層プリント配線板）等が挙げられる。回路基板２の下面側には、半田バンプ等の外部接続端子３が設けられている。
回路基板２の素子搭載面となる上面側には、外部接続端子３と例えば内層配線（図示せず）を介して電気的に接続された電極部４が設けられている。電極部４はワイヤボンディング部となるものである。このような回路基板２の素子搭載面（上面）には、第１の電子部品として第１の半導体素子５が第１の接着剤層６を介して接着されている。第１の接着剤層６には一般的なダイアタッチ材（ダイアタッチフィルム等）が用いられる。第１の半導体素子５の上面側に設けられた第１の電極パッド（図示せず）は、第１のボンディングワイヤ７を介して回路基板２の電極部４と電気的に接続されている。
第１の半導体素子５上には、第２の電子部品として第２の半導体素子８が第２の接着剤層９を介して接着されている。第２の半導体素子８は、例えば第１の半導体素子５と同形またはそれより大形の形状を有している。第２の接着剤層９は第２の半導体素子８の接着時温度で軟化または溶融し、その内部に第１のボンディングワイヤ７の一部（電極パッドとの接続部近傍）を取り込みつつ、第１の半導体素子５と第２の半導体素子８とを接着するものである。この際、第１のボンディングワイヤ７の電極パッド側端部は、第２の接着剤層９内に取り込まれることで、第２の半導体素子８との接触が防止される。
上述した第１のボンディングワイヤ７と第２の半導体素子８との接触防止機能を得る上で、第２の接着剤層９には厚さが30μm以上の絶縁性樹脂層を適用することが好ましい。第２の接着剤層９の厚さが30μm未満であると、第１のボンディングワイヤ７が第２の半導体素子８に接触しやすくなり、絶縁不良やショート等の発生率が高くなる。ワイヤ径等にもよるが、第２の接着剤層９の厚さは60μm以上とすることがより好ましい。なお、第２の接着剤層９を厚くしすぎると積層型半導体装置１の薄型化が阻害されるため、第２の接着剤層９の厚さは150μm以下とすることが好ましい。
また、接着時に第１のボンディングワイヤ７の一部を良好に取り込む上で、第２の接着剤層９は接着時の加熱温度における粘度（接着時粘度）が1kPa・s以上100kPa・s未満であることが好ましい。第２の接着剤層９の接着時粘度が1kPa・s未満であると軟らかすぎて、接着剤が素子端面からはみ出すおそれがある。一方、第２の接着剤層９の接着時粘度が100kPa・s以上であると、第１のボンディングワイヤ７に変形や接続不良等を生じさせるおそれがある。第２の接着剤層９の接着時粘度は1〜50kPa・sの範囲であることがより好ましく、さらには1〜20kPa・sの範囲であることが望ましい。
第２の接着剤層９を構成する絶縁性樹脂には、例えばエポキシ樹脂のような熱硬化型樹脂が用いられる。熱硬化型樹脂の接着時粘度は、熱硬化型樹脂組成物の組成等で調整してもよいし、また接着工程における加熱温度で調整することも可能である。図２はエポキシ樹脂からなるダイアタッチ材の硬化前の粘度特性の一例を示している。図２に示す粘度特性を有するダイアタッチ材は、接着時温度を約70〜160℃の範囲とすることで接着時粘度を100kPa・sより小さくすることができる。また、接着時温度を約80〜140℃の範囲とすることで接着時粘度を50kPa・s以下とすることができる。
上述したような第２の接着剤層９を介して第１の半導体素子５上に接着された第２の半導体素子８は、その上面側に設けられた第２の電極パッド（図示せず）が第２のボンディングワイヤ１０を介して回路基板２の電極部４と電気的に接続されている。そして、回路基板２上に積層、配置された第１および第２の半導体素子５、８を、例えばエポキシ樹脂のような封止樹脂１１を用いて封止することによって、スタック型マルチチップパッケージ構造の積層型半導体装置１が構成される。なお、図１では2個の半導体素子５、８を積層した構造について説明したが、半導体素子の積層数はこれに限られるものではなく、3個もしくはそれ以上であってもよいことは言うまでもない。
この実施形態の積層型半導体装置１は、例えば以下のようにして作製される。まず、図３（ａ）に示すように、回路基板２上に第１の接着剤層６を用いて第１の半導体素子５を接着する。続いて、ワイヤボンディング工程を実施して、第１のボンディングワイヤ７で回路基板２の電極部４と第１の半導体素子５の電極パッドとを電気的に接続する。第１の半導体素子５の接着工程やワイヤボンディング工程は従来と同様にして実施される。
次に、第１の半導体素子５上に第２の接着剤層９を介して第２の半導体素子８を接着する。第１の半導体素子５上への第２の半導体素子８の接着工程を実施するにあたって、まず第１の半導体素子５を接着した回路基板２を、図３（ｂ）に示すように加熱機構を有するステージ（加熱ステージ）２１上に載置する。第１の半導体素子５は加熱ステージ２１により直接的に加熱される。第１の半導体素子５の加熱温度は、例えば第２の接着剤層９の軟化または溶融温度により適宜に設定される。
一方、第２の半導体素子８はその裏面に第２の接着剤層９を形成する。第２の接着剤層９は第２の半導体素子８の裏面に半硬化させた接着剤フィルムを貼り付けたり、あるいは接着剤樹脂組成物を第２の半導体素子８の裏面に塗布することにより形成される。このような第２の接着剤層９を有する第２の半導体素子８を、図３（ｂ）に示すように、常温の吸着ツール２２で吸着保持して第１の半導体素子５の上方に配置する。吸着ツール２２は加熱機構を有しておらず、常温状態で第２の半導体素子８を吸着保持するものである。
次いで、図３（ｂ）および図４（ａ）に示すように、第１の半導体素子５の上方に配置された第２の半導体素子８を徐々に下降させる。なお、図４は第１の半導体素子５と第２の半導体素子８との接着工程を素子側面方向（第１のボンディングワイヤ７が断面となる方向）から見た断面図である。この際、第２の半導体素子８は吸着ツール２２から直接加熱されてはいないものの、第１の半導体素子５が所定の接着温度まで加熱されているため、第２の接着剤層９は第１の半導体素子５からの輻射熱で加熱されることで軟化する。第２の半導体素子８の下降が進行すると、第２の接着剤層９はまず第１のボンディングワイヤ７と接触する（図４（ｂ））。
第２の接着剤層９は第１のボンディングワイヤ７と接触することによって、第１のボンディングワイヤ７との間で伝熱が起こるため、第２の接着剤層９の第１のボンディングワイヤ７との接触部の周囲がさらに軟化する。従って、加熱ステージ２１のみによる加熱によっても、第２の半導体素子８を下降させた際に、第１のボンディングワイヤ７に変形や接続不良等を生じさせることがない。また、第２の接着剤層９の層形状を良好に維持することができる。第２の半導体素子８の下降がさらに進行すると、図４（ｃ）に示すように第２の接着剤層９が第１の半導体素子５と接触し、この第１の半導体素子５からの熱で第２の接着剤層９全体が軟化もしくは溶融する。
第２の半導体素子８の下降時において、第１のボンディングワイヤ７はそれ自体の温度で第２の接着剤層９との接触部を加熱することによって、第２の接着剤層９の内部に取り込まれる。この第２の半導体素子８の下降段階においては、第１のボンディングワイヤ７の下部に若干の空間が生じるものの、第２の接着剤層９が第１の半導体素子５と接触して加熱されることで、第１のボンディングワイヤ７の下部空間には軟化もしくは溶融した接着剤樹脂（第２の接着剤層９を構成する熱硬化型樹脂）が流入する。これによって、ワイヤ下部の樹脂未充填部の発生を抑制することができる。
上述したように、第２の接着剤層９を第１の半導体素子５からの輻射熱および第１のボンディングワイヤ７との伝熱により軟化させる場合、第２の半導体素子８の下降速度が重要となる。すなわち、第２の半導体素子８の下降速度が速すぎると、第１の半導体素子５からの輻射熱等で第２の接着剤層９を十分に軟化させることができないおそれがある。このため、第２の半導体素子８の下降速度は0.1mm/s以上20mm/s以下の範囲とすることが好ましい。第２の半導体素子８の下降速度が20mm/sを超えると、第１の半導体素子５からの輻射熱等で第２の接着剤層９を十分に加熱することができない。一方、第２の半導体素子８の下降速度を0.1mm/sより遅くしてもそれ以上の効果が得られないだけでなく、積層型半導体装置１の製造効率の低下等を招くことになる。
さらに、上述したような第２の半導体素子８の下降速度を適用しても、第２の半導体素子８の下降開始位置が第１の半導体素子５に近すぎると、第１の半導体素子５からの輻射熱等で第２の接着剤層９を十分に加熱することができない。そこで、第２の半導体素子８の下降開始位置は第１の半導体素子５から少なくとも0.5mm上方の位置とすることが好ましい。このように、第２の半導体素子８は第１の半導体素子５の少なくとも0.5mm上方の位置から0.1mm/s以上20mm/s以下の範囲の速度で下降させることが好ましい。第２の半導体素子８の下降速度は1〜5mm/sの範囲とすることがより好ましい。
図５は第２の半導体素子８の下降速度と表面温度との関係の一例を示している。ここでは、第１の半導体素子（Ｓｉチップ）５の上方0.96mmの位置（下降開始位置）から上方0.46mmの位置（下降停止位置）まで、第２の半導体素子８（Ｓｉチップ）を種々の速度で下降させ、その際の第１および第２の半導体素子５、８の表面温度を測定した。加熱は加熱ステージ２１のみとし、第１の半導体素子（Ｓｉチップ）５の温度が140℃となるように調整した。図５から明らかなように、第２の半導体素子８の温度は下降速度により変化する。そして、第２の半導体素子８の下降速度を調整することで、第１の半導体素子５からの輻射熱のみによっても第２の接着剤層９を十分に加熱することができる。
続いて、図４（ｄ）に示すように、加熱ステージ２１による第１の半導体素子５および第２の接着剤層９の加熱を継続しつつ、第２の半導体素子８に適度な圧力を加える。第２の半導体素子８への加圧で第２の接着剤層９の流動性が高まるため、第１のボンディングワイヤ７の下部空間に接着剤樹脂を確実かつ良好に充填することができる。従って、ワイヤ下部空間に樹脂未充填部が生じることはない。また、第２の接着剤層９はその内部に第１のボンディングワイヤ７の一部を取り込むことが可能な厚さを有し、かつその接着時粘度と加熱形態に基づいて素子間隔を保持するため、第１のボンディングワイヤ７と第２の半導体素子８との接触を防止することができる。
このような状態で第２の接着剤層９をさらに加熱して熱硬化させることによって、第１の半導体素子５上にそれと同形もしくは大形の第２の半導体素子８を良好に積層することができる（図３（ｃ））。すなわち、第１のボンディングワイヤ７の変形、接続不良やワイヤ下部の樹脂未充填部の発生等の抑制と、第１のボンディングワイヤ７と第２の半導体素子８との接触による絶縁不良やショート等の抑制を両立させることができ、これによって第１の半導体素子５と第２の半導体素子８との接着工程に起因する積層型半導体装置１の製造歩留りや信頼性の低下を大幅に抑制することが可能となる。
この後、第１の半導体素子５上に接着された第２の半導体素子８にワイヤボンディング工程を実施して、第２のボンディングワイヤ１０で回路基板２の電極部４と第２の半導体素子８の電極パッドとを電気的に接続し、さらに必要に応じて第１および第２の半導体素子５、８を封止樹脂１１で封止することによって、図１に示したような積層型半導体装置１が得られる。なお、3個もしくはそれ以上の半導体素子を積層する場合には、上述した第２の半導体素子８と同様な接着工程を繰り返し実施すればよい。
この実施形態の製造方法においては、第１の半導体素子５側のみからの加熱を適用し、第１の半導体素子５からの輻射熱や第１のボンディングワイヤ７との伝熱により第２の接着剤層９を加熱しているため、第１のボンディングワイヤ７の変形や接続不良、さらにワイヤ下部の樹脂未充填部の発生等を抑制した上で、第１のボンディングワイヤ７を層形状が維持された第２の接着剤層９の内部に良好に取り込むことができる。これによって、第１のボンディングワイヤ７と第２の半導体素子８との接触による絶縁不良やショート等の発生をより確実に抑制することができる。すなわち、信頼性等を向上させた積層型半導体装置１を高歩留りで製造することが可能となる。さらに、加熱ステージ２１のみからの加熱を適用することで、第２の半導体素子８の変形等を防ぐことができる。
上述した実施形態の積層型半導体装置１は、接着時粘度が1kPa・s以上100kPa・s未満の第２の接着剤層９で第１のボンディングワイヤ７と第２の半導体素子８との接触を抑制している。これに加えて、例えば図６に示すように、第２の半導体素子８の下面に絶縁層１２を形成するようにしてもよい。第２の半導体素子８の下面側に絶縁層１２を設けることによって、第１のボンディングワイヤ７と第２の半導体素子８との接触に伴う絶縁不良やショート等の発生をより確実に防止することができる。
絶縁層１２には、例えば接着時粘度が100kPa・s以上の絶縁性樹脂層が用いられる。絶縁層１２の接着時粘度は130kPa・s以上、さらには200kPa・s以上であることがより好ましい。ただし、粘度があまり高すぎると接合層としての機能が損なわれるため、絶縁層１２の接着時温度における粘度は1000kPa・s未満であることが好ましい。このような半導体素子５、８間の接合層が絶縁層１２と接着剤層９との2層構造を有する積層型半導体装置１においても、上述した第１の半導体素子５と第２の半導体素子８との接着工程を適用することによって、同様に製造歩留りの向上効果を得ることができる。
上述した絶縁層１２の具体的な構成材料としては、ポリイミド樹脂、シリコーン樹脂、エポキシ樹脂、アクリル樹脂等の熱硬化型樹脂が挙げられ、接着剤層９より接着時粘度が高い絶縁性樹脂が用いられる。また、樹脂フィルムを適用して絶縁層１２を形成する場合、例えば接着剤フィルムと同一の絶縁性樹脂を用い、これら各樹脂フィルムの乾燥温度や乾燥時間（例えばエポキシ樹脂ワニスを塗布した後の乾燥温度や乾燥時間等）を異ならせることによって、接着剤フィルムと2層化したフィルムを得るようにしてもよい。
また、第２の半導体素子８の下面に絶縁層１２を設ける場合には、第１のボンディングワイヤ７を積極的に絶縁層１２と当接させ、これによって第１のボンディングワイヤ７を回路基板２側に変形させるようにしてもよい。すなわち、絶縁層１２は単に第１のボンディングワイヤ７と第２の半導体素子８との接触に伴うショート等を抑制するだけでなく、第１のボンディングワイヤ７を積極的に回路基板２側に変形させる層として利用することができる。このように、絶縁層１２を利用して第１のボンディングワイヤ７を回路基板２側に変形させることによって、積層型半導体装置１のより一層の薄型化を実現することが可能となる。
すなわち、第２の接着剤層９を第１の半導体素子５に押し付ける過程で、第１のボンディングワイヤ７の少なくとも一部を絶縁層１２に当接させて回路基板２側に変形させることによって、第１のボンディングワイヤ７の高さをいずれもワイヤ高さの標準値以下に揃えることができる。言い換えると、第１のボンディングワイヤ７の高さはいずれも第２の接着剤層９の厚さ以下となるため、第２の接着剤層９の厚さに基づいて半導体装置１全体をより一層薄型化することが可能となる。また、第１のボンディングワイヤ７と第２の半導体素子８との絶縁は絶縁層１２により維持されるため、絶縁不良やショート等が生じることもない。これらによって、より一層の薄型化と信頼性の向上を両立させたスタック型マルチチップパッケージ構造の半導体装置１を実現することが可能となる。
また、第１の半導体素子５と第２の半導体素子８との間の距離は、例えば図７に示すように、第１の半導体素子５の接続に使用されていない電極パッド、すなわち非接続パッド（ノンコネクションパッド）上に、金属材料や樹脂材料等からなるスタッドパンプ１３を形成して維持するようにしてもよい。スタッドパンプ１３は第１のボンディングワイヤ７と第２の半導体素子８との接触に伴う絶縁不良やショート等の抑制に対して有効に機能する。また、スタッドパンプ１３で非接続パッドやヒューズ部を埋めることで、これらに起因する気泡の発生を抑制することができる。スタッドパンプ１３の設置箇所は1箇所でもよいが、第１の半導体素子５の重心を通る3箇所以上に設置することが好ましい。
次に、本発明の第２の実施形態について、図８を参照して説明する。図８は本発明の製造方法を適用した第２の実施形態による積層型半導体装置の構成を模式的に示す断面図である。なお、前述した第１の実施形態と同一部分には同一符号を付し、その説明を一部省略する。同図に示す積層型半導体装置３０は、第１の電子部品としての半導体素子３１と第２の電子部品としてのパッケージ部品３２とを積層したものであり、これらによりスタック型パッケージ構造が構成されている。このように、積層型電子部品を構成する電子部品は半導体素子単体（ベアチップ）に限らず、予め半導体素子をパッケージングした部品であってもよい。さらに、半導体素子３１やパッケージ部品３２等の半導体部品に限らす、一般的な回路部品等の電子部品であってもよい。
図８に示す積層型半導体装置３０は、前述した実施形態と同様に、回路基板２上に第１の電子部品としての半導体素子３１が第１の接着剤層６を介して接着されている。半導体素子３１の電極パッドは、第１のボンディングワイヤ７を介して回路基板２の電極部４と電気的に接続されている。半導体素子３１上には第２の電子部品としてのパッケージ部品３２が第２の接着剤層９を介して接着されている。パッケージ部品３２の接着工程は第１の実施形態と同様に、半導体素子３１を載置したステージのみから加熱しながら実施する。接着剤層９の構成や接着工程の詳細は第１の実施形態と同様とする。
パッケージ部品３２は、回路基板３３上に第１の半導体素子３４と第２の半導体素子３５とを順に積層した構造を有し、かつ予め封止樹脂３６でパッケージングしたものである。第１の半導体素子３４は回路基板３３上に接着剤層３７を介して接着されており、同様に第２の半導体素子３５は第１の半導体素子３４上に接着剤層３８を介して接着されている。なお、符号３９は受動部品である。このようなパッケージ部品３２は、回路基板３３が上方となるように半導体素子３１上に積層されている。さらに、回路基板３３の裏面側に設けられた電極パッド４０は、第２のボンディングワイヤ１０を介して回路基板２の電極部４と電気的に接続されている。
なお、半導体素子３１とパッケージ部品３２との積層構造は、図８に示した構造に限られるものではなく、種々の積層構造を適用することができる。例えば、回路基板上に2個もしくはそれ以上の半導体素子を配置し、これら複数の半導体素子上にパッケージ部品を積層するようにしてもよい。このような積層構造は半導体素子のサイズがパッケージ部品と大きく異なる場合に有効である。また、パッケージ部品は回路基板を下方にして積層することも可能である。この場合、第２のボンディングワイヤは回路基板の上面側に設けられた電極パッドに接続される。
そして、回路基板２上に積層、配置された半導体素子３１およびパッケージ部品３２を、例えばエポキシ樹脂のような封止樹脂１１を用いて封止することによって、スタック型パッケージ構造を有する積層型半導体装置３０が構成されている。このような積層型半導体装置３０においても、半導体素子３１を載置したステージのみから加熱した接着工程を適用することによって、接着工程に起因する不良発生を抑制することができる。すなわち、信頼性等に優れる積層型半導体装置３０を歩留りよく作製することが可能となる。半導体部品と他の電子部品とを積層したパッケージ、あるいは半導体部品以外の電子部品を積層したパッケージにおいても同様である。
なお、本発明の製造方法は上記した各実施形態に限定されるものではなく、複数の電子部品を積層して搭載した各種の積層型電子部品に適用することができる。そのような積層型電子部品の製造方法についても、本発明に含まれるものである。また、本発明の実施形態は本発明の技術的思想の範囲内で拡張もしくは変更することができ、この拡張、変更した実施形態も本発明の技術的範囲に含まれるものである。
本発明の第１の実施形態による製造方法を適用して作製した積層型半導体装置の構成を模式的に示す断面図である。 本発明の実施形態に適用した接着剤樹脂の粘度特性の一例を示す図である。 本発明の第１の実施形態による積層型半導体装置の要部製造工程を示す断面図である。 図３に示す積層型半導体装置の製造工程の要部を拡大して示す断面図である。 接着工程における半導体素子の下降速度と表面温度との関係の一例を示す図である。 図１に示す積層型半導体装置の一変形例を示す断面図である。 図１に示す積層型半導体装置の他の変形例を示す断面図である。 本発明の第２の実施形態による製造方法を適用して作製した積層型半導体装置の構成を模式的に示す断面図である。
符号の説明
１，３０…積層型半導体装置、２…回路基板、４…電極部、５…第１の半導体素子、６…第１の接着剤層、７…第１のボンディングワイヤ、８…第２の半導体素子、９…第２の接着剤層、１０…第２のボンディングワイヤ、１１……封止樹脂、１２…絶縁層、１３…スタッドバンプ、３１…半導体素子、３２…パッケージ部品。

Claims (5)

  1. 基板上に第１の電子部品を搭載して接着する工程と、
    前記基板の電極部と前記第１の電子部品の電極パッドとを第１のボンディングワイヤを介して接続する工程と、
    前記基板上に接着された前記第１の電子部品を、加熱機構を有するステージ上に載置して加熱する工程と、
    裏面側に接着剤層が形成された第２の電子部品を、常温の吸着ツールで保持して前記第１の電子部品の上方に配置する工程と、
    前記第２の電子部品を前記第１の電子部品から少なくとも0.5mm上方の位置から0.1mm/s以上20mm/s以下の範囲の速度で下降させ、加熱された前記第１の電子部品からの輻射熱および前記第１のボンディングワイヤとの伝熱により前記接着剤層を軟化または溶融させ、前記第１のボンディングワイヤを前記接着剤層に取り込みつつ、前記接着剤層を前記第１の電子部品と接触させる工程と、
    前記加熱機構による加熱を継続しつつ前記第２の電子部品を加圧し、前記接着剤層を熱硬化させて前記第１の電子部品と前記第２の電子部品とを接着する工程と、
    前記基板の電極部と前記第２の電子部品の電極パッドとを第２のボンディングワイヤを介して接続する工程と
    を具備することを特徴とする積層型電子部品の製造方法。
  2. 請求項１記載の積層型電子部品の製造方法において、
    前記接着剤層は30μm以上の厚さを有することを特徴とする積層型電子部品の製造方法。
  3. 請求項１または請求項２記載の積層型電子部品の製造方法において、
    前記接着剤層は前記加熱時の粘度が1kPa・s以上100kPa・s未満の範囲の熱硬化型樹脂層を有することを特徴とする積層型電子部品の製造方法。
  4. 請求項１または請求項２記載の積層型電子部品の製造方法において、
    前記接着剤層は、前記第１の電子部品側に配置され、前記加熱時の粘度が1kPa・s以上100kPa・s未満の範囲の第１の熱硬化型樹脂層と、前記第２の電子部品側に配置され、前記加熱時の粘度が100kPa・s以上の第２の熱硬化型樹脂層とを有することを特徴とする積層型電子部品の製造方法。
  5. 請求項１ないし請求項４のいずれか１項記載の積層型電子部品の製造方法において、
    前記第１および第２の電子部品は半導体素子および半導体素子を含むパッケージ部品から選ばれる少なくとも１種からなることを特徴とする積層型電子部品の製造方法。
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US11/390,285 US7615413B2 (en) 2005-03-28 2006-03-28 Method of manufacturing stack-type semiconductor device and method of manufacturing stack-type electronic component
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2650917A2 (en) 2012-04-09 2013-10-16 Canon Kabushiki Kaisha Multilayered semiconductor device, printed circuit board, and method of manufacturing multilayered semiconductor device

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4879073B2 (ja) 2007-04-16 2012-02-15 新日鐵化学株式会社 半導体装置の製造方法
JP5044299B2 (ja) * 2007-06-19 2012-10-10 積水化学工業株式会社 半導体チップ積層体の製造方法、接着テープ及びダイシングダイボンディングテープ
JP5532575B2 (ja) * 2007-10-22 2014-06-25 日立化成株式会社 接着シート
JP4970388B2 (ja) * 2008-09-03 2012-07-04 株式会社東芝 半導体装置及び半導体装置の製造方法
JP5089560B2 (ja) 2008-11-28 2012-12-05 リンテック株式会社 半導体チップ積層体および半導体チップ積層用接着剤組成物

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002222913A (ja) * 2001-01-24 2002-08-09 Sharp Corp 半導体装置およびその製造方法
JP2003086758A (ja) * 2001-09-10 2003-03-20 Mitsubishi Electric Corp 半導体装置の製造方法、製造装置、及び、半導体装置
JP2004072009A (ja) * 2002-08-09 2004-03-04 Fujitsu Ltd 半導体装置及びその製造方法
JP2004158716A (ja) * 2002-11-07 2004-06-03 Sharp Corp 半導体装置およびその製造方法
JP2004282056A (ja) * 2003-02-27 2004-10-07 Sumitomo Bakelite Co Ltd 半導体装置、半導体素子の製造方法、および半導体装置の製造方法
JP2005327789A (ja) * 2004-05-12 2005-11-24 Sharp Corp ダイシング・ダイボンド兼用粘接着シートおよびこれを用いた半導体装置の製造方法
JP2006128169A (ja) * 2004-10-26 2006-05-18 Fujitsu Ltd 半導体装置及び半導体装置の製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002222913A (ja) * 2001-01-24 2002-08-09 Sharp Corp 半導体装置およびその製造方法
JP2003086758A (ja) * 2001-09-10 2003-03-20 Mitsubishi Electric Corp 半導体装置の製造方法、製造装置、及び、半導体装置
JP2004072009A (ja) * 2002-08-09 2004-03-04 Fujitsu Ltd 半導体装置及びその製造方法
JP2004158716A (ja) * 2002-11-07 2004-06-03 Sharp Corp 半導体装置およびその製造方法
JP2004282056A (ja) * 2003-02-27 2004-10-07 Sumitomo Bakelite Co Ltd 半導体装置、半導体素子の製造方法、および半導体装置の製造方法
JP2005327789A (ja) * 2004-05-12 2005-11-24 Sharp Corp ダイシング・ダイボンド兼用粘接着シートおよびこれを用いた半導体装置の製造方法
JP2006128169A (ja) * 2004-10-26 2006-05-18 Fujitsu Ltd 半導体装置及び半導体装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
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