JP2007035864A - 半導体パッケージ - Google Patents

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良二 松嶋
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和弘 山森
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潤也 相良
Yoshio Iizuka
佳男 飯塚
Kuniyuki Onishi
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Abstract

【課題】ＢＧＡ構造を適用した半導体パッケージのより一層の薄型化、また半導体素子のより一層の高密度実装化等を図る。
【解決手段】半導体パッケージ１は、表裏両面に形成された電極部６、９の配線網を有する回路基板３をパッケージ基体として具備する。回路基板３の裏面には、表裏両面の電極部６、９とそれぞれ配線網を介して接続された金属バンプ２が外部接続端子として形成されている。回路基板３の表面側に設けられた第１の素子搭載部５上には、表面側の電極部６と電気的に接続された1個もしくは複数個の半導体素子１１、１２が搭載されている。回路基板３の裏面側に設けられた第２の素子搭載部８上には、裏面側の電極部９と電気的に接続された1個もしくは複数個の半導体素子１９、２３が搭載されている。
【選択図】図１

Description

本発明は半導体パッケージに関する。
近年、半導体装置の小型化や高密度実装化等を実現するために、1つのパッケージ内に複数の半導体素子を積層して封止したスタック型マルチチップパッケージが実用化されている。このようなスタック型マルチチップパッケージにおいて、複数の半導体素子は回路基板上に順に積層される。各半導体素子の電極パッドは、回路基板の電極部とボンディングワイヤを介して電気的に接続される。そして、このような積層構造体を封止樹脂でパッケージングすることによって、スタック型マルチチップパッケージが構成される。
上記したスタック型マルチチップパッケージの外部基板との接続構造としては、一般に半導体素子を搭載した回路基板の裏面側に半田ボール等を外部接続端子として形成したＢＧＡ構造が使用されている（例えば特許文献１〜３参照）。このようなＢＧＡ構造を適用した半導体パッケージでは、外部接続端子としての半田ボールを回路基板の裏面全体に形成することによって、パッケージサイズの小型化が図られている。すなわち、素子搭載用基板には、半導体素子の搭載部とその周囲に電極部を配置することが可能な面積を有する回路基板が用いられており、そのような回路基板の素子直下を含む裏面全体に半田ボールを形成することによって、パッケージサイズが大型化することを防いでいる。
しかしながら、従来のスタック型マルチチップパッケージでは複数の半導体素子を回路基板の表面側のみに積層して搭載していることから、パッケージの薄型化を維持した上で半導体素子の積層数を増やすことに限界がある。また、半導体パッケージの用途によってはより一層の薄型化が求められるが、従来のスタック型マルチチップパッケージは半導体素子の積層数に応じてパッケージの厚さが厚くなることが避けられない。半導体パッケージはより大容量のメモリ装置や制御のためのロジック製品等への対応が求められており、このために半導体素子のさらなる搭載数の増大や薄型化を図ることが望まれている。
特開2003-179200号公報 特開2004-072009号公報 特開2004-193363号公報
本発明は、ＢＧＡ構造を適用したパッケージのより一層の薄型化、また半導体素子のより一層の高密度実装化等を実現することを可能にした半導体パッケージを提供することを目的としている。
本発明の一態様に係る半導体パッケージは、表裏両面に形成された電極部の配線網を有する回路基板と、前記回路基板の表面側に設けられた第１の素子搭載部と、前記回路基板の裏面側に設けられた第２の素子搭載部と、前記回路基板の裏面に前記第２の素子搭載部を囲うように設けられ、かつ前記電極部の少なくとも一部と前記配線網を介して接続された金属バンプからなる外部接続端子とを備えるパッケージ基体と、前記パッケージ基体の前記第１の素子搭載部上に搭載され、かつ前記表面側の電極部と電気的に接続された少なくとも1つの半導体素子を有する第１の素子群と、前記パッケージ基体の前記第２の素子搭載部上に搭載され、かつ前記裏面側の電極部と電気的に接続された少なくとも1つの半導体素子を有する第２の素子群とを具備することを特徴としている。
本発明の一態様に係る半導体パッケージによれば、ＢＧＡ構造を適用したパッケージのより一層の薄型化、さらには半導体素子のより一層の高密度実装化等を実現することが可能となる。
以下、本発明を実施するための形態について、図面を参照して説明する。なお、以下では本発明の実施形態を図面に基づいて説明するが、それらの図面は図解のために提供されるものであり、本発明はそれらの図面に限定されるものではない。
図１は本発明の第１の実施形態によるＢＧＡ構造の半導体パッケージの構成を示す断面図、図２はその要部を示す断面図である。これらの図に示す半導体パッケージ１は、外部接続端子として金属バンプ２を有する回路基板３をパッケージ基体として具備している。回路基板３は樹脂基板、セラミックス基板、ガラス基板等の各種絶縁基板の内部や表面に配線網４を設けたものであり、具体的にはガラス−エポキシ樹脂やＢＴ樹脂（ビスマレイミド・トリアジン樹脂）等を使用した多層プリント配線板を適用することができる。
上述したような回路基板３の表面側には第１の素子搭載部５が設けられており、さらにその周囲には第１の電極部６が形成されている。第１の電極部６はワイヤボンディング時のボンディング部となるものであり、回路基板３の内部配線（ビア、内部配線層、スルーホール等を含む）７を介して金属バンプ２と電気的に接続されている。一方、回路基板３の裏面側には第２の素子搭載部８が設けられており、その周囲には第２の電極部９が形成されている。第２の電極部９は回路基板の内部配線（ビア、内部配線層等を含む）１０を介して金属バンプ２と電気的に接続されている。
このように、回路基板３は表裏両面にそれぞれ素子搭載部５、８と電極部６、９とを有しており、さらに表裏両面の電極部６、９はそれぞれ独立した内部配線７、１０を介して外部接続端子としての金属バンプ２と電気的に接続されている。図１に示す回路基板３は、スルーホールを有するコア基板３ａとその両面に形成されたビルドアップ層３ｂ、３ｃとを有している。ビルドアップ層３ｂは第１の電極部６の内部配線７を構成しており、ビルドアップ層３ｃは第２の電極部８の内部配線１０を構成している。すなわち、外部接続端子に対する配線は回路基板３の表裏両面に設けられた電極部６、９まで延伸しており、それぞれが独立した電気配線機能を有している。
外部接続端子としての金属バンプ２は、回路基板３の裏面に第２の素子搭載部８および第２の電極部９を囲うように設けられている。このように、金属バンプ２を回路基板３の裏面外周側に配置することによって、金属バンプ２を用いた外部接続構造（ＢＧＡ構造）を適用した上で、回路基板３の裏面側にも第２の素子搭載部８を設置することが可能となる。なお、金属バンプ２は半田ボールで形成することが一般的であるが、これに限られるものではなく、場合によっては他の低融点金属ボールで構成してもよい。
回路基板３の第１の素子搭載部５上には、第１の半導体素子１１が第１の接着層１２を介して接着されている。第１の接着層１２には一般的な絶縁樹脂製のダイアタッチ材を適用することができる。第１の半導体素子１１の上面側に設けられた第１の電極パッド１３は、第１のボンディングワイヤ１４を介して第１の電極部６と接続されている。さらに、第１の半導体素子１１上には第２の半導体素子１５が第２の接着層１６を介して接着されている。第２の接着層１６は接着剤として機能する絶縁樹脂により構成されている。第２の半導体素子１５の上面側に設けられた第２の電極パッド１７は、第２のボンディングワイヤ１８を介して第１の電極部６と接続されている。これら第１および第２の半導体素子１１、１５は第１の素子群を構成している。
一方、回路基板３の第２の素子搭載部８上には、第３の半導体素子１９が第３の接着層２０を介して接着されている。第３の接着層２０は第１の接着層１２と同様である。第３の半導体素子１９の上面側に設けられた第３の電極パッド２１は、第３のボンディングワイヤ２２を介して第２の電極部９と接続されている。さらに、第３の半導体素子１９上には第４の半導体素子２３が第４の接着層２４を介して接着されている。第４の接着層２４は第２の接着層１６と同様に、接着剤として機能する絶縁樹脂により構成されている。第４の半導体素子２３の上面側に設けられた第４の電極パッド２５は、第４のボンディングワイヤ２６を介して第２の電極部９と接続されている。これら第３および第４の半導体素子１９、２３は第２の素子群を構成している。
そして、回路基板３の表面側はボンディングワイヤ１４、１８を含めて第１および第２の半導体素子１１、１５をエポキシ樹脂等の封止樹脂２７を用いて封止し、同様に回路基板３の裏面側はボンディングワイヤ２２、２６を含めて第３および第４の半導体素子１９、２３を封止樹脂２８で封止することによって、ＢＧＡ構造の半導体パッケージ１が構成されている。このように、外部接続端子としての金属バンプ２を回路基板３の裏面外周側に配置することによって、回路基板３の表面側のみならず、裏面側にも半導体素子１９、２３を積層して搭載することができる。
この実施形態によれば半導体素子の搭載数を増加させることができることから、例えば大容量のメモリ装置等に対応した半導体パッケージ１を提供することが可能となる。また、裏面側の半導体素子１９、２３による厚さは外部接続端子としての金属バンプ２の高さ内に収められているため、回路基板の表面側のみに半導体素子を搭載していた従来の半導体パッケージと同等の厚さを維持した上で、裏面側に搭載した半導体素子１９、２３の数だけ搭載数を増やすことができる。すなわち、半導体パッケージ１の薄型化を維持した上で、半導体素子の搭載数を増やすことが可能となる。
上述した半導体パッケージ１において、第１の半導体素子１１と第２の半導体素子１５の形状、および第３の半導体素子１９と第４の半導体素子２３の形状は、上段側を下段側より小形とするか、もしくはそれぞれほぼ同形状とする。積層する半導体素子がほぼ同形状を有する場合、第１および第３のボンディングワイヤ１４、２２上には第２および第４の半導体素子１５、２３が存在することになるため、これらの接触を防ぐことが重要となる。そこで、各素子間（第１および第２の半導体素子１１、１５間、第３および第４の半導体素子１９、２３間）は、第２および第４の接着層１６、２４として機能する絶縁樹脂が充填されていることが好ましい。
例えば、各素子間にそれらより小形のスペーサを配置した場合には、第２および第４の半導体素子１５、２３の電極パッド１７、２５の下方が中空状態となるため、これらのボンディング荷重で第２および第４の半導体素子１５、２３に撓みが生じるおそれがある。第２および第４の半導体素子１５、２３のボンディング荷重による撓みは、第２および第４のボンディングワイヤ１８、２６のボンディング不良、第１および第３のボンディングワイヤ１４、２２の接続不良、半導体素子１５、２３の割れ等の発生原因となる。
そこで、この実施形態では第１の半導体素子１１と第２の半導体素子１５との間に第２の接着層１６として機能する絶縁樹脂を充填している。同様に、第３の半導体素子１９と第４の半導体素子２３との間には第４の接着層２４として機能する絶縁樹脂を充填している。このため、第１のボンディングワイヤ１４の第１の半導体素子１１との接続側端部は絶縁樹脂層（第２の接着層１６）内に、また第３のボンディングワイヤ２２の第３の半導体素子１９との接続側端部は絶縁樹脂層（第４の接着層２４）内に埋め込まれている。
このように、積層した半導体素子間に絶縁樹脂層（第２および第４の接着層１６、２４）を充填することによって、第２および第４のボンディングワイヤ１８、２６のボンディング荷重による第２および第４の半導体素子１５、２３の撓みを抑制することができる。これによって、半導体素子１５、２３の撓みに起因するボンディング不良や下段側のボンディングワイヤ１４、２２との接触、ワイヤ変形、さらには半導体素子１５、２３のクラックや割れ等を抑制することが可能となる。
そして、絶縁樹脂層１６、２４で半導体素子１５、２３の撓みを抑制することで、これら半導体素子１５、２３の厚さを薄くすることができる。具体的には、半導体素子１５、２３の厚さを70μm以下とすることができる。従って、半導体パッケージ１のより一層の薄型化を実現することが可能となる。さらに、第１および第３のボンディングワイヤ１４、２２の素子接続側端部は絶縁樹脂層１６、２４内に埋め込まれているため、それ以降の製造工程や搬送工程等で第１および第３のボンディングワイヤ１４、２２の剥がれ等による接続不良の発生を抑制することができる。
上述したように、第１の半導体素子１１と第２の半導体素子１５との間隔、および第３の半導体素子１９と第２の半導体素子２３との間隔は、それぞれ絶縁樹脂層１６、２４で維持されることになる。従って、下段側の半導体素子１１、１９上に上段側の半導体素子１５、２３を接着する際に、下段側のボンディングワイヤ１４、２２と上段側の半導体素子１５、２３との接触を防止することが重要となる。これらボンディングワイヤ１４、２２と半導体素子１５、２３との接触は、例えば接着層（絶縁樹脂層）１６、２４の厚さをボンディングワイヤ１４、２２の高さより厚くすることで防ぐことができるが、これでは半導体パッケージ１全体としての厚さが厚くなってしまう。
そこで、第２の接着層１６は図３に示すように、第２の半導体素子１５の接着時温度で軟化または溶融する第１の樹脂層２９と、第２の半導体素子１５の接着時温度に対して層形状が維持される第２の樹脂層３０とを有することが好ましい。図３では図示を省略したが、第４の接着層２４も同様な2層構造とすることが好ましい。ここでは主として第１の半導体素子１１と第２の半導体素子１５との接着構造について説明するが、第３の半導体素子１９と第４の半導体素子２３との接着構造についても同様である。
2層構造の接着層１６のうち、第１の樹脂層２９は第１の半導体素子１１側に配置され、第２の半導体素子１５の接着時に接着剤層として機能すると共に、接着時温度で軟化または溶融して第１のボンディングワイヤ１４の取り込みを可能にするものである。一方、第２の樹脂層３０は第２の半導体素子１５側に配置され、第２の半導体素子１５の接着時に絶縁層として機能するものであり、これにより第１のボンディングワイヤ１４と第２の半導体素子１５との接触を確実に防ぐことが可能となる。
2層構造の接着層１６（２４）において、第１の樹脂層２９の厚さは第１のボンディングワイヤ１４の高さに応じて適宜に設定することが好ましい。第１のボンディングワイヤ１４の高さ（第１の半導体素子１１上における最大高さ）が60±15μmであるとした場合、接着時温度で軟化または溶融する第１の樹脂層２９の厚さは、例えば75±15μmとすることが好ましい。一方、接着時温度に対して層形状を維持する第２の樹脂層３０の厚さは、例えば5〜15μmの範囲とすることが好ましい。このような厚さの接着層１６（２４）を適用することで、半導体パッケージ１のさらなる薄型化を実現することができる。
また、各樹脂層２９、３０の機能を良好に発揮させる上で、第１の樹脂層２９は接着時温度における粘度が1kPa・s以上100kPa・s以下であることが好ましい。第１の樹脂層２９の接着時粘度が1kPa・s未満であると軟らかすぎて、接着剤樹脂が素子端面からはみ出すおそれがある。一方、第１の樹脂層２９の接着時粘度が100kPa・sを超えると硬すぎて、第１のボンディングワイヤ１４の変形や接続不良等を生じさせるおそれがある。第１の樹脂層２９の接着時粘度は1〜50kPa・sの範囲であることがより好ましい。第２の樹脂層３０は接着時温度における粘度が130kPa・s以上であることが好ましい。この粘度が130kPa・s未満であると、第２の半導体素子１５を第１の半導体素子１１に接着する際に層形状を維持することができず、第２の樹脂層３０の絶縁層としての機能が損なわれる。第２の樹脂層３０の接着時粘度は1000kPa・s以下であることが好ましい。
上述したような2層構造の接着層１６は、例えば接着時温度で軟化または溶融するように調整したエポキシ樹脂層からなる第１の樹脂層２９と、接着時温度に対して層形状が維持されるポリイミド樹脂層やシリコーン樹脂層等からなる第２の樹脂層３０とを積層して2層構造の接着剤フィルムとし、これを予め第２の半導体素子１５の裏面（接着面）側に貼り付けておくことにより得ることができる。ただし、このような材質が異なる2層構造の接着剤フィルムを用いた場合、第１の樹脂層２９と第２の樹脂層３０との熱膨張率の違い等に基づいて、第２の半導体素子１５の接着工程後に素子間剥離が生じたり、また接着に要する製造コストの増加等を招くおそれがある。
そこで、2層構造の接着層１６を構成する第１および第２の樹脂層２９、３０には、同一材質の絶縁樹脂を適用することが好ましい。このような絶縁樹脂としては、例えばエポキシ樹脂のような熱硬化性絶縁樹脂が挙げられる。同一材料で第１の樹脂層２９と第２の樹脂層３０を形成する場合、例えば同一の熱硬化性樹脂ワニスを用いて、第１の樹脂層２９と第２の樹脂層３０を形成する際の乾燥温度や乾燥時間を異ならせることで、接着時温度における挙動（機能）に違いを持たせることができる。すなわち、同一材質の絶縁樹脂で軟化または溶融層として機能する第１の樹脂層２９と絶縁層として機能する第２の樹脂層３０とを得ることができる。
例えば、支持体上に例えばエポキシ樹脂ワニス（Ａステージ）を塗布した後、この塗布層を例えば150℃で乾燥させて半硬化状態（Ｂステージ）の第２の樹脂層３０を形成する。次いで、第２の樹脂層３０上に同一のエポキシ樹脂ワニス（Ａステージ）を再度塗布し、この塗布層を例えば130℃で乾燥させて半硬化状態（Ｂステージ）の第１の樹脂層２９を形成する。このような2層構造の樹脂層を支持体から剥離して接着剤フィルムとして使用する。2層構造の接着剤フィルムは予め第２の半導体素子１５の裏面（接着面）側に貼り付けて使用することが好ましい。
そして、第１の樹脂層２９の乾燥温度以上（130℃以上）で、かつ第２の樹脂層３０の乾燥温度未満（150℃未満）の温度で加熱した場合、第２の樹脂層３０は層形状が維持される一方で、第１の樹脂層２９のみは軟化または溶融する。従って、第２の半導体素子１５の接着時温度を上記したような温度範囲（例えば130℃以上150℃未満）とすることによって、第２の樹脂層３０を絶縁層として機能させた上で、第１の樹脂層２９を軟化または溶融させることができる。
なお、図１および図２では回路基板３の表裏両面にそれぞれ2個の半導体素子を積層した構造について説明したが、半導体素子の積層数はこれに限られるものではなく、積層する素子数は3個もしくはそれ以上であってもよい。また、回路基板３の表裏両面に複数の半導体素子を積層した構造に限られるものではなく、回路基板３のいずれか一方の素子搭載部には1個の半導体素子を搭載した構造を適用することも可能である。このように、回路基板３の表裏両面に対する半導体素子の搭載数は適用装置や用途等に応じて適宜に設定することができる。
さらに、回路基板３の表裏両面に搭載する半導体素子の数は、例えば図４に示すようにそれぞれ1個であってもよい。すなわち、半導体パッケージ１は回路基板３の第１の素子搭載部５上に半導体素子１１のみを搭載すると共に、第２の素子搭載部８上に半導体素子１９のみを搭載した構造を有していてもよい。このような素子搭載構造を有する半導体パッケージ１においては、裏面側の半導体素子１９による厚さが金属バンプ２の高さ内に収められるため、マルチチップパッケージとしての機能を得たうえで、パッケージ厚さをより一層薄くすることが可能となる。
次に、本発明の第２の実施形態による半導体パッケージについて、図５を参照して説明する。図５は第２の実施形態によるＢＧＡ構造の半導体パッケージの構成を模式的に示す断面図である。なお、前述した第１の実施形態と同一部分には同一符号を付し、その説明を一部省略する。
図５に示す半導体パッケージ４０は、第１の実施形態と同様に、外部接続端子として金属バンプ２を有する回路基板３をパッケージ基体として具備している。回路基板３の表面側には第１の素子搭載部５が設けられており、さらにその周囲には第１の電極部６が形成されている。第１の電極部６は回路基板３の内部配線（図示せず）を介して金属バンプ２と電気的に接続されている。一方、回路基板３の裏面側には第２の素子搭載部８が設けられており、その周囲には第２の電極部９が形成されている。第２の電極部９は回路基板の内部配線（図示せず）を介して金属バンプ２と電気的に接続されている。なお、回路基板３の具体的な構造は図２に示した通りである。
回路基板３の第１の素子搭載部５上には、第１の半導体素子１１が第１の接着層１２を介して接着されている。第１の半導体素子１１は第１のボンディングワイヤ１４を介して第１の電極部６と接続されている。さらに、第１の半導体素子１１上には第２の半導体素子１５が第２の接着層１６を介して接着されている。第２の接着層１６は第１の実施形態と同様に、接着剤として機能する絶縁樹脂により構成されており、その具体的な構造（充填構造、層構造、構成材料等）については第１の実施形態と同様とすることが好ましい。第２の半導体素子１５は第２のボンディングワイヤ１８を介して第１の電極部６と接続されている。これらは第１および第２の半導体素子１１、１５は第１の素子群を構成しており、その具体例としてはＮＡＮＤ型フラッシュメモリ等のメモリ素子が挙げられる。
一方、回路基板３の第２の素子搭載部８上には、第３の半導体素子１９のみが第３の接着層２０を介して接着されている。第３の半導体素子１９は第３のボンディングワイヤ２２を介して第２の電極部９と接続されている。第２の実施形態の半導体パッケージ４０における第２の素子群は、第１および第２の半導体素子１１、１５より小形の半導体素子１９で構成されている。このような半導体素子１９の具体例としては、メモリ素子としての第１および第２の半導体素子１１、１５のコントローラ素子が挙げられる。
なお、メモリ素子としての第１および第２の半導体素子１１、１５が回路基板３の内部配線を介してコントローラ素子としての半導体素子１９に接続されているような構造であってもよい。この場合、第１および第２の半導体素子１１、１５への外部からのアクセスは半導体素子１９を介して行われる。すなわち、金属バンプ２には回路基板３の裏面側に設けられた第２の電極部９のみが電気的に接続される。このように、金属バンプ２は回路基板３の表面側に設けられた第１の電極部６と裏面側に設けられた第２の電極部９の少なくとも一部に接続されるものである。
上述したように、表面側の半導体素子１１、１５より小形の半導体素子１９を回路基板３の裏面側に搭載することによって、回路基板３の裏面に占める素子搭載部８の面積を減らすことができる。従って、金属バンプ２は通常のパッケージと同様に配置することが可能となる。言い換えると、回路基板３の裏面側には小形の半導体素子１９を搭載することによって、表面側の半導体素子１１、１５に対応させた形状並びに大きさを有する回路基板３を用いた場合においても、外部接続端子としての金属バンプ２の配置領域を確保することができる。
すなわち、金属バンプ２は第２の素子搭載部８および第２の電極部９の周囲に配置されているものの、この配置領域は表面側の半導体素子１１、１５に対応させた回路基板３内に収められている。従って、パッケージサイズの大型化を抑制した上で、半導体素子の搭載数を増加させた半導体パッケージ４０を提供することができる。言い換えると、半導体パッケージの大きさや厚さを維持した上で、裏面側に搭載した半導体素子１９の数だけ搭載数を増やすことが可能となる。
なお、金属バンプ２や回路基板３の具体的な構成、半導体素子１１、１５、１９の搭載構造（高さｈ等を含む）、積層した半導体素子１１、１５間の接着構造、ボンディングワイヤ１４、１８、２２の接続構造等は、前述した第１の実施形態と同様とすることが好ましい。また、回路基板３の裏面側に搭載する半導体素子１９と回路基板３との接続構造はワイヤボンディング接続に限らず、例えば図６に示すようなフリップチップ接続を適用してもよい。図６において、符号４１はフリップチップ接続用の金属バンプを示している。さらに、回路基板３の表面側に搭載する半導体素子の数は2個に限られるものではなく、3個もしくはそれ以上の半導体素子を積層して搭載してもよい。
本発明は上記した各実施形態に限定されるものではなく、回路基板の両面に1個もしくは複数個の半導体素子を搭載した各種のＢＧＡパッケージに適用することができる。そのような半導体パッケージも本発明に含まれるものである。また、本発明の実施形態は本発明の技術的思想の範囲内で拡張もしくは変更することができ、この拡張、変更した実施形態も本発明の技術的範囲に含まれるものである。
本発明の第１の実施形態の半導体パッケージの構成を示す断面図である。 図１に示す半導体パッケージの要部を示す断面図である。 図１に示す半導体パッケージの要部を拡大して示す断面図である。 図１に示す半導体パッケージの一変形例を示す断面図である。 本発明の第２の実施形態の半導体パッケージの構成を示す断面図である。 図５に示す半導体パッケージの一変形例を示す断面図である。
符号の説明
１，４０…半導体パッケージ、２…金属バンプ、３…回路基板、４…配線網、５…第１の素子搭載部、６…第１の電極部、８…第２の素子搭載部、９…第２の電極部、１１…第１の半導体素子、１２…第１の接着層、１４，１８，２２，２６…ボンディングワイヤ、１５…第２の半導体素子、１６…第２の接着層（絶縁樹脂層）、１９…第３の半導体素子、２０…第３の接着層、２３…第３の半導体素子、２４…第４の接着層（絶縁樹脂層）、２９…第１の樹脂層、３０…第２の樹脂層。

Claims (5)

  1. 表裏両面に形成された電極部の配線網を有する回路基板と、前記回路基板の表面側に設けられた第１の素子搭載部と、前記回路基板の裏面側に設けられた第２の素子搭載部と、前記回路基板の裏面に前記第２の素子搭載部を囲うように設けられ、かつ前記電極部の少なくとも一部と前記配線網を介して接続された金属バンプからなる外部接続端子とを備えるパッケージ基体と、
    前記パッケージ基体の前記第１の素子搭載部上に搭載され、かつ前記表面側の電極部と電気的に接続された少なくとも1つの半導体素子を有する第１の素子群と、
    前記パッケージ基体の前記第２の素子搭載部上に搭載され、かつ前記裏面側の電極部と電気的に接続された少なくとも1つの半導体素子を有する第２の素子群と
    を具備することを特徴とする半導体パッケージ。
  2. 請求項１記載の半導体パッケージにおいて、
    前記第１および第２の素子群はそれぞれ積層された複数の半導体素子を有することを特徴とする半導体パッケージ。
  3. 請求項１記載の半導体パッケージにおいて、
    前記第１の素子群は積層された複数の半導体素子を有し、かつ前記第２の素子群は前記第１の素子群を構成する半導体素子より小形の半導体素子を有することを特徴とする半導体パッケージ。
  4. 請求項３記載の半導体パッケージにおいて、
    前記第１の素子群は前記半導体素子として積層された複数のメモリ素子を有し、かつ前記第２の素子群は前記半導体素子として前記メモリ素子のコントローラ素子を有することを特徴とする半導体パッケージ。
  5. 請求項２ないし請求項４のいずれか１項記載の半導体パッケージにおいて、
    前記積層された複数の半導体素子間は絶縁樹脂層を介して接着されており、かつ下段側の前記半導体素子に接続されたボンディングワイヤの前記素子接続側の端部は前記絶縁樹脂層内に埋め込まれていることを特徴とする半導体パッケージ。
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