KR100796884B1 - 적층형 반도체 장치의 제조 방법 및 적층형 전자 부품의제조 방법 - Google Patents

적층형 반도체 장치의 제조 방법 및 적층형 전자 부품의제조 방법 Download PDF

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Abstract

기판 상에 제1 반도체 소자를 접착한다. 제2 반도체 소자로 되는 반도체 웨이퍼의 이면에, 두께가 50μm 이상 l40μm 이하이고 상온 탄성율이 30MPa 이상 120MPa 이하의 범위인 다이싱 필름과, 두께가 30μm 이상이고 경화 전의 상온 탄성율이 500MPa 이상 1200MPa 이하의 범위인 접착제 필름을 일체화한 복합 필름을 접착한다. 반도체 웨이퍼를 접착제 필름과 함께 분할하여 제2 반도체 소자를 제작한다. 제2 반도체 소자를 다이싱 필름으로부터 픽업하여 제1 반도체 소자 상에 접착한다. 제2 반도체 소자의 접착 시에, 접착제 층을 제1 반도체 소자로부터의 복사열이나 제1 본딩 와이어로부터의 전열로 연화 또는 용융시켜, 제1 본딩 와이어를 접착제 층 내로 집어넣는다.
반도체 소자, 기판, 다이싱 필름, 접착제, 본딩 와이어, 웨이퍼

Description

적층형 반도체 장치의 제조 방법 및 적층형 전자 부품의 제조 방법{STACK TYPE SEMICONDUCTOR DEVICE MANUFACTURING METHOD AND STACK TYPE ELECTRONIC COMPONENT MANUFACTURING METHOD}
도 1은 본 발명의 실시 형태에 따른 제조 방법을 적용하여 제작한 적층형 반도체 장치의 구성을 도시하는 단면도.
도 2는 본 발명의 실시 형태에 적용한 접착제 수지의 점도특성을 도시하는 도면.
도 3a, 도 3b, 도 3c 및 도 3d는 본 발명의 제1 실시 형태에 따른 적층형 반도체 장치의 제조 공정을 도시하는 단면도.
도 4는 도 3에 도시하는 적층형 반도체 장치의 제조 공정에 있어서의 복합 필름의 접착 공정을 나타내는 도면.
도 5는 본 발명의 제1 실시 형태에 적용한 접착제 필름의 경화 전의 상온 탄성율과 다이싱 공정에 있어서의 버어 길이와의 관계의 일례를 도시하는 도면.
도 6은 본 발명의 제1 실시 형태에 있어서의 복합 필름의 접착 성공률 및 반도체 소자의 픽업 성공률과 다이싱 필름의 두께 및 상온 탄성율(두께×상온 탄성율)과의 관계의 일례를 도시하는 도면.
도 7은 접착제 층의 경화 후 탄성율(175℃)과 본인 시에 있어서의 반도체 소 자의 굴곡량과의 관계의 일례를 도시하는 도면.
도 8은 반도체 소자 및 접착제 층의 두께에 기초하는 접착제 층의 경화 후 탄성율(175℃)과 본딩시에 있어서의 반도체 소자의 굴곡량과의 관계를 나타내는 도면.
도 9는 도 1에 도시하는 적층형 반도체 장치의 변형 예를 도시하는 단면도.
도 10은 도 1에 도시하는 적층형 반도체 장치의 다른 변형 예를 도시하는 단면도.
도 1la, 도 1lb 및 도 11c는 본 발명의 제2 실시 형태에 따른 적층형 반도체 장치의 제조 공정을 도시하는 단면도.
도 12a, 도 12b, 도 12c 및 도 12d는 도 11a, 도 1lb 및 도 11c 에 도시하는 적층형 반도체 장치의 제조 공정을 확대하고 도시하는 단면도.
도 13은 본 발명의 제2 실시 형태에 있어서의 제2 반도체 소자의 하강 속도와 제1 및 제2 반도체 소자의 표면 온도와의 관계의 일례를 도시하는 도면.
도 14는 본 발명의 제2 실시 형태에 있어서의 제2 반도체 소자의 하강 속도와 표면 온도와의 관계의 일례를 도시하는 도면.
도 15는 본 발명의 제3 실시 형태에 따른 제조 방법을 적용하여 제작한 적층형 전자 부품의 구성을 도시하는 단면도.
[특허 문헌 1] 일본 특허 공개 2001-308262호
[특허 문헌 2] 일본 특허 공개 2004-072009호
본 출원은, 2005년 3월 28일에 출원된 일본 출원, 일본 특허 출원 2005-092595호 및 일본 특허 출원 2005-092596호에 의한 우선권의 이익에 기초한다. 따라서, 이들에 의한 우선권의 이익을 주장한다. 상기 일본 출원의 내용의 모두는, 여기에 참조 문헌으로서 삽입된다.
본 발명은, 복수의 반도체 소자를 적층한 적층형 반도체 장치의 제조 방법, 및 복수의 전자 부품을 적층한 적층형 전자 부품의 제조 방법에 관한 것이다.
최근, 반도체 장치의 소형화나 고밀도 실장화 등을 실현하기 위해, 1개의 패키지 내에 복수의 반도체 소자를 적층하여 밀봉한 스택형 멀티칩 패키지가 실용화되어 있다. 스택형 멀티칩 패키지에서, 복수의 반도체 소자는 회로 기판 상에 접착제 필름을 통하여 순차로 적층된다. 각 반도체 소자의 전극 패드는, 회로 기판의 전극부와 본딩 와이어를 통하여 전기적으로 접속된다. 이러한 적층체를 밀봉 수지로 패케이징함으로써, 스택형 멀티칩 패키지가 구성된다.
스택형 멀티칩 패키징에서, 상단측의 반도체 소자가 하단측의 반도체 소자보다 작은 경우에는, 하단측 반도체 소자의 본딩 와이어에 상단측 반도체 소자가 간섭하는 일은 없다. 그러나, 이러한 구성에서는 적용 가능한 반도체 소자가 대폭 제한되는 것으로부터, 동 형상의 반도체 소자끼리나 상단측이 하단측보다 큰 반도체 소자까지 적용 범위를 넓히는 것이 진행되고 있다. 동 형상의 반도체 소자 끼 리나 상단측에 하단측보다 큰 반도체 소자를 적층하는 경우에는, 하단측 반도체 소자의 본딩 와이어와 상단측 반도체 소자가 접촉할 우려가 있다. 이 때문에, 본딩 와이어의 접촉에 의한 절연 불량이나 쇼트 등의 발생을 방지하는 것이 중요하게 된다.
따라서, 반도체 소자 사이를 접착하는 접착제 층의 두께를, 하단측 반도체 소자의 본딩 와이어와 상단측 반도체 소자가 접촉하지 않도록 설정하는 것이 행해지고 있다 (예를 들면, 특허 문헌 1, 2 참조). 즉, 상단측 반도체 소자의 이면 측에 본딩 와이어의 접촉을 방지할 수 있는 두께를 갖는 접착제 층을 형성한다. 접착제 층은 예를 들면 반도체 웨이퍼의 이면에 접착제 필름과 다이싱 필름을 순차로 접착하여, 반도체 웨이퍼를 분할함으로써 형성된다. 접착제 층을 개재하여 반도체 소자끼리 적층하여, 가열에 의해 저점도화한 접착제 층 내로 본딩 와이어를 집어넣은 후, 접착제 층을 고화시켜 반도체 소자 사이를 접착한다.
또한, 상단측 반도체 소자의 이면측에 절연 층을 형성함으로써, 하단측 반도체 소자의 본딩 와이어와 상단측 반도체 소자의 접촉에 의한 절연 불량이나 쇼트 등을 억제하는 것도 제안되고 있다 (예를 들면, US6,657,290 참조). 예를 들면, 반도체 웨이퍼의 이면에 절연제 필름(절연층)과 접착제 필름(접착제 층)을 순차로 접착한다. 반도체 웨이퍼를 각 필름과 함께 분할하여 반도체 소자를 제작한다. 이러한 반도체 소자를 하단측의 반도체 소자 상에 접착한다. 본딩 와이어의 접촉에 의한 절연 불량이나 쇼트는, 상단측 반도체 소자의 이면에 접착제 층과 적층하여 배치된 절연층으로 방지한다.
전술한 바와 같이, 반도체 소자간의 접착제 층의 두께에 기초하여 본딩 와이어의 접촉 불량을 방지하는 경우에는, 접착제 층의 두께를 충분히 두껍게 할 필요가 있다. 더욱이, 하단측 반도체 소자에 접속된 본딩 와이어의 일부가 접착제 층 내로 들어가도록 하기 위해서, 접착제 층은 본딩 와이어에 변형이나 접속 불량을 일으키지 않을 정도의 점도를 가질 필요가 있다. 저점도로 또한 두꺼운 접착제 층(접착제 필름)을 사용하는 경우, 종래의 제조 공정이나 구성 재료 등을 적용한 것만으로는 여러 가지의 문제가 발생하는 것이 판명되었다.
종래의 다이싱 필름에 저점도로 또한 두꺼운 접착제 필름을 적층하여 복합 필름을 제작한 경우, 복합 필름의 박리 테이프로부터 박리할 때 그 박리성이 저하하고, 반도체 웨이퍼에 접착할 때에 불량이 발생하기 쉽다. 한편, 복합 필름의 박리 테이프로부터의 박리성을 단순히 높이는 것만으로는, 다이싱 필름으로부터 반도체 소자를 픽업할 때에 문제점이 발생할 우려가 있다. 즉, 반도체 소자의 픽업 불량이 발생하기 쉽다.
또한, 소자 접착 시에 있어서의 본딩 와이어의 변형이나 접속 불량을 방지하기 위해, 접착제 층의 접착시 점도를 너무 낮게 하면 접착제가 소자 단면으로부터 밀려나오거나, 층 형상을 유지할 수 없게 됨에 따라 하단측의 본딩 와이어가 상단측 반도체 소자와 접촉하기 쉬워진다. 한편, 접착제 층의 접착시 점도가 너무 높으면, 본딩 와이어에 변형이나 접속 불량이 발생하기 쉽게 될 뿐 만 아니라, 본딩 와이어의 하부에 접착제 수지의 미충전부가 발생하기 쉽다.
와이어 하부의 수지 미충전부에는, 그 후의 수지 몰드 공정에 있어서도 수지 를 충전하는 것이 곤란함에 따라, 수지 미충전부에 기인하는 기포가 잔존하게 된다. 반도체 장치 내에 기포가 발생하면, 흡습이나 땜납 리플로우 등에 대한 신뢰성 시험에서, 기포를 기점으로 한 박리나 리크가 발생하기 쉽다. 이것은 반도체 장치의 신뢰성 저하의 요인으로 된다. 이들의 문제는 복수의 반도체 소자를 적층한 반도체 장치에 한하지 않고, 각종 전자 부품을 적층하여 패키징한 적층형 전자 부품에 있어서도 마찬가지로 발생할 가능성이 있다.
본 발명의 목적은, 복수의 반도체 소자를 적층하여 적층형 반도체 장치를 제조하는데 있어서, 상단측 반도체 소자의 이면측의 접착제 필름의 접착 공정이나 상단측 반도체 소자의 접착 공정에 기인하는 불량 발생을 억제하는 것을 가능하게 한 적층형 반도체 장치의 제조 방법을 제공하는 데 있다. 본 발명의 다른 목적은, 하단측의 본딩 와이어의 일부를 접착제 층 내에 집어넣는데 있어서, 접착제의 부품 단부면으로부터 밀려나오거나 층 형상의 열화 등에 의한 불량 발생을 억제하는 것을 가능하게 한 적층형 전자 부품의 제조 방법을 제공하는 데 있다.
본 발명의 한 양태에 따른 적층형 반도체 장치의 제조 방법은, 기판 상에 제1 반도체 소자를 접착하는 공정과; 제2 반도체 소자로 되는 복수의 소자 영역을 갖는 반도체 웨이퍼의 이면에, 두께가 50μm 이상 140μm 이하이고 상온 탄성율이 30MPa 이상 120MPa 이하 범위의 다이싱 필름과 두께가 30μm 이상이고 경화 전의 상온 탄성율이 500MPa 이상 1200MPa 이하 범위의 접착제 필름을 일체화한 복합 필 름을 접착하는 공정과; 상기 복합 필름이 접착된 상기 반도체 웨이퍼를, 상기 접착제 필름과 함께 상기 소자 영역마다 분할하여 상기 제2 반도체 소자를 제작하는 공정과; 상기 제2 반도체 소자를 상기 다이싱 필름으로부터 픽업하는 공정과; 상기 픽업한 상기 제2 반도체 소자를, 그 이면에 접착된 상기 접착제 필름을 접착제 층으로 하여 상기 제1 반도체 소자 상에 접착하는 공정을 구비하는 것을 특징으로 한다.
본 발명의 다른 양태에 따른 적층형 반도체 장치의 제조 방법은, 기판 상에 제1 반도체 소자를 접착하는 공정과; 상기 기판의 전극부와 상기 제1 반도체 소자의 전극 패드를 제1 본딩 와이어를 통하여 접속하는 공정과; 상기 기판 상에 접착된 상기 제1 반도체 소자를, 가열 기구를 갖는 스테이지 상에 재치하여 가열하는 공정과; 흡착 툴로 유지한 제2 반도체 소자를, 상기 제1 반도체 소자와 상기 제2 반도체 소자 간에 열 경화성의 접착제 층을 개재시키면서, 가열된 상기 제1 반도체 소자의 상방에 배치하는 공정과; 상기 제2 반도체 소자를 서서히 하강시키고, 가열된 상기 제1 반도체 소자로부터의 복사열 및 상기 제1 본딩 와이어로부터의 전열에 의해 상기 접착제 층을 연화 또는 용융시키고, 상기 제1 본딩 와이어를 상기 접착제 층 내로 집어넣으면서, 상기 접착제 층을 상기 제1 반도체 소자와 접촉시키는 공정과; 상기 가열 기구에 의한 가열을 계속하면서 상기 제2 반도체 소자를 가압하고, 상기 접착제 층을 열 경화시켜 상기 제1 반도체 소자와 상기 제2 반도체 소자를 접착하는 공정을 구비하는 것을 특징으로 한다.
본 발명의 또 다른 양태에 따른 적층형 전자 부품의 제조 방법은, 기판 상에 제1 전자 부품을 접착하는 공정과; 상기 기판의 전극부와 상기 제1 전자 부품의 전극 패드를 제1 본딩 와이어를 통하여 접속하는 공정과; 상기 기판 상에 접착된 상기 제1 전자 부품을, 가열 기구를 갖는 스테이지 상에 재치하여 가열하는 공정과; 흡착 툴로 유지한 제2 전자 부품을, 상기 제1 전자 부품과 상기 제2 전자 부품 간에 열 경화성의 접착제 층을 개재시키면서, 가열된 상기 제1 전자 부품의 상방에 배치하는 공정과; 상기 제2 전자 부품을 서서히 하강시켜, 가열된 상기 제1 전자 부품으로부터의 복사열 및 상기 제1 본딩 와이어로부터의 전열에 의해 상기 접착제 층을 연화 또는 용융시키고, 상기 제1 본딩 와이어를 상기 접착제 층 내로 집어넣으면서, 상기 접착제 층을 상기 제1 전자 부품과 접촉시키는 공정과; 상기 가열 기구에 의한 가열을 계속하면서 상기 제2 전자 부품을 가압하고, 상기 접착제 층을 열 경화시켜 상기 제1 전자 부품과 상기 제2 전자 부품을 접착하는 공정을 구비하는 것을 특징으로 한다.
이하, 본 발명을 실시하기 위한 형태에 대하여, 도면을 참조하여 설명한다. 또한, 이하에서는 본 발명의 실시 형태를 도면에 기초하여 진술하지만, 이들의 도면은 도해만의 목적을 위하여 제공되는 것으로, 본 발명은 이들 도면에 한정되는 것은 아니다.
도 1은 본 발명의 실시 형태에 따른 적층형 반도체 장치의 제조 방법을 적용하여 제작한 스택형 멀티칩 구조의 반도체 장치의 구성을 도시하는 단면도이다.
도 1에 도시하는 적층형 반도체 장치(1)는, 소자 탑재용의 기판(2)을 갖고 있다. 소자 탑재용 기판(2)은 반도체 소자를 탑재하는 것이 가능하고, 또한 회로 를 갖는 것이면 된다. 이러한 기판(2)으로서는, 절연 기판이나 반도체 기판 등의 표면이나 내부에 회로를 형성한 회로 기판이나, 리드 프레임과 같은 소자 탑재부와 회로부를 일체화한 기판 등을 이용할 수 있다.
도 1에 도시하는 적층형 반도체 장치(1)는, 소자 탑재용 기판으로서 회로 기판(2)을 갖고 있다. 회로 기판(2)을 구성하는 기판에는, 수지 기판, 세라믹스 기판, 글래스 기판 등의 절연 기판, 혹은 반도체 기판 등, 각종 재료로 이루어지는 기판을 적용할 수 있다. 수지 기판을 적용한 회로 기판으로서는, 일반적인 다층 동장 적층판(다층프린트 배선판) 등을 들 수 있다. 회로 기판(2)의 하면 측에는, 땜납 범프 등의 외부 접속 단자(3)가 설치되어 있다.
회로 기판(2)의 소자 탑재 면으로 되는 상면측에는, 외부 접속 단자(3)와 예를 들면 내층 배선(도시 생략)을 통하여 전기적으로 접속된 전극부(4)가 설치되어 있다. 전극부(4)는 와이어 본딩부로 되는 것이다. 이러한 회로 기판(2)의 소자 탑재면(상면)에는, 제1 전자 부품으로서 제1 반도체 소자(5)가 제1 접착제 층(6)을 통하여 접착되어 있다. 제1 접착제 층(6)에는 일반적인 다이 어태치재(다이 어태치필름 등)가 이용된다. 제1 반도체 소자(5)의 상면 측에 설치된 제1 전극 패드(5a)는, 제1 본딩 와이어(7)를 통하여 회로 기판(2)의 전극부(4)와 전기적으로 접속되어 있다.
제1 반도체 소자(5) 상에는 제2 전자 부품으로서 제2 반도체 소자(8)가 제2 접착제 층(9)을 통하여 접착되어 있다. 제2 반도체 소자(8)는 제1 반도체 소자(5)와 동형 또는 그것보다 적어도 일부가 큰 형상을 갖고있다. 제2 접착제 층(9)은 제2 반도체 소자(8)의 접착시 온도로 연화 또는 용융하고, 그 내부에 제1 본딩 와이어(7)의 일부(전극 패드(5a)와의 접속측 단부)를 집어넣으면서, 제1 반도체 소자(5)와 제2 반도체 소자(8)를 접착하는 것이다. 제1 본딩 와이어(7)의 전극 패드(5a)측 단부는 제2 접착제 층(9) 내로 집어넣음으로써 제2 반도체 소자(8)와의 접촉이 방지된다.
제1 본딩 와이어(7)와 제2 반도체 소자(8)와의 접촉 방지 기능을 얻는 데 있어서, 제2 접착제 층(9)에는 두께가 30μm 이상의 절연 수지층을 적용하는 것이 바람직하다. 제2 접착제 층(9)의 두께가 30μm 미만이면, 제1 본딩 와이어(7)가 제2 반도체 소자(8)에 접촉하기 쉬워져 절연 불량이나 쇼트 등의 발생율이 높아진다. 와이어 직경에 의하지만, 제2 접착제 층(9)의 두께는 60μm 이상으로 하는 것이 보다 바람직하다. 본딩 와이어(7)의 직경이 25μm 인 경우의 구체 예로서는, 두께가 75μm나 85μm의 제2 접착제 층(9)을 들 수 있다. 제2 접착제 층(9)을 너무 두껍게 하면 적층형 반도체 장치(1)의 박형화가 저해되기 때문에, 제2 접착제 층(9)의 두께는 150μm 이하로 하는 것이 바람직하다.
접착시에 제1 본딩 와이어(7)의 일부를 양호하게 집어넣는데 있어서, 제2 접착제 층(9)은 접착시의 가열 온도에 있어서의 점도(접착시 점도)가 lkPa·s 이상 100kPa·s 미만인 것이 바람직하다. 제2 접착제 층(9)의 접착시 점도가 1kPa·s 미만이면 너무 유연하고, 접착제가 소자 단부면으로부터 밀려나올 우려가 있다. 한편, 제2 접착제 층(9)의 접착시 점도가 100kPa·s 이상이면, 제1 본딩 와이어(7)에 변형이나 접속 불량 등을 발생시킬 우려가 있다. 제2 접착제 층(9)의 접착시 점도는 1∼50kPa·s의 범위인 것이 보다 바람직하고, 더욱이 1 ∼ 20kPa·s의 범위인 것이 바람직하다.
제2 접착제 층(9)을 구성하는 절연 수지에는, 예를 들면, 에폭시 수지와 같은 열 경화성 수지가 이용된다. 열 경화성 수지의 접착시 점도는, 열 경화성 수지 조성물의 조성 등으로 조정해도 되며, 또한 접착 공정에서의 가열 온도로 조정하는 것도 가능하다. 도 2는 에폭시 수지로 이루어지는 다이 어태치재의 경화 전의 점도 특성의 일례를 보이고 있다. 도 2에 도시하는 점도 특성을 갖는 다이 어태치재는, 접착시 온도를 약 70∼160℃의 범위로 하는 것으로 접착시 점도를 100kPa·s보다 작게 할 수 있다. 또한, 접착시 온도를 약 80∼140℃의 범위로 하는 것으로 접착시 점도를 50kPa·s 이하로 하는 것이 가능하다.
제1 반도체 소자(5) 상에 접착된 제2 반도체 소자(8)는, 그 상면측에 설치된 제2 전극 패드(8a)가 제2 본딩 와이어(10)를 통하여 회로 기판(2)의 전극부(4)와 전기적으로 접속되어 있다. 회로 기판(2)상에 적층, 배치된 제1 및 제2 반도체 소자(5),(8)를, 예를 들면, 에폭시와 같은 밀봉 수지(11)를 이용하여 밀봉함으로써, 스택형 멀티칩 패키지 구조를 갖는 적층형 반도체 장치(1)가 구성된다. 또한, 도 1에서는 2개의 반도체 소자(5),(8)를 적층한 구조에 대하여 설명했지만, 반도체 소자의 적층 수는 이것에 한정되는 것은 아니고, 3개 혹은 그 이상이어도 된다.
다음으로, 본 발명의 제1 실시 형태에 따른 적층형 반도체 장치의 제조 공정에 대하여 설명한다. 여기서는, 전술한 적층형 반도체 장치(l)에 기초하여, 제1 실시 형태에 따른 제조 공정에 대하여 진술한다. 우선, 회로 기판(2) 상에 제1 접 착제 층(6)을 이용하여 제1 반도체 소자(5)를 접착한다. 계속해서, 와이어 본딩 공정을 실시하고, 제1 본딩 와이어(7)로 회로 기판(2)의 전극부(4)와 제1 반도체 소자(5)의 전극 패드(5a)를 전기적으로 접속한다. 다음으로, 제1 반도체 소자(5) 상에 제2 접착제 층(9)을 통하여 제2 반도체 소자(8)를 접착한다.
제2 반도체 소자(8)의 접착 공정을 실시하는 데 있어서, 제2 접착제 층(9)은 미리 반경화시킨 접착제 필름으로서 제2 반도체 소자(8)에 접착해 둔다. 이 때, 접착제 필름은 제2 반도체 소자(8)로 분할하기 전의 반도체 웨이퍼의 이면에, 다이싱 필름(테이프)과 함께 접착한다. 즉, 도 3 에 도시한 바와 같이, 다이싱 필름(21)과 제2 접착제 층(9)으로 되는 두께 30μm 이상의 접착제 필름(22)을 적층 일체화하여 복합 필름(23)을 제작한다. 다이싱 필름(21)과 접착제 필름(22)은, 예를 들면, 도시를 생략한 접착층을 개재하여 일체화한다. 접착층에는 예를 들면, 두께가 1 ∼ 30μm 정도의 자외선 경화형 수지층이 이용된다.
다이싱 필름(21)에는, 두께가 50μm 이상 140μm 이하이고, 상온 탄성율(25℃)이 30MPa 이상 120MPa 이하의 수지 필름, 예를 들면, 폴리올레핀 수지 필름과 같은 열가소성 수지 필름이 이용된다. 열가소성 수지로 이루어지는 다이싱 필름(21)의 탄성율은, 필름을 구성하는 수지 조성물의 조성이나 첨가제 등에 의해 조정된다. 다이싱 필름(21)은 탄성율이 다른 2층 이상의 수지층 복합체이어도 된다. 이러한 경우의 탄성율은, 각 층에 의한 복합 탄성율이 30MPa 이상 120MPa 이하이면 된다.
접착제 필름(22)에는, 두께가 30μm 이상, 특히 60∼150μm의 범위(더욱 60 ∼100μm의 범위)에서, 경화 전의 상온 탄성율(25℃)이 500MPa 이상 1200MPa 이하의 열 경화성 수지 필름이 이용된다. 열 경화성 수지 필름(22)은 반경화시킨 상태(B 스테이지의 상태)로 다이싱 필름(21)과 적층 일체화한다. 여기서, 접착제 필름(22)의 경화 전 상온 탄성율(25℃)이란, B 스테이지 상태의 열 경화성 수지 필름의 상온 탄성율을 나타내는 것이다.
다음으로, 도 3b에 도시한 바와 같이, 다이싱 필름(21)과 접착제 필름(22)을 일체화한 복합 필름(23)을, 제2 반도체 소자(8)로 되는 복수의 소자 영역을 갖는 반도체 웨이퍼(24)의 이면에 접착한다. 복합 필름(23)의 반도체 웨이퍼(24)에의 접착 공정은, 복합 필름(23)의 접착 효율의 향상이나 접착 코스트의 삭감 등을 도모하기 위해, 도 4에 도시한 바와 같이, 테이프 형상의 세퍼레이터(박리지)(25)에 부착시킨 상태에서 복합 필름(23)을 공급한다. 복합 필름(23)이 부착된 세퍼레이터(25)를 예각으로 절첩함으로써, 복합 필름(23)의 선단을 세퍼레이터(25)로부터 박리시킨다.
세퍼레이터(25)로부터 박리시킨 복합 필름(23)의 선단을, 상측으로부터 롤러(26)로 반도체 웨이퍼(24)에 압박함으로써, 복합 필름(23)을 반도체 웨이퍼(24)의 이면에 접착한다. 도 3에서는 도시를 생략했지만, 반도체 웨이퍼(24)의 다이싱 공정은 다이싱 필름(21)을 플랫 링(웨이퍼 링)(27)에 설치한 상태에서 실시한다. 이 때문에, 박리시킨 복합 필름(23)의 선단을, 스테이지(28) 상에 반도체 웨이퍼(24)와 함께 배치한 플랫 링(27)으로부터 순차로 눌러 접착한다.
복합 필름(23)과 반도체 웨이퍼(24)와의 접착 공정에서, 접착제 필름(22)의 두께가 30μm 이상이라고 하는 것처럼 두꺼운 경우, 종래의 다이싱 필름으로는 세퍼레이터(25)를 예각으로 절첩하더라도, 복합 필름(23)의 선단을 세퍼레이터(25)로부터 박리할 수 없을 우려가 있다. 즉, 접착제 필름(22)의 두께에 대하여 다이싱 필름(21)의 두께가 너무 얇거나, 또한 지나치게 유연(상온 탄성율이 지나치게 낮다)하면, 다이싱 필름(21)이 세퍼레이터(25)를 따르게 된다. 이것에 의해서, 다이싱 필름(21)의 선단을 세퍼레이터(25)로부터 박리할 수 없을 우려가 있다. 다시 말해서, 다이싱 필름(21)의 세퍼레이터(25)로부터의 박리 불량의 발생율이 상승한다.
따라서, 이 실시 형태에서는 두께가 50μm 이상으로 상온 탄성율이 30MPa 이상의 다이싱 필름(21)을 이용하고 있다. 이러한 다이싱 필름(21)에 의하면, 그 선단을 세퍼레이터(25)로부터 확실하게 박리할 수 있다. 즉, 복합 필름(23)과 반도체 웨이퍼(24)와의 접착 공정에서의 불량 발생율(복합 필름(23)의 접착 자체의 실패나 접착 위치 불량 등의 발생율)을 저감하는 것이 가능하게 된다. 복합 필름(23)의 접착 성공률을 높이는 데에 있어서, 다이싱 필름(21)의 두께는 85μm 이상인 것이 보다 바람직하고, 또한 상온 탄성율(25℃)은 40MPa 이상인 것이 보다 바람직하다.
다음으로, 복합 필름(23)을 접착한 반도체 웨이퍼(24)를, 도 3c에 도시한 바와 같이 다이싱하고, 각 소자 영역마다 분할하여 제2 반도체 소자(8)를 제작한다. 이때, 접착제 필름(22)은 반도체 웨이퍼(24)와 함께 절단되기 때문에, 제2 반도체 소자(8)의 이면에는 개편화된 접착제 필름(22)이 접착된 상태로 된다. 한편, 다이 싱 필름(21)은 그 표면측의 일부만이 절단되기 때문에, 분할(개편화)된 제2 반도체 소자(8)는 다이싱 필름(21)에 의해 유지된 상태가 유지된다.
반도체 웨이퍼(24)의 다이싱 공정에 있어서의 불량 발생율을 억제하는 데 있어서, 접착제 필름(22)은 경화 전의 상온 탄성율(25℃)이 500MPa 이상인 것이 바람직하다. 접착제 필름(22)의 상온 탄성율(25℃)이 500MPa 미만이면, 반도체 웨이퍼(24)의 다이싱시에 발생하는 버어 길이가 길어져, 다음 공정의 픽업시에 반도체 소자(8)의 다이싱 필름(21)으로부터의 박리성이 저하한다.
도 5는 두께 75μm의 접착제 필름(22)의 상온 탄성율(25℃)과 다이싱시에 있어서의 버어 길이와의 관계의 일례를 보이고 있다. 이와 같이, 접착제 필름(22)의 상온 탄성율(25℃)이 500MPa 이상이면 버어 길이가 짧아져, 반도체 소자(8)의 픽업성의 저하를 억제할 수 있다. 또한, 접착제 필름(22)의 상온 탄성율이 너무 높으면 다이싱 공정 자체에 악영향을 미칠 우려가 있기 때문에, 접착제 필름(22)의 상온 탄성율은 1200MPa 이하인 것이 바람직하다.
다음으로, 도 3d에 도시한 바와 같이, 흡착 콜릿(29)과 여러 개의 돌출핀(30)을 갖는 박리 기구(31)를 이용하여, 개편화한 제2 반도체 소자(8)를 다이싱 필름(21)으로부터 박리하여 픽업한다. 즉, 흡착 콜릿(29)으로 흡착 유지한 제2 반도체 소자(8)를 상승시키면서, 그 이면측으로부터 돌출핀(30)을 누름으로써, 반도체 소자(8)를 다이싱 필름(21)으로부터 박리한다. 또한, 박리 기구(31)는 돌출핀(30)을 들어올리는 기구에 한하지 않고, 예를 들면, 부채 형상으로 개방한 버터플라이 형상의 부재를 중앙을 향하여 폐쇄함으로써 다이싱 필름(21)의 이면을 밀어 올리는 기구 등이어도 된다.
반도체 소자(8)의 픽업 공정에서, 다이싱 필름(21)은 하방으로부터 들어 올려질 때 만곡하고, 그 단부에 박리 기점이 발생하는 정도의 유연성을 가질 필요가 있다. 다이싱 필름(21)이 지나치게 딱딱하면, 픽업시에 박리하기 어렵게 되고, 픽업 불량의 발생율이 증가한다. 따라서, 이 실시 형태에서는 두께가 l40μm 이하이고 상온 탄성율(25℃)이 120MPa 이하인 다이싱 필름(21)을 이용하고 있다. 이러한 다이싱 필름(21)은 박리 기점이 발생하기 쉽기 때문에, 픽업 불량의 발생율을 저감할 수 있다. 반도체 소자(8)의 픽업 성공율을 높이는 데 있어서, 다이싱 필름(21)의 두께는 l20μm 이하인 것이 보다 바람직하고, 또한 상온 탄성율은 85MPa 이하인 것이 보다 바람직하다.
전술한 바와 같이, 두께가 50μm 이상 140μm 이하이고, 상온 탄성율(25℃)이 30MPa 이상 120MPa 이하인 다이싱 필름(21)을 이용하는 것에 의해, 상반하는 복합 필름(23)의 접착 성공율과 반도체 소자(8)의 픽업 성공율을 함께 높일 수 있다. 즉, 두께가 30μm 이상의 접착제 필름(22)을 미리 다이싱 필름(21)과 함께 반도체 웨이퍼(24)에 접착하는 경우에, 복합 필름(23)의 접착 공정으로부터 반도체 소자(8)의 픽업 공정까지의 제조 수율(접착 공정, 다이싱 공정 및 픽업 공정에 있어서의 소자 수율)을 향상시키는 것이 가능하게 된다.
표 1 및 도 6에 다이싱 필름(21)의 두께와 상온 탄성율(두께× 상온 탄성율(μm·MPa))에 기초한 복합 필름(23)의 접착 성공율 및 반도체 소자(8)의 픽업 성공율의 일례를 나타낸다.
시료 No 두께 (㎛) 탄성율 (MPa) 두께×탄성율 (㎛×MPa) 필름 접착 성공률 (%) 픽업 성공률(%)
1 30 30 900 24 100
2 40 30 1200 38 100
3 50 30 1500 65 100
4 50 50 2500 87 100
5 70 57 3990 100 100
6 70 65 4550 100 100
7 110 45 4950 100 100
8 110 57 6270 100 100
9 70 94 6580 100 100
10 130 57 7410 100 100
11 100 102 10200 100 97
12 140 120 16800 100 64
13 150 120 18000 100 48
14 160 120 19200 100 20
여기서는, 직경 8인치× 두께 60μm의 Si 웨이퍼와 두께 85μm의 접착제 필름을 이용했다. Si 칩의 형상은 10.71 × 7.08 × 0.06mm로 했다. 표 1 및 도 6으로부터 밝힌 바와 같이, 다이싱 필름(21)의 두께가 50μm 이상 140μm 이하이고, 상온 탄성율이 30MPa 이상 120MPa 이하, 특히 두께가 85μm 이상 l20μm 이하이고 상온 탄성율이 40MPa 이상 85MPa 이하인 경우에, 복합 필름(23)의 접착 성공율과 반도체 소자(8)의 픽업 성공율을 함께 높일 수 있다.
다음으로, 제2 반도체 소자(8)의 이면에 접착된 접착제 필름(22)을 제2 접착제 층(9)으로서 이용하여, 제2 반도체 소자(8)를 제1 반도체 소자(5) 상에 접착한다. 제2 반도체 소자(8)의 접착 공정은, 예를 들면, 이하와 같이 하여 실시한다. 즉, 제1 반도체 소자(5)를 접착한 회로 기판(2)을 가열 스테이지 상에 재치한다. 한편, 이면측에 접착제 층(9)(접착제 필름(22))을 형성한 제2 반도체 소자(8)를 흡착 툴로 유지한다. 흡착 툴에 유지된 제2 반도체 소자(8)를, 제1 반도체 소자(5)에 대하여 위치 정렬한 후 하강시켜, 제2 접착제 층(9)을 제1 반도체 소자(5)에 대하여 누른다. 이 때, 가열 스테이지 및 흡착 툴 중 적어도 한 쪽을 이용하여 제2 접착제 층(9)을 가열한다.
제2 접착제 층(9)은 그 내부에 제1 본딩 와이어(7)의 일부(제2 반도체 소자(8)와의 접속측 단부)를 집어넣는 것이 가능한 두께를 갖고, 또한 그 접착시 점도(lkPa·s 이상 100kPa·s 미만)에 기초하여 제1 및 제2 반도체 소자(5),(8) 사이의 간격을 유지하는 기능을 갖고 있다. 이들에 의해서, 제1 본딩 와이어(7)와 제2 반도체 소자(8)와의 접촉을 억제할 수 있다. 이러한 상태에서 제2 접착제 층(9)을 더욱 가열하여 열 경화시키는 것에 의해, 제1 본딩 와이어(7)와 제2 반도체 소자(8)와의 접촉에 의한 절연 불량이나 쇼트의 발생을 억제하면서, 제1 반도체 소자(5) 상에 그리고 동형 혹은 대형의 제2 반도체 소자(8)를 적층하는 것이 가능하게 된다.
이 후, 제2 반도체 소자(8)에 대하여 와이어 본딩 공정을 실시하여, 제2 본딩 와이어(10)로 회로 기판(2)의 전극부(4)와 제2 반도체 소자(8)의 전극 패드(8a)를 전기적으로 접속한다. 이 때, 반도체 소자(8)의 두께가 80μm 이하가 되면 본딩 하중에 굴곡량이 커져, 반도체 소자(8)에 크랙이나 균열이 발생하기 쉬워진다. 반도체 소자(8)의 굴곡량은 제2 접착제 층(9)의 경화 후의 탄성율에 영향을 끼치며, 본딩시의 온도(예를 들면, 175℃)에 있어서의 경화 후 탄성율이 낮으면 굴곡량이 커지는 경향이 있다.
도 7은 Si 칩의 두께가 70μm, 경화 후의 접착제 층(9)의 두께가 85μm인 경우에 있어서, 500mN의 하중으로 본딩했을 때의 접착제 층(9)의 경화 후 탄성율(175℃)과 Si 칩의 굴곡량과의 관계를 나타내고 있다. 도 8은 제2 반도체 소자(8)의 두께와 접착제 층(9)의 두께에 기초한 접착제 층(9)의 경화 후 탄성율(175℃)과 제2 반도체 소자(8)의 와이어 본딩시의 굴곡량과의 관계를 나타내고 있다.
도 8에서, 샘플 1은 반도체 소자의 두께(칩 두께)가 50μm이고 경화 후의 접착제 층(9)의 두께(접합층 두께)가 60μm 이다. 샘플 2는 칩 두께가 70μm이고 접합층 두께가 60μm, 샘플 3은 칩 두께가 90μm이고 접합층 두께가 60μm, 샘플 4는 칩 두께가 50μm이고 접합층 두께가 85μm, 샘플 5는 칩 두께가 70μm이고 접합층 두께가 65μm, 샘플 6은 칩 두께가 90μm 이고 접합층 두께가 85μm 이다.
도 7 및 도 8에서 밝힌 바와 같이, 경화 후의 접착제 층(9)의 175℃에서의 탄성율을 40MPa 이상으로 하는 것에 따라, 와이어 본딩 공정에 있어서의 제2 반도체 소자(8)의 굴곡을 15μm 이하로 할 수 있다. 이것에 의해서, 제2 반도체 소자(8)의 굴곡에 기인하는 크랙이나 균열의 발생을 억제하는 것이 가능하게 된다.
이 실시 형태의 제조 방법에 따르면, 복합 필름(23)의 접착 성공율과 반도체 소자(8)의 픽 업 성공율을 함께 높일 수 있다. 또한, 접착제 필름(22)의 경화 전의 상온 탄성율에 기초하여 반도체 웨이퍼(24)의 다이싱 공정에 있어서의 불량 발생율을 저감할 수 있다. 따라서, 제1 본딩 와이어(7)의 일부를 제2 접착제 층(9)의 내부로 집어넣도록 한 적층형 반도체 장치(1)의 제조 수율을 향상시키는 것이 가능하게 된다. 즉, 신뢰성을 향상시킨 적층형 반도체 장치(1)를 고수율로 제조할 수 있다.
전술한 실시 형태의 적층형 반도체 장치(1)는, 접착시 점도가 1kPa·s 이상 100kPa·s 미만의 제2 접착제 층(9)으로 제1 본딩 와이어(7)와 제2 반도체 소자(8)와의 접촉을 억제하고 있다. 이에 덧붙여서, 예를 들면, 도 9에 도시한 바와 같이 제2 반도체 소자(8)의 하면에 절연층(12)을 형성하도록 하여도 된다. 제2 반도체 소자(8)의 하면측에 절연층(12)을 형성함으로써, 제1 본딩 와이어(7)와 제2 반도체 소자(8)와의 접촉에 수반하는 절연 불량이나 쇼트의 발생을 보다 확실하게 방지할 수 있다.
절연층(12)에는, 예를 들면, 접착시 점도가 100kPa·s 이상의 절연 수지층이 이용된다. 절연층(12)의 접착시 점도가 100kPa·s 미만이면, 제1 본딩 와이어(7)와 제2 반도체 소자(8)와의 접촉을 억제하는 기능을 재현성 좋게 얻을 수 없다. 절연층(12)의 접착시 점도는 130kPa·s 이상, 더욱이 200kPa·s 이상인 것이 보다 바람직하다. 단, 점도가 너무 높으면 접합층으로서의 기능이 손상되기 때문에, 절연층(12)의 접착시 점도는 1000kPa·s 미만인 것이 바람직하다. 또한, 절연층(12)의 두께는 5μm 이상 5μm 이하의 범위로 하는 것이 바람직하다.
반도체 소자(5),(8)간의 접합층이 절연층(12)과 접착제 층(9)과의 2층 구조를 갖는 적층형 반도체 장치(l)를 제작함에 있어서는, 미리 접착시 온도에 대하여 층 형상을 유지할 수 있는 절연 수지 필름(예를 들면, 접착시 점도가 100kPa·s 이상의 제2 수지 필름)을 접착제 필름(예를 들면, 접착시 점도가 1kPa·s 이상 100kPa·s 미만의 제1 수지 필름)과 적층하고, 또한 이 2층 구조 필름을 다이싱 필름과 적층 일체화한 복합 필름을 이용한다. 이것에 의해서, 전술한 실시 형태의 제조 공정을 적용할 수 있다. 또한, 제2 반도체 소자(8)의 제조 수율, 나아가서는 적층형 반도체 장치(l)의 제조 수율의 향상 효과에 대해서도, 전술한 실시 형태와 마찬가지로 얻을 수 있다.
절연층(12)의 구체적인 구성 재료로서는, 폴리이미드 수지, 실리콘 수지, 에폭시, 아크릴수지 등의 열 경화성 수지를 들 수 있고, 접착제 층(9)보다 접착시 점도가 높은 수지가 이용된다. 절연층(12)을 형성하는 데 있어서, 예를 들면, 접착제와 동일한 절연 수지 조성물을 이용하고, 절연 수지 조성물의 건조 온도나 건조 시간을 변화시킴으로써, 접착시 점도가 다른 접착제 필름과 절연 수지 필름을 2층화한 필름을 얻도록 하여도 된다.
제2 반도체 소자(8)의 이면에 절연층(l2)을 형성하는 경우, 제1 본딩 와이어(7)를 적극적으로 절연층(12)과 접촉시키는 것에 의해, 제1 본딩 와이어(7)를 회로 기판(2)측에 변형시키도록 하여도 된다. 즉, 절연층(12)은 단순히 제1 본딩 와이어(7)와 제2 반도체 소자(8)와의 접촉에 수반하는 쇼트 등을 억제할 뿐만 아니라, 제1 본딩 와이어(7)를 적극적으로 회로 기판(2)측에 변형시키는 층으로서 이용할 수 있다. 절연층(12)을 이용하여 제1 본딩 와이어(7)를 회로 기판(2)측에 변형시키는 것에 의해, 적층형 반도체 장치(1)의 박형화가 더욱 실현 가능하게 된다.
즉, 제2 접착제 층(9)을 제1 반도체 소자(5)에 압박하는 과정에서, 제1 본딩 와이어(7)중 적어도 일부를 절연층(12)에 맞닿게 하여 회로 기판(2)측으로 변형시킨다. 이것에 의해서, 제1 본딩 와이어(7)의 높이를 모두 와이어 높이의 표준치 이하로 구비할 수가 있다. 다시 말해서, 제1 본딩 와이어(7)의 높이는 모두 제2 접착제 층(9)의 두께 이하로 되기 때문에, 제2 접착제 층(9)의 두께에 기초하여 반도체 장치(1) 전체를 더욱 박형화하는 것이 가능하게 된다. 제1 본딩 와이어(7)와 제2 반도체 소자(8)와의 절연은 절연층(12)에 의해 유지되기 때문에, 절연 불량이나 쇼트 등이 발생하는 일도 없다. 이들에 의해서, 보다 한층의 박형화와 신뢰성의 향상을 양립시킨 스택형 멀티칩 패키지 구조의 반도체 장치(1)를 실현하는 것이 가능하게 된다.
제1 반도체 소자(5)와 제2 반도체 소자(8)간의 거리는, 예를 들면, 도 10에 도시한 바와 같이, 제1 반도체 소자(5)의 접속에 사용되고 있지 않은 전극 패드, 즉 논커넥션 패드 상에, 금속 재료나 수지 재료 등으로 이루어지는 스태드 펌프(13)를 형성하여 유지하도록 하여도 된다. 스태드 펌프(13)는 제1 본딩 와이어(7)와 제2 반도체 소자(8)와의 접촉에 수반하는 절연 불량이나 쇼트 등의 억제에 대하여 유효하게 기능한다. 또한, 스태드 펌프(13)로 논커넥션 패드나 퓨즈부를 매립함으로써, 이들에 기인하는 기포의 발생을 억제할 수 있다. 스태드 펌프(13)의 설치 개소는 1 개소라도 되나, 제1 반도체 소자(5)의 무게 중심을 통과하는 3 개소 이상으로 설치하는 것이 바람직하다.
다음으로, 본 발명의 제2 실시 형태에 따른 적층형 반도체 장치의 제조 공정에 대하여, 도 1la 내지 도 11c 및 도 12a 내지 도 12d를 참조하여 설명한다. 여기서는, 도 1에 도시한 적층형 반도체 장치(1)에 기초하여, 제2 실시 형태에 따른 제조 공정에 대하여 진술한다. 도 1la 내지 도 11c는 적층형 반도체 장치(1)의 제조 공정을 도시하는 단면도이다. 도 12a 내지 도 12d는 도 11a 내지 도 11c의 일부를 확대하여 도시하는 단면도이고, 제1 반도체 소자(5)와 제2 반도체 소자(8)와의 접착 공정을 소자 측면 방향(제1 본딩 와이어(7)가 단면으로 되는 방향)에서 본 단면도이다.
적층형 반도체 장치(1)의 구체적인 구성은 전술한 바와 같다. 제2 접착제 층(9)에는, 전술한 바와 같이 두께가 30μm 이상의 절연 수지층을 적용하는 것이 바람직하다. 제2 접착제 층(9)의 두께는 60μm 이상 150μm 이하로 하는 것이 보다 바람직하다. 제2 접착제 층(9)은 접착시 점도가 lkPa·s 이상 100kPa·s 미만의 열 경화성 수지층으로 구성하는 것이 바람직하다. 제2 접착제 층(9)의 접착시 점도는 1∼50kPa·s의 범위인 것이 보다 바람직하며, 더욱 1∼20 kPa·s의 범위인 것이 바람직하다. 다른 구성도 전술한 바와 같다.
우선, 도 1la에 도시한 바와 같이, 회로 기판(2) 상에 제1 접착제 층(6)을 이용하여 제1 반도체 소자(5)를 접착한다. 회로 기판(2) 대신에 리드 프레임 등을 이용해도 된다. 계속해서, 와이어 본딩 공정을 실시하고, 제1 본딩 와이어(7)에 의해 회로 기판(2)의 전극부(4)와 제1 반도체 소자(5)의 전극 패드(5a)를 전기적으로 접속한다. 다음으로, 제1 반도체 소자(5) 상에 제2 접착제 층(9)을 통하여 제2 반도체 소자(8)를 접착한다.
제1 반도체 소자(5) 상으로 제2 반도체 소자(8)의 접착공정을 실시하는 데 있어서, 제1 반도체 소자(5)를 접착한 회로 기판(2)을, 도 1lb 에 도시한 바와 같이 가열 기구(도시 생략)를 갖는 스테이지(가열 스테이지)(41) 상에 재치한다. 제1 반도체 소자(5)는 가열 스테이지(41)에 의해 직접적으로 가열된다. 제1 반도체 소자(5)의 가열 온도는, 예를 들면 제2 접착제 층(9)의 연화 온도 또는 용융 온도에 의해 적절히 설정된다.
한편, 제2 반도체 소자(8)의 이면에 제2 접착제 층(9)을 형성한다. 제2 접착제 층(9)은 제2 반도체 소자(8)의 이면에 반 경화시킨 접착제 필름을 접착하거나, 혹은 접착제 수지 조성물을 제2 반도체 소자(8)의 이면에 도포함으로써 형성된다. 도 1lb에 도시한 바와 같이, 제2 접착제 층(9)을 갖는 제2 반도체 소자(8)를, 상온의 흡착 툴(42)로 흡착 유지하여 제1 반도체 소자(5)의 상방에 배치한다. 흡착 툴(42)은 상온 상태에서 제2 반도체 소자(8)를 흡착 유지하는 것이다. 또한, 흡착 툴(42)은 제2 반도체 소자(8)를 보조적으로 가열하는 기구를 구비해도 된다.
제2 접착제 층(9)의 형성 공정은, 전술한 제1 실시 형태와 마찬가지로 하여 실시할 수 있다. 즉, 미리 반도체 웨이퍼의 이면에 다이싱 필름과 접착제 필름을 일체화한 복합 필름을 접착한 후, 반도체 웨이퍼를 소자 영역마다 분할하여 제2 반도체 소자(8)를 제작한다. 계속해서, 제2 반도체 소자(8)를 흡착 툴(42)로 유지하여 픽업한다. 이와 같이 하여 제2 접착제 층(9)을 갖는 제2 반도체 소자(8)를 제작한다. 흡착 툴(42)로 유지한 제2 접착제 층(9)은 제1 반도체 소자(5)의 상방에 배치된다.
제2 접착제 층(9)은 개편의 상태로 제1 반도체 소자(5) 상에 배치하여도 된다. 즉, 가열 스테이지(41) 상에 재치된 제1 반도체 소자(5) 상에, 개편화된 접착제 필름을 제2 접착제 층(9)으로서 배치한다. 개편화된 접착제 필름(9)은, 제2 반도체 소자(8)와는 별도로 흡착 툴로 유지하여 제1 반도체 소자(5) 상에 배치한다. 이와 같이, 제2 접착제 층(9)을 제2 반도체 소자(8)와는 별도로 배치해도, 제2 반도체 소자(8)의 이면에 제2 접착제 층(9)을 형성한 경우와 마찬가지의 접착 공정을 적용할 수 있다.
다음으로, 도 1lb 및 도 12a에 도시한 바와 같이, 제1 반도체 소자(5)의 상방에 배치된 제2 반도체 소자(8)를 서서히 하강시킨다. 이때, 제2 반도체 소자(8)는 흡착 툴(42)로부터 직접 가열되지 않지만, 제1 반도체 소자(5)가 소정의 접착 온도까지 가열되어 있기 때문에, 제2 접착제 층(9)은 제1 반도체 소자(5)로부터의 복사열로 가열됨으로써 연화한다. 또한, 제2 반도체 소자(8)는 흡착 툴(42)로 보조적으로 가열하여도 된다. 또한, 제2 반도체 소자(8)의 하강이 진행하면, 제2 접착제 층(9)은 우선 제1 본딩 와이어(7)와 접촉한다(도 12b).
제2 접착제 층(9)은 제1 본딩 와이어(7)와 접촉함으로써, 제1 본딩 와이어(7) 와의 사이에서 전열이 발생하기 때문에, 제2 접착제 층(9)의 제1 본딩 와이어(7)와의 접촉부의 주위가 더욱 연화한다. 따라서, 가열 스테이지(41)만에 의한 가열에 의해서도, 제2 반도체 소자(8)를 하강시켰을 때, 제2 접착제 층(9)으로 제1 본딩 와이어(7)를 변형시키거나, 또한 접속 불량을 발생시키는 일이 없다. 또한, 제2 접착제 층(9)의 층 형상을 양호하게 유지할 수 있다. 제2 반도체 소자(8)의 하강이 더욱 진행하면, 도 12c에 도시한 바와 같이, 제2 접착제 층(9)이 제1 반도체 소자(5)와 접촉하여, 제1 반도체 소자(5)로부터의 열로 제2 접착제 층(9) 전체가 연화 혹은 용융한다.
제2 반도체 소자(8)의 하강 시에 있어서, 제1 본딩 와이어(7)는 그 자체의 온도로 제2 접착제 층(9)과의 접촉부를 가열함으로써, 제2 접착제 층(9)의 내부로 넣어진다. 제2 반도체 소자(8)의 하강 단계에서는, 제1 본딩 와이어(7)의 하부에 약간의 공간이 발생하지만, 제2 접착제 층(9)이 제1 반도체 소자(5)와 접촉하여 가열됨으로써 제1 본딩 와이어(7)의 하부 공간에는 연화 혹은 용융한 접착제 수지(제2 접착제 층(9)을 구성하는 열 경화성 수지)가 유입한다. 이것에 의해서, 와이어 하부의 수지 미충전부의 발생을 억제할 수 있다.
제2 접착제 층(9)을 제1 반도체 소자(5)로부터의 복사열이나 제1 본딩 와이어(7)로부터의 전열에 의해 연화시키는 경우, 제2 반도체 소자(8)의 하강 속도의 조정이 중요하게 된다. 즉, 제2 반도체 소자(8)의 하강 속도가 지나치게 빠르면, 제1 반도체 소자(5)로부터의 복사열 등으로 제2 접착제 층(9)을 충분히 연화시킬 수 없을 우려가 있다. 이 때문에, 제2 반도체 소자(8)의 하강 속도는 0.1mm/s 이상 20mm/s 이하의 범위로 하는 것이 바람직하다. 제2 반도체 소자(8)의 하강 속도가 20mm/s를 초과하면, 제1 반도체 소자(5)로부터의 복사열 등으로 제2 접착제 층(9)을 충분히 가열할 수 없다. 한편, 제2 반도체 소자(8)의 하강 속도를 0.1mm/s보다 느리게 해도 그 이상의 효과가 얻어지지 않을 뿐만 아니라, 적층형 반도체 장치(1)의 제조 효율의 저하를 초래하게 된다.
또한, 전술한 바와 같은 제2 반도체 소자(8)의 하강 속도를 적용하더라도, 제2 반도체 소자(8)의 하강 개시 위치가 제1 반도체 소자(5)에 너무 가까우면, 제1 반도체 소자(5)로부터의 복사열 등으로 제2 접착제 층(9)을 충분히 가열할 수 없다. 따라서, 제2 반도체 소자(8)의 하강 개시 위치는, 제1 반도체 소자(5)로부터 적어도 0.5mm 상방의 위치로 하는 것이 바람직하다. 이와 같이, 제2 반도체 소자(8)는 제1 반도체 소자(5) 중 적어도 0.5mm 상방의 위치로부터 0.1mm/s 이상 20mm/s 이하의 범위의 속도로 하강시키는 것이 바람직하다. 제2 반도체 소자(8)의 하강 속도는 l ∼ 5mm/s의 범위로 하는 것이 보다 바람직하다.
도 13 및 도 14는 제2 반도체 소자(8)의 하강 속도와 표면 온도와의 관계의 일례를 보이고 있다. 여기서는, 제1 반도체 소자(Si 칩)(5)의 상방 0.96mm의 위치(하강 개시 위치)로부터 상방 0.46mm의 위치(하강 정지 위치)까지, 제2 반도체 소자(Si 칩)(8)를 여러 가지의 속도로 하강시키고, 그때의 제1 및 제2 반도체 소자(5), (8)의 표면 온도를 측정했다. 가열은 가열 스테이지(41)만으로 하여, 제1 반도체 소자(5)의 온도가 140℃로 되도록 조정했다.
도 13 및 도 14에서 밝힌 바와 같이, 제2 반도체 소자(8)의 온도는 하강 속도에 의해 변화한다. 제2 반도체 소자(8)의 하강 속도를 조정함으로써, 제1 반도체 소자(5)로부터의 복사열만으로도 제2 접착제 층(9)을 충분히 가열할 수 있다. 제2 반도체 소자(8)의 하강 속도를 20mm/s 이하로 한 경우, 제2 반도체 소자(8)의 온도는 50℃ 이상을 유지할 수 있다. 제2 접착제 층(9)은 일반적으로 50℃ 이하의 온도에서 제2 반도체 소자(8)에 접착되기 때문에, 제2 반도체 소자(8)의 온도를 50℃ 이상으로 유지함으로써 제2 접착제 층(9)을 연화시킬 수 있다.
계속해서, 도 12d에 도시한 바와 같이, 가열 스테이지(41)에 의한 제1 반도체 소자(5) 및 제2 접착제 층(9)의 가열을 계속하면서, 제2 반도체 소자(8)에 적절한 압력을 가한다. 제2 반도체 소자(8)에의 가압으로 제2 접착제 층(9)의 유동성이 높아지기 때문에, 제1 본딩 와이어(7)의 하부 공간에 접착제 수지를 확실하고 또한 양호하게 충전할 수 있다. 따라서, 와이어 하부 공간에 수지 미충전부가 발생하는 일은 없다. 제2 접착제 층(9)은 그 내부에 제1 본딩 와이어(7)의 일부를 집어넣는 것이 가능한 두께를 가지며, 또한 그 접착시 점도와 가열 형태에 기초하여 소자 간격이 유지되기 때문에, 제1 본딩 와이어(7)와 제2 반도체 소자(8)와의 접촉을 방지할 수 있다.
이러한 상태에서 제2 접착제 층(9)을 더욱 가열하여 열 경화시키는 것에 의해, 제1 반도체 소자(5) 상에 그리고 동형 혹은 대형의 제2 반도체 소자(8)를 양호하게 적층할 수 있다 (도 11c). 즉, 제1 본딩 와이어(7)의 변형, 접속 불량이나 와이어 하부의 수지 미충전부의 발생의 억제와, 제1 본딩 와이어(7)와 제2 반도체 소자(8)와의 접촉에 의한 절연 불량이나 쇼트의 억제를 양립시킬 수 있다. 이것에 의해서, 제1 반도체 소자(5)와 제2 반도체 소자(8)와의 접착 공정에 기인하는 적층형 반도체 장치(1)의 제조 수율이나 신뢰성의 저하를 대폭 억제하는 것이 가능하게 된다.
이 후, 제1 반도체 소자(5) 상에 접착된 제2 반도체 소자(8)에 와이어 본딩 공정을 실시하고, 제2 본딩 와이어(10)로 회로 기판(2)의 전극부(4)와 제2 반도체 소자(8)의 전극 패드(8a)를 전기적으로 접속한다. 또한 필요에 따라, 제1 및 제2 반도체 소자(5),(8)를 밀봉 수지(11)로 밀봉함으로써, 도 1에 도시한 바와 같은 적층형 반도체 장치(1)가 얻어진다. 또한, 3개 혹은 그 이상의 반도체 소자를 적층하는 경우에는, 전술한 제2 반도체 소자(8)의 접착 공정과 마찬가지 공정을 반복하여 실시한다.
제2 실시 형태의 제조 방법에서는, 제1 본딩 와이어(7)의 변형이나 접속불량, 또한 와이어 하부의 수지 미충전부의 발생을 억제한 다음에, 제1 본딩 와이어(7)를 층 형상이 유지된 제2 접착제 층(9)의 내부로 양호하게 집어넣을 수 있다. 이것에 의해서, 제1 본딩 와이어(7)와 제2 반도체 소자(8)와의 접촉에 의한 절연 불량이나 쇼트의 발생을 보다 확실하게 억제할 수 있다. 즉, 신뢰성을 향상시킨 적층형 반도체 장치(1)를 고수율로 제조하는 것이 가능하게 된다. 또한, 가열 스테이지(41)만으로 가열을 적용함으로써, 제2 반도체 소자(8)의 변형 등을 방지할 수 있다.
제2 실시 형태에 따른 적층형 반도체 장치(1)는, 접착시 점도가 lkPa·s 이상 100kPa·s 미만의 제2 접착제 층(9)으로 제1 본딩 와이어(7)와 제2 반도체 소자(8)와의 접촉을 억제하고 있다. 이에 덧붙여서, 예를 들면, 도 9에 도시한 바와 같이, 제2 반도체 소자(8)의 하면에 절연층(l2)을 형성하도록 하여도 된다. 제2 반도체 소자(8)의 하면측에 절연층(12)을 형성함으로써, 제1 본딩 와이어(7)와 제2 반도체 소자(8)와의 접촉에 수반하는 절연 불량이나 쇼트의 발생을 보다 확실하게 방지할 수 있다. 절연층(12)의 구체적인 구성은 전술한 바와 같으며, 접착시 점도가 100kPa·s 이상의 절연 수지층이 이용된다. 절연층(12)의 두께는 5μm 이상 15μm 이하로 하는 것이 바람직하다.
또한, 제2 반도체 소자(8)의 하면에 절연층(12)을 설치하는 경우에는, 제1 본딩 와이어(7)를 적극적으로 절연층(12)과 접촉시키는 것에 의해, 제1 본딩 와이어(7)를 회로 기판(2)측으로 변형시키도록 하여도 된다. 이것에 의해서, 더욱 박형화와 신뢰성의 향상을 양립시킨 스택형 멀티칩 패키지 구조의 반도체 장치(1)를 실현하는 것이 가능하게 된다. 제1 반도체 소자(5)와 제2 반도체 소자(8) 간의 거리는, 도 10에 도시한 바와 같이, 제1 반도체 소자(5)의 접속에 사용되고 있지 않은 전극 패드, 즉 논커넥션 패드 상에, 금속 재료나 수지 재료 등으로 이루어지는 스태드 펌프(13)를 형성하고 유지하도록 해도 된다.
다음으로, 본 발명의 제3 실시 형태에 대하여, 도 15를 참조하여 설명한다. 도 15는 본 발명의 제3 실시 형태에 따른 제조 방법을 적용하여 제작한 적층형 반도체 장치(적층형 전자 부품)의 구성을 도시하는 단면도이다. 또한, 전술한 제2 실시 형태와 동일 부분에는 동일 부호를 붙이고, 그 설명을 일부 생략한다. 도 15에 도시하는 적층형 반도체 장치(50)는, 제1 전자 부품으로서의 반도체 소자(51)와 제2 전자 부품으로서의 패키지 부품(52)을 적층한 것이며, 이들에 의해 스택형 패키지 구조가 구성되어 있다.
이와 같이, 적층형 전자 부품을 구성하는 전자 부품은, 반도체 소자 단체(베어 칩)에 한하지 않고, 미리 반도체 소자를 패키징한 부품이어도 된다. 또한, 반도체 소자(51)나 패키지 부품(52) 등의 반도체 부품에 한하지 않고, 일반적인 회로부품과 같은 전자 부품이어도 된다. 적층형 전자 부품의 제조에 적용하는 전자 부품으로서는, 반도체 소자(51)나 패키지 부품(52)과 같은 반도체 부품, 또한 일반적인 회로 부품을 들 수 있다.
도 15에 도시하는 적층형 반도체 장치(50)는, 전술한 실시 형태와 마찬가지로, 회로 기판(2) 상에 제1 전자 부품으로서의 반도체 소자(51)가 제1 접착제 층(6)을 통하여 접착되어 있다. 반도체 소자(51)의 전극 패드는, 제1 본딩 와이어(7)를 통하여 회로 기판(2)의 전극부(4)와 전기적으로 접속되어 있다. 반도체 소자(51)상에는 제2 전자 부품으로서 패키지 부품(52)이 제2 접착제 층(9)을 통하여 접착되어 있다. 패키지 부품(52)의 접착 공정은 제2 실시 형태와 마찬가지로, 반도체 소자(51)를 재치한 스테이지만으로 가열하면서 실시한다. 접착제 층(9)의 구성이나 접착공정의 상세 내용은 제2 실시 형태와 마찬가지로 한다.
패키지 부품(52)은, 회로 기판(53) 상에 제1 반도체 소자(54)와 제2 반도체 소자(55)를 순차로 적층한 구조를 갖고, 또한 미리 밀봉 수지(56)로 패키징한 것이다. 제1 반도체 소자(54)는 회로 기판(53) 상에 접착제 층(57)을 통하여 접착되어 있다. 마찬가지로, 제2 반도체 소자(55)는 제1 반도체 소자(54) 상에 접착제 층(58)을 통하여 접착되어 있다. 또한, 부호 59는 수동 부품이다. 이러한 패키지 부품(52)은, 회로 기판(53)이 상방으로 되도록 반도체 소자(51) 상에 적층되어 있다. 또한, 회로 기판(53)의 이면측에 설치된 전극 패드(60)는, 제2 본딩 와이어(10)를 통하여 회로 기판(2)의 전극부(4)와 전기적으로 접속되어 있다.
또한, 반도체 소자(51)와 패키지 부품(52)과의 적층 구조는, 도 15에 도시한 구조로 한정되는 것은 아니고, 여러 가지의 적층 구조를 적용할 수 있다. 예를 들면, 회로 기판 상에 2개 혹은 그 이상의 반도체 소자를 배치하고, 이들 복수의 반도체 소자 상에 패키지 부품을 적층 하도록 하여도 된다. 이러한 적층 구조는 반도체 소자의 사이즈가 패키지 부품과 크게 상이한 경우에 유효하다. 또한, 패키지 부품은 회로 기판을 아래쪽으로 하여 적층 하는 것도 가능하다. 이 경우, 제2 본딩 와이어는 회로 기판의 상면측에 형성된 전극 패드에 접속된다.
그리고, 회로 기판(2) 상에 적층, 배치된 반도체 소자(51) 및 패키지 부품(52)을, 예를 들면, 에폭시와 같은 밀봉 수지(11)를 이용하여 밀봉함으로써, 스택형 패키지 구조를 갖는 적층형 반도체 장치(50)가 구성되어 있다. 이러한 적층형 반도체 장치(50)에 있어서도, 반도체 소자(51)를 재치한 스테이지만으로 가열한 접착 공정을 적용함으로써, 접착 공정에 기인하는 불량 발생을 억제할 수 있다. 즉, 신뢰성 등이 우수한 적층형 반도체 장치(50)를 수율 좋게 제작하는 것이 가능하게 된다. 반도체 부품과 다른 전자 부품을 적층한 패키지, 혹은 반도체 부품 이외의 전자 부품을 적층한 패키지에 있어서도 마찬가지다.
또한, 본 발명의 제조 방법은 상기한 각 실시 형태로 한정되는 것이 아니라, 복수의 반도체 소자를 적층하여 탑재한 각종의 적층형 반도체 장치, 더욱이 복수의 전자 부품을 적층하여 탑재한 각종의 적층형 전자 부품에 적용할 수 있다. 그와 같은 적층형 반도체 장치 및 적층형 전자 부품의 제조 방법에 대해서도, 본 발명에 포함되는 것이다. 본 발명의 실시 형태는 본 발명의 기술적 사상의 범위 내에서 확장 혹은 변경할 수가 있으며, 이 확장, 변경한 실시 형태도 본 발명의 기술적 범위에 포함된다.
본 발명에 따르면, 복수의 반도체 소자를 적층하여 적층형 반도체 장치를 제조하는데 있어서, 상단측 반도체 소자의 이면측의 접착제 필름의 접착 공정이나 상단측 반도체 소자의 접착 공정에 기인하는 불량 발생을 억제하는 것을 가능하게 한 적층형 반도체 장치의 제조 방법이 제공된다.
또한, 본 발명에 따르면, 하단측의 본딩 와이어의 일부를 접착제 층 내에 집어넣는데 있어서, 접착제의 부품 단부면으로부터 밀려나오거나 층 형상의 열화 등에 의한 불량 발생을 억제하는 것을 가능하게 한 적층형 전자 부품의 제조 방법이 제공된다.

Claims (20)

  1. 기판 상에 제1 반도체 소자를 접착하는 공정과,
    제2 반도체 소자로 되는 복수의 소자 영역을 갖는 반도체 웨이퍼의 이면에, 두께가 50μm 이상 140μm 이하이고 상온 탄성율이 30MPa 이상 120MPa 이하 범위인 다이싱 필름과, 두께가 30μm 이상이고 경화 전의 상온 탄성율이 500MPa 이상 1200MPa 이하 범위인 접착제 필름을 일체화한 복합 필름을 접착하는 공정과,
    상기 복합 필름이 접착된 상기 반도체 웨이퍼를, 상기 접착제 필름과 함께 상기 소자 영역마다 분할하여 상기 제2 반도체 소자를 제작하는 공정과,
    상기 제2 반도체 소자를 상기 다이싱 필름으로부터 픽업하는 공정과,
    상기 픽업한 상기 제2 반도체 소자를, 그 이면에 접착된 상기 접착제 필름을 접착제 층으로서 상기 제1 반도체 소자 상에 접착하는 공정
    을 구비하는 것을 특징으로 하는 적층형 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 기판의 전극부와 상기 제1 반도체 소자의 전극 패드를 본딩 와이어를 통하여 접속하는 공정을 더 구비하는 것을 특징으로 하는 적층형 반도체 장치의 제조 방법.
  3. 제2항에 있어서,
    상기 제1 반도체 소자에 접속된 상기 본딩 와이어의 일부를 상기 접착제 층 내로 집어넣는 것을 특징으로 하는 적층형 반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 접착제 필름은 접착시 점도가 lkPa·s 이상 100kPa·s 미만의 범위의 절연 수지층을 갖는 것을 특징으로 하는 적층형 반도체 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 접착제 필름은, 상기 제1 반도체 소자 측에 배치되고 접착시 점도가 1kPa·s 이상 100kPa·s 미만의 범위인 제1 절연 수지층과, 상기 제2 반도체 소자측에 배치되고 접착시 점도가 100 kPa·s 이상인 제2 절연 수지층을 갖는 것을 특징으로 하는 적층형 반도체 장치의 제조 방법.
  6. 제1항에 있어서,
    상기 접착제 필름은 60μm 이상 150μm 이하의 범위의 두께를 갖는 것을 특징으로 하는 적층형 반도체 장치의 제조 방법.
  7. 기판 상에 제1 반도체 소자를 접착하는 공정과,
    상기 기판의 전극부와 상기 제1 반도체 소자의 전극 패드를 제1 본딩 와이어를 통하여 접속하는 공정과,
    상기 기판 상에 접착된 상기 제1 반도체 소자를, 가열 기구를 갖는 스테이지 상에 재치하여 가열하는 공정과,
    흡착 툴로 유지한 제2 반도체 소자를, 상기 제1 반도체 소자와 상기 제2 반도체 소자 간에 열 경화성의 접착제 층을 개재시키면서, 가열된 상기 제1 반도체 소자의 상방에 배치하는 공정과,
    상기 제2 반도체 소자를 서서히 하강시켜, 가열된 상기 제1 반도체 소자로부터의 복사열 및 상기 제1 본딩 와이어로부터의 전열에 의해 상기 접착제 층을 연화 또는 용융시켜, 상기 제1 본딩 와이어를 상기 접착제 층 내로 집어넣으면서, 상기 접착제 층을 상기 제1 반도체 소자와 접촉시키는 공정과,
    상기 가열 기구에 의한 가열을 계속하면서 상기 제2 반도체 소자를 가압하고, 상기 접착제 층을 열 경화시켜 상기 제1 반도체 소자와 상기 제2 반도체 소자를 접착하는 공정
    을 구비하는 것을 특징으로 하는 적층형 반도체 장치의 제조 방법.
  8. 제7항에 있어서,
    상기 제1 반도체 소자로부터 적어도 0.5mm 상방의 위치로부터, 상기 제2 반도체 소자를 0.1mm/s 이상 20mm/s 이하 범위의 속도로 하강시키는 것을 특징으로 하는 적층형 반도체 장치의 제조 방법.
  9. 제7항에 있어서,
    상기 제2 반도체 소자를 상온 상태의 상기 흡착 툴로 유지하는 것을 특징으로 하는 적층형 반도체 장치의 제조 방법.
  10. 제7항에 있어서,
    상기 제2 반도체 소자의 이면에 미리 상기 접착제 층을 형성하는 공정을 더 구비하는 것을 특징으로 하는 적층형 반도체 장치의 제조 방법.
  11. 제7항에 있어서,
    상기 제1 반도체 소자 상에 상기 접착제 층으로 되는 개편화된 접착제 필름을 배치하는 공정을 더 구비하는 것을 특징으로 하는 적층형 반도체 장치의 제조 방법.
  12. 제7항에 있어서,
    상기 접착제 층은 30μm 이상의 두께를 갖는 것을 특징으로 하는 적층형 반도체 장치의 제조 방법.
  13. 제7항에 있어서,
    상기 접착제 층은 접착시 점도가 1kPa·s 이상 100kPa·s 미만의 범위의 열 경화성 수지층을 갖는 것을 특징으로 하는 적층형 반도체 장치의 제조 방법.
  14. 제7항에 있어서,
    상기 접착제 층은, 상기 제1 반도체 소자측에 배치되고 접착시 점도가 1kPa·s 이상 100kPa·s 미만의 범위인 제1 열 경화성 수지층과, 상기 제2 반도체 소자측에 배치되고 상기 가열시의 점도가 100kPa·s 이상인 제2 열 경화성 수지층을 갖는 것을 특징으로 하는 적층형 반도체 장치의 제조 방법.
  15. 제7항에 있어서,
    상기 기판의 전극부와 상기 제2 반도체 소자의 전극 패드를 제2 본딩 와이어를 통하여 접속하는 공정을 더 구비하는 것을 특징으로 하는 적층형 반도체 장치의 제조 방법.
  16. 제7항에 있어서,
    상기 제2 반도체 소자로 되는 복수의 소자 영역을 갖는 반도체 웨이퍼의 이면에, 두께가 50μm 이상 140μm 이하이고 상온 탄성율이 30MPa 이상 120MPa 이하 범위인 다이싱 필름과, 두께가 30μm 이상이고 경화 전의 상온 탄성율이 500MPa 이상 l200MPa 이하 범위인 접착제 필름을 일체화한 복합 필름을 접착하는 공정과,
    상기 복합 필름이 접착된 상기 반도체 웨이퍼를, 상기 접착제 필름과 함께 상기 소자 영역마다 분할하여 상기 제2 반도체 소자를 제작하는 공정과,
    상기 제2 반도체 소자를 상기 흡착 툴로 유지하여, 상기 다이싱 필름으로부터 픽업하는 공정
    을 더 구비하는 것을 특징으로 하는 적층형 반도체 장치의 제조 방법.
  17. 기판 상에 제1 전자 부품을 접착하는 공정과,
    상기 기판의 전극부와 상기 제l 전자 부품의 전극 패드를 제1 본딩 와이어를 통하여 접속하는 공정과,
    상기 기판 상에 접착된 상기 제1 전자 부품을, 가열 기구를 갖는 스테이지 상에 재치하여 가열하는 공정과,
    흡착 툴로 유지한 제2 전자 부품을, 상기 제1 전자 부품과 상기 제2 전자 부품 간에 열 경화성의 접착제 층을 개재시키면서, 가열된 상기 제1 전자 부품의 상방에 배치하는 공정과,
    상기 제2 전자 부품을 서서히 하강시켜, 가열된 상기 제1 전자 부품으로부터의 복사열 및 상기 제1 본딩 와이어로부터의 전열에 의해 상기 접착제 층을 연화 또는 용융시켜, 상기 제1 본딩 와이어를 상기 접착제 층 내로 집어넣으면서, 상기 접착제 층을 상기 제l 전자 부품과 접촉시키는 공정과,
    상기 가열 기구에 의한 가열을 계속하면서 상기 제2 전자 부품을 가압하고, 상기 접착제 층을 열 경화시켜 상기 제1 전자 부품과 상기 제2 전자 부품을 접착하는 공정
    을 구비하는 것을 특징으로 하는 적층형 전자 부품의 제조 방법.
  18. 제17항에 있어서,
    상기 제1 전자 부품으로부터 적어도 0.5mm 상방의 위치로부터, 상기 제2 전자 부품을 0.1mm/s 이상 20mm/s 이하 범위의 속도로 하강시키는 것을 특징으로 하는 적층형 전자 부품의 제조 방법.
  19. 제17항에 있어서,
    상기 접착제 층은 접착시 점도가 1kPa·s 이상 l00kPa·s 미만 범위의 열 경화성 수지층을 갖는 것을 특징으로 하는 적층형 전자 부품의 제조 방법.
  20. 제17항에 있어서,
    상기 제1 전자 부품 및 상기 제2 전자 부품 중 적어도 한 쪽은 반도체 부품을 구비하는 것을 특징으로 하는 적층형 전자 부품의 제조 방법.
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