TWI387089B - 多晶片封裝結構及其製造方法 - Google Patents

多晶片封裝結構及其製造方法 Download PDF

Info

Publication number
TWI387089B
TWI387089B TW097144169A TW97144169A TWI387089B TW I387089 B TWI387089 B TW I387089B TW 097144169 A TW097144169 A TW 097144169A TW 97144169 A TW97144169 A TW 97144169A TW I387089 B TWI387089 B TW I387089B
Authority
TW
Taiwan
Prior art keywords
wafer
adhesive layer
bonding wires
carrier
package structure
Prior art date
Application number
TW097144169A
Other languages
English (en)
Other versions
TW201019457A (en
Inventor
Shih Wen Chou
Original Assignee
Chipmos Technologies Inc
Chipmos Technologies Bermuda
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Chipmos Technologies Inc, Chipmos Technologies Bermuda filed Critical Chipmos Technologies Inc
Priority to TW097144169A priority Critical patent/TWI387089B/zh
Priority to US12/350,966 priority patent/US20100123234A1/en
Publication of TW201019457A publication Critical patent/TW201019457A/zh
Application granted granted Critical
Publication of TWI387089B publication Critical patent/TWI387089B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06506—Wire or wire-like electrical connections between devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01087—Francium [Fr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Description

多晶片封裝結構及其製造方法
本發明是有關於一種半導體元件及其製造方法，且特別是有關於一種多晶片封裝結構(multi-chips package)及其製造方法。
在半導體產業中，積體電路(integrated circuits，IC)的生產主要可分為三個階段：積體電路的設計、積體電路的製作及積體電路的封裝。
在積體電路的製作中，晶片(chip)是經由晶圓(wafer)製作、形成積體電路以及切割晶圓(wafer sawing)等步驟而完成。晶圓具有一主動面(active surface)，其泛指晶圓之具有主動元件(active element)的表面。當晶圓內部之積體電路完成之後，晶圓之主動面更配置有多個接墊(bonding pad)，以使最終由晶圓切割所形成的晶片可經由這些接墊而向外電性連接於一承載器(carrier)。承載器例如為一導線架(leadframe)或一封裝基板(package substrate)。晶片可以打線接合技術(wire-bonding technology)或覆晶接合技術(flip-chip bonding technology)連接至承載器上，使得晶片之這些接墊可電性連接於承載器之多個接墊，以構成一晶片封裝結構。
然而，在現今電子產業對於電性效能最大化，低製造成本與積體電路的高積集度(integration)等的要求下，上 述傳統上具有單晶片的晶片封裝結構已無法完全滿足現今電子產業的要求。因此，現今電子產業以發展兩種不同的解決方式來企圖滿足上述要求。其一，將所有核心功能整合於單一晶片中，換言之，將數位邏輯、記憶體與類比等功能完全整合於單一晶片中，此即為系統性晶片(system on chip，SOC)的概念。如此，將使得此系統性晶片比傳統上的單一晶片具有更多更複雜的功能。其二，利用打線接合技術或覆晶接合技術將多個晶片封裝在一承載器上，以構成一具有完整功能的多晶片封裝結構。
就多晶片封裝結構而言，以動態隨機存取記憶體(dynamic random access memory，DRAM)以及中央處理器(CPU)為例，利用多晶片模組封裝(MCM)的封裝結構可將多個動態隨機存取記憶體以及中央處理器封裝在同一個基板上，如此不僅提高封裝密度、減少封裝體體積，也降低了訊號延遲的現象，以達到高速處理的目的，因此廣泛被應用在通訊及攜帶式電子產品中。
一般來說，在多晶片封裝結構中，若採用中央焊墊的設計方式，則承載器必須具有能夠讓焊線通過的開口，以使晶片透過焊線電性連接於承載器，因而使承載器上可配置焊球的面積減少。此外，在多晶片封裝結構中，晶片上的焊墊與承載器的距離愈遠，電性連接於焊墊與承載器之間的焊線就必須愈長，因而增加線弧倒塌(wire sweep)的風險，且增加多晶片封裝結構的整體厚度。
本發明提供一種多晶片封裝結構，其具有較小的整體厚度及較多的植球(ball placement)面積。
本發明提供一種多晶片封裝結構的製造方法，其可製造出整體厚度較小且焊線倒塌機率較低之多晶片封裝結構。
本發明另提供一種多晶片封裝結構的製造方法，其具有足夠的植球面積。
本發明提出一種多晶片封裝結構，其包括一承載器、一第一晶片、一中繼線路基板(relay circuit substrate)、多條第一焊線、多條第二焊線、一第二晶片、多條第三焊線及一黏著層。第一晶片配置於承載器上。中繼線路基板配置於第一晶片上。第一焊線電性連接第一晶片與中繼線路基板之間。第二焊線電性連接於中繼線路基板與承載器之間。第二晶片配置於承載器上，並與第一晶片相堆疊。第三焊線電性連接於第二晶片與承載器之間，其中第一焊線、第二焊線及第三焊線位於承載器的同一側。黏著層黏著於第一晶片與第二晶片之間。
在本發明之一實施例中，上述之承載器包括一電路板或一導線架。
在本發明之一實施例中，上述之第一晶片具有一第一主動表面、多個位於第一主動表面上之第一焊墊以及一第一背面，中繼線路基板配置於第一晶片之第一主動表面，並將第一焊墊暴露。
在本發明之一實施例中，上述之中繼線路基板具有一開口(aperture)，以將第一焊墊暴露，且第一焊線連接於第一焊墊與中繼線路基板之間，並穿過開口。
在本發明之一實施例中，上述之中繼線路基板具有一凹口(notch)，以將第一焊墊暴露，且第一焊線連接於第一焊墊與中繼線路基板之間，並穿過凹口。
在本發明之一實施例中，上述之第一晶片配置於承載器與第二晶片之間，而黏著層覆蓋第一晶片、中繼線路基板、第一焊線以及與中繼線路基板連接的各第二焊線之一端。
在本發明之一實施例中，上述之第三焊線的高度高於各第二焊線的高度，且各第二焊線的高度高於各第一焊線的高度。
在本發明之一實施例中，上述之第二晶片配置於承載器與第一晶片之間，而黏著層覆蓋第二晶片以及與第二晶片連接的各第三焊線之一端。
在本發明之一實施例中，上述之第二焊線的高度高於各第三焊線的高度，且各第三焊線的高度高於各第一焊線的高度。
在本發明之一實施例中，上述之第二晶片具有一第二主動表面、多個位於第二主動表面上之第二焊墊以及一第二背面，且黏著層黏著於第二背面與第一主動表面之間。
在本發明之一實施例中，上述之第三焊線電性連接於第二焊墊與承載器之間。
在本發明之一實施例中，上述之黏著層包括一B階黏著層。
在本發明之一實施例中，上述之多晶片封裝結構更包括一封裝膠體，配置於承載器上，其中封裝膠體包覆第一晶片、第二晶片、第二焊線以及第三焊線。
本發明提出一種多晶片封裝結構的製造方法。首先，提供一承載器。將一第一晶片配置於承載器上，並將一中繼線路基板配置於第一晶片上。接著，形成多條第一焊線，以使第一晶片與中繼線路基板電性連接。形成多條第二焊線，以使中繼線路基板與承載器電性連接。之後，透過一黏著層將一第二晶片黏著於第一晶片上，其中黏著層覆蓋第一晶片、中繼線路基板、第一焊線以及與中繼線路基板連接的各第二焊線之一端。形成多條第三焊線，以使第二晶片與承載器之間電性連接。
在本發明之一實施例中，上述之黏著層的形成方法包括於一第一晶片之一第一主動表面上形成一黏著層。
在本發明之一實施例中，上述之黏著層的形成方法包括於一第二晶片之一第二背面上形成一黏著層，其中第一焊線與第二焊線能夠穿過(pierce)黏著層。
在本發明之一實施例中，上述之黏著層包括一B階黏著層，而B階黏著層的形成方法包括於一第二晶片之一第二背面上形成一二階黏著層(two stage adhesive)，以及使二階黏著層B階化(B-stagized)，以形成B階黏著層。
在本發明之一實施例中，上述之多晶片封裝結構的製 造方法，更包括以一固化製程熟化B階黏著層。
本發明更提出一種多晶片封裝結構的製造方法。首先，提供一承載器，並將一第二晶片配置於承載器上。接著，形成多條第三焊線，以使第二晶片與承載器之間電性連接。透過一黏著層將一第一晶片黏著於第二晶片上，並將一中繼線路基板配置於第一晶片上。之後，形成多條第一焊線，以使第一晶片與中繼線路基板電性連接。形成多條第二焊線，以使中繼線路基板與承載器電性連接。
在本發明之一實施例中，上述之黏著層的形成方法包括於一第二晶片之一第二主動表面上形成一黏著層。
在本發明之一實施例中，上述之黏著層的形成方法包括於一第一晶片之一第一背面上形成一黏著層。
在本發明之一實施例中，上述之黏著層包括一B階黏著層。
在本發明的多晶片封裝結構中，中繼線路基板可以有效地降低焊線的高度及長度，因此中繼線路基板有助於多晶片封裝結構的整體厚度之縮減，並可避免因焊線過長而導致焊線倒塌。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下。
圖1A至圖1I為本發明一實施例之晶片封裝結構的製造方法的剖面示意圖，而圖2A及圖2B為圖1B的俯視圖。 首先，請參考圖1A，提供一承載器110，並將一具有一第一主動表面122、多個位於第一主動表面122上的第一焊墊124及一第一背面126的第一晶片120配置於承載器110上。在本實施例中，承載器110為一電路板，其中電路板可為FR4、FR5、BT、PI電路基板，而導線架的材質例如是銅或其他適當的導電材料。從圖1A可知，當承載器110為一電路板時，其可具有多個第三焊墊112。
接著，請參考圖1B，將一具有一開口132(如圖2A所繪示)或一凹口132’(如圖2B所繪示)的中繼線路基板130配置於第一晶片120上，此中繼線路基板130可以是FR4、FR5、BT、PI電路基板。如圖1B所示，中繼線路基板130的開口132或凹口132’是用以將第一晶片120之第一焊墊124暴露，以利後續打線製程的進行。在本實施例中，中繼線路基板130具有多個第四焊墊134，且這些第四焊墊134皆位於未與第一晶片120連接的表面上。
然後，請參考圖1C，形成多條穿過開口132或凹口132’而分別連接於第一焊墊124與第四焊墊134之間的第一焊線140，以使第一晶片120與中繼線路基板130電性連接。在本實施例中，第一焊線140的例如是金線(gold wires)，且第一焊線140例如是藉由打線機(wire bonder)所形成。
接著，請參考圖1D，形成多條分別連接於第一焊墊124與第三焊墊112之間的第二焊線150，以使中繼線路基板130與承載器110電性連接。在本實施例中，第二焊線 150的例如是金線(gold wires)，且第二焊線150例如是藉由打線機(wire bonder)所形成。由圖1D可清楚得知，第一晶片120與承載器110之間的電性連接是透過第一焊線140、第二焊線150以及中繼線路基板130來達成。透過中繼線路基板130的配置，本實施例所採用的第一焊線140與第二焊線150在線長與高度上皆可明顯地減少，對於電器特性、製造成本以及封裝體的厚度縮減有顯著的助益。
然後，請參考圖1E，透過一黏著層180將一具有一第二主動表面162、多個位於第二主動表面162上的第二焊墊164及一第二背面166的第二晶片160黏著於第一晶片120上，其中黏著層180覆蓋第一晶片120、中繼線路基板130、第一焊線140以及與中繼線路基板130連接的各第二焊線150之一端。在本實施例中，黏著層180不但具有黏著的功能，亦具有保護第一焊線140以及第二焊線150與支撐第二晶片120的功能。
在本實施例中，黏著層180的形成方法例如是印刷(printing)、塗佈(coating)等方式。值得注意的是，黏著層180能夠允許第一焊線140與第二焊線150位於其中，以達到保護第一焊線140與第二焊線150之目的。在一較佳實施例中，黏著層180例如是一B階黏著層，而B階黏著層的形成方法例如是先形成一二階黏著層(two-stage adhesive layer)，接著在透過加熱或是光線照射(如照射紫外光)等方式使二階黏著層B階化，以形成B階黏著層(S-staged adhesive layer)。
在本實施例中，可於第一晶片120之第一主動表面122上形成黏著層180，或於第二晶片160之第二背面166上形成黏著層180，且在第一晶片120與第二晶片160接合的過程中，會使第一焊線140與第二焊線150位於黏著層180中。詳細而言，若於第一晶片120之第一主動表面122上形成黏著層180，則第一焊線140與第二焊線150會在形成黏著層180的同時被黏著層180包覆。若於第二晶片160之第二背面166上形成黏著層180，則在將第二晶片160及黏著層180配置於第一晶片的同時，第一焊線140與第二焊線150會陷入黏著層180。
在本實施例中，當第二晶片160設置於第一晶片120之後或封裝膠體190覆蓋第一晶片120與第二晶片160之後，B階黏著層會被固化。如果必要的話，可再進一步提供一固化製程，以熟化B階黏著層。
特別的是，B階黏著層例如可為ABLESTIK的8008或8008HT。此外，B階黏著層例如可為ABLESTIK的6200、6201、6202C或HITACHI Chemical CO.,Ltd.提供的SA-200-6、SA-200-10。然本發明並不以此為限制，B階黏著層也可為其它類似之具B階特性之黏著材料。
最後，請參考圖1F，形成多條分別連接於第二焊墊164與第三焊墊112之間的第三焊線170，以使第二晶片160與承載器110之間電性連接。之後，形成一封裝膠體190以包覆第一晶片120、第二晶片160、第二焊線150以及第三焊線170。在本實施例中，封裝膠體190的材質例 如是環氧樹脂(epoxy resin)或其他適合之材料。
以下配合圖1F說明本實施例之多晶片封裝結構。
請參考圖1F，本實施例之多晶片封裝結構100包括一承載器110、一第一晶片120、一中繼線路基板130、多條第一焊線140、多條第二焊線150、一第二晶片160、多條第三焊線170及一黏著層180。第一晶片120配置於承載器110上。中繼線路基板130配置於第一晶片120上。第一焊線140電性連接第一晶片120與中繼線路基板130之間。第二焊線150電性連接於中繼線路基板130與承載器110之間。第二晶片160配置於承載器110上，並與第一晶片120相堆疊。第三焊線170電性連接於第二晶片160與承載器110之間，其中第一焊線140、第二焊線150及第三焊線170位於承載器110的同一側。黏著層180黏著於第一晶片120與第二晶片160之間。
如圖1F所示，第三焊線170的高度H1高於各第二焊線150的高度H2，且各第二焊線150的高度H2高於各第一焊線140的高度H3。
值得注意的是，請參考圖1G，承載器110不具有用以讓焊線穿過的開口，所以承載器110具有較大的面積來配置更多的焊球B。
請參考圖1H，在本實施例中，承載器110’也可以是一導線架，且包括一晶片座110a及多個引腳110b。此外，請參考圖1I，在本實施例中，黏著層180也可以延伸至承載器110上而將第二焊線150完全包覆。
此外，在另一未繪示的實施例中，中繼線路基板亦可由兩個獨立的矽晶片或兩個獨立的線路基板所組成，且分別位於第一焊墊124的兩側，而可達到與圖1F之中繼線路基板130相同的連接功能。
圖3A至圖3F為本發明另一實施例之晶片封裝結構的製造方法的剖面示意圖，而圖4A及圖4B為圖3D的俯視圖。首先，請參考圖3A，提供一承載器110，並將一具有一第二主動表面162、多個位於第二主動表面162上的第二焊墊164及一第二背面166的第二晶片160配置於承載器110上。在本實施例中，承載器110為一電路板，其中電路板可為FR4、FR5、BT、PI電路基板，而導線架的材質例如是銅或其他適當的導電材料。當然，在本發明其他實施例中，承載器110可以是一導線架。從圖1A可知，當承載器110為一電路板時，其可具有多個第三焊墊112。
然後，請參考圖3B，形成多條分別連接於第二焊墊164與第三焊墊112之間的第三焊線170，以使第二晶片160與承載器110之間電性連接。在本實施例中，第三焊線170例如是金線(gold wires)，且第三焊線170例如是藉由打線機(wire bonder)所形成。
接著，請參考圖3C，透過一黏著層180將一具有一第一主動表面122、多個位於第一主動表面122上的第一焊墊124及一第一背面126的第一晶片120黏著於第二晶片160上。在本實施例中，黏著層180不但具有黏著的功能，亦具有保護第三焊線170與支撐第一晶片120的功能。
在本實施例中，可於第一晶片120之第一背面126上形成黏著層180，或於第二晶片160之第二主動表面162上形成黏著層180，而黏著層180的形成方法例如是印刷(printing)、塗佈(coating)等方式。值得注意的是，黏著層180能夠允許第三焊線170陷入其中，以達到保護第三焊線170之目的。在一較佳實施例中，黏著層180例如是一B階黏著層，而B階黏著層的形成方法例如是先形成一二階黏著層(two-stage adhesive layer)，接著再透過加熱或是光線照射(如照射紫外光)等方式使二階黏著層B階化，以形成B階黏著層(B-staged adhesive layer)。在第一晶片120與第二晶片160接合的過程中，第三焊線170會陷入B階黏著層中。
在本實施例中，當第一晶片120設置於第二晶片160或封裝膠體190覆蓋第一晶片120與第二晶片160之後，B階黏著層會被固化。如果必要的話，可再進一步提供一固化製程，以熟化B階黏著層。
特別的是，B階黏著層例如可為ABLESTIK的8008或8008HT。此外，B階黏著層例如可為ABLESTIK的6200、6201、6202C或HITACHI Chemical CO.,Ltd.提供的SA-200-6、SA-200-10。然本發明不以此為限制，B階黏著層也可為其它類似之具B階特性之黏著材料。
接著，請參考圖3D，將一具有一開口132(圖4A所繪示)或一凹口132’(圖4B所繪示)的中繼線路基板130配置於第一晶片120上，此中繼線路基板130可以是FR4、 FR5、BT、PI電路基板。如圖3D所示，中繼線路基板130的開口132或凹口132’是用以將第一晶片120之第一焊墊124暴露，以利後續打線製程的進行。在本實施例中，中繼線路基板130具有多個第四焊墊134，且這些第四焊墊134皆位於未與黏著層180連接的表面上。
之後，請參考圖3E，形成多條穿過開口132或凹口132’而分別連接於第一焊墊124與第四焊墊134之間的第一焊線140，以使第一晶片120與中繼線路基板130電性連接。在本實施例中，第一焊線140例如是金線(gold wires)，且第一焊線140例如是藉由打線機(wire bonder)所形成。
最後，請參考圖3F，形成多條分別連接於第一焊墊124與第三焊墊112之間的第二焊線150，以使中繼線路基板130與承載器110電性連接。之後形成一封裝膠體190以包覆第一晶片120、第二晶片160、第二焊線150以及第三焊線170。在本實施例中封裝膠體190的材質例如是環氧樹脂(epoxy resin)或其他適合之材料。
由圖3F可清楚得知，第一晶片120與承載器110之間的電性連接是透過第一焊線140、第二焊線150以及中繼線路基板130來達成。透過中繼線路基板130的配置，本實施例所採用的第一焊線140與第二焊線150在線長與高度上皆可明顯地減少，對於電器特性、製造成本以及封裝體的厚度縮減有顯著的助益。
以下配合圖3F說明本實施例之多晶片封裝結構。
請參考圖3F，相較於圖1F之多晶片封裝結構100，本實施例之多晶片封裝結構100’的第二晶片160配置於承載器110與第一晶片120之間，而黏著層180覆蓋第二晶片160以及與第二晶片160連接的各第三焊線170之一端。
如圖3F所示，第二焊線150的高度H4高於各第三焊線170的高度H5，且各第三焊線170的高度H5高於各第一焊線140的高度H6。
綜上所述，本發明的多晶片封裝結構，其各晶片之間具有可讓焊線穿越的黏著層，而具有可供焊線延伸的空間。承載器不必具有用以讓焊線通過的開口，即可透過多條焊線與各晶片電性連接，以使得承載器具有較大的面積來配置更多的焊球。黏著層更具有支撐晶片與保護焊線的功能。此外，配置於晶片上的中繼線路基板可減少所需焊線的長度，進而降低焊線的高度以減少多晶片封裝結構的厚度。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100、100’‧‧‧多晶片封裝結構
110‧‧‧承載器
110a‧‧‧晶片座
110b‧‧‧引腳
112‧‧‧第三焊墊
120‧‧‧第一晶片
122‧‧‧第一主動表面
124‧‧‧第一焊墊
126‧‧‧第一背面
130‧‧‧中繼線路基板
132‧‧‧開口
132’‧‧‧凹口
134‧‧‧第四焊墊
140‧‧‧第一焊線
150‧‧‧第二焊線
160‧‧‧第二晶片
162‧‧‧第二主動表面
164‧‧‧第二焊墊
166‧‧‧第二背面
170‧‧‧第三焊線
180‧‧‧黏著層
190‧‧‧封裝膠體
B‧‧‧焊球
H1、H2、H3、H4、H5、H6‧‧‧高度
圖1A至圖1I為本發明一實施例之多晶片封裝結構的製造方法的剖面示意圖。
圖2A及圖2B為圖1B的俯視圖。
圖3A至圖3F為本發明另一實施例之多晶片封裝結構的製造方法的剖面示意圖。
圖4A及圖4B為圖3D的俯視圖。
100‧‧‧多晶片封裝結構
110‧‧‧承載器
112‧‧‧第三焊墊
120‧‧‧第一晶片
122‧‧‧第一主動表面
124‧‧‧第一焊墊
126‧‧‧第一背面
130‧‧‧中繼線路基板
132‧‧‧開口
132’‧‧‧凹口
134‧‧‧第四焊墊
140‧‧‧第一焊線
150‧‧‧第二焊線
160‧‧‧第二晶片
162‧‧‧第二主動表面
164‧‧‧第二焊墊
166‧‧‧第二背面
170‧‧‧第三焊線
180‧‧‧黏著層
190‧‧‧封裝膠體

Claims (22)

  1. 一種多晶片封裝結構，包括：一承載器；一第一晶片，配置於該承載器上；一中繼線路基板，配置於該第一晶片上；多條第一焊線，電性連接該第一晶片與該中繼線路基板之間；多條第二焊線，電性連接於該中繼線路基板與該承載器之間；一第二晶片，配置於該承載器上，並與該第一晶片相堆疊；多條第三焊線，電性連接於該第二晶片與該承載器之間，其中該些第一焊線、該些第二焊線及該些第三焊線位於該承載器的同一側；以及一黏著層，黏著於該第一晶片與該第二晶片之間。
  2. 如申請專利範圍第1項所述之多晶片封裝結構，其中該承載器包括一電路板或一導線架。
  3. 如申請專利範圍第1項所述之多晶片封裝結構，其中該第一晶片具有一第一主動表面、多個位於該第一主動表面上之第一焊墊以及一第一背面，該中繼線路基板配置於該第一晶片之該第一主動表面，並將該些第一焊墊暴露。
  4. 如申請專利範圍第3項所述之多晶片封裝結構，其中該中繼線路基板具有一開口，以將該些第一焊墊暴露，且該些第一焊線連接於該些第一焊墊與該中繼線路基板之 間，並穿過該開口。
  5. 如申請專利範圍第3項所述之多晶片封裝結構，其中該中繼線路基板具有一凹口，以將該些第一焊墊暴露，且該些第一焊線連接於該些第一焊墊與該中繼線路基板之間，並穿過該凹口。
  6. 如申請專利範圍第1項所述之多晶片封裝結構，其中該第一晶片配置於該承載器與該第二晶片之間，而該黏著層覆蓋該第一晶片、該中繼線路基板、該些第一焊線以及與該中繼線路基板連接的各該第二焊線之一端。
  7. 如申請專利範圍第6項所述之多晶片封裝結構，其中各該第三焊線的高度高於各該第二焊線的高度，且各該第二焊線的高度高於各該第一焊線的高度。
  8. 如申請專利範圍第1項所述之多晶片封裝結構，其中該第二晶片配置於該承載器與該第一晶片之間，而該黏著層覆蓋該第二晶片以及與該第二晶片連接的各該第三焊線之一端。
  9. 如申請專利範圍第8項所述之多晶片封裝結構，其中各該第二焊線的高度高於各該第三焊線的高度，且各該第三焊線的高度高於各該第一焊線的高度。
  10. 如申請專利範圍第1項所述之多晶片封裝結構，其中該第二晶片具有一第二主動表面、多個位於該第二主動表面上之第二焊墊以及一第二背面，且該黏著層黏著於該第二背面與該第一主動表面之間。
  11. 如申請專利範圍第10項所述之多晶片封裝結構， 其中該些第三焊線電性連接於該些第二焊墊與該承載器之間。
  12. 如申請專利範圍第1項所述之多晶片封裝結構，其中該黏著層包括一B階黏著層。
  13. 如申請專利範圍第1項所述之多晶片封裝結構，更包括一封裝膠體，配置於該承載器上，其中該封裝膠體包覆該第一晶片、該第二晶片、該些第二焊線以及該些第三焊線。
  14. 一種多晶片封裝結構的製造方法，包括：提供一承載器；將一第一晶片配置於該承載器上：將一中繼線路基板配置於該第一晶片上；形成多條第一焊線，以使該第一晶片與該中繼線路基板電性連接；形成多條第二焊線，以使該中繼線路基板與該承載器電性連接；透過一黏著層將一第二晶片黏著於該第一晶片上，其中該黏著層覆蓋該第一晶片、該中繼線路基板、該些第一焊線以及與該中繼線路基板連接的各該第二焊線之一端；以及形成多條第三焊線，以使該第二晶片與該承載器之間電性連接。
  15. 如申請專利範圍第14項所述之多晶片封裝結構的製造方法，其中該黏著層的形成方法包括於一第一晶片之 一第一主動表面上形成一黏著層。
  16. 如申請專利範圍第14項所述之多晶片封裝結構的製造方法，其中該黏著層的形成方法包括於一第二晶片之一第二背面上形成一黏著層，其中該些第一焊線與該些第二焊線能夠穿過該黏著層。
  17. 如申請專利範圍第14項所述之多晶片封裝結構的製造方法，其中該黏著層包括一B階黏著層，而該B階黏著層的形成方法包括：於一第二晶片之一第二背面上形成一二階黏著層；以及使該二階黏著層B階化，以形成該B階黏著層。
  18. 如申請專利範圍第17項所述之多晶片封裝結構的製造方法，更包括：以一固化製程熟化該B階黏著層。
  19. 一種多晶片封裝結構的製造方法，包括：提供一承載器；將一第二晶片配置於該承載器上：形成多條第三焊線，以使該第二晶片與該承載器之間電性連接；透過一黏著層將一第一晶片黏著於該第二晶片上；將一中繼線路基板配置於該第一晶片上；形成多條第一焊線，以使該第一晶片與該中繼線路基板電性連接；以及形成多條第二焊線，以使該中繼線路基板與該承載器 電性連接。
  20. 如申請專利範圍第19項所述之多晶片封裝結構的製造方法，其中該黏著層的形成方法包括於一第二晶片之一第二主動表面上形成一黏著層。
  21. 如申請專利範圍第19項所述之多晶片封裝結構的製造方法，其中該黏著層的形成方法包括於一第一晶片之一第一背面上形成一黏著層。
  22. 如申請專利範圍第19項所述之多晶片封裝結構的製造方法，其中該黏著層包括一B階黏著層。
TW097144169A 2008-11-14 2008-11-14 多晶片封裝結構及其製造方法 TWI387089B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW097144169A TWI387089B (zh) 2008-11-14 2008-11-14 多晶片封裝結構及其製造方法
US12/350,966 US20100123234A1 (en) 2008-11-14 2009-01-09 Multi-chip package and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW097144169A TWI387089B (zh) 2008-11-14 2008-11-14 多晶片封裝結構及其製造方法

Publications (2)

Publication Number Publication Date
TW201019457A TW201019457A (en) 2010-05-16
TWI387089B true TWI387089B (zh) 2013-02-21

Family

ID=42171341

Family Applications (1)

Application Number Title Priority Date Filing Date
TW097144169A TWI387089B (zh) 2008-11-14 2008-11-14 多晶片封裝結構及其製造方法

Country Status (2)

Country Link
US (1) US20100123234A1 (zh)
TW (1) TWI387089B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11018133B2 (en) * 2009-10-12 2021-05-25 Monolithic 3D Inc. 3D integrated circuit
US10910364B2 (en) * 2009-10-12 2021-02-02 Monolitaic 3D Inc. 3D semiconductor device
US9318451B2 (en) * 2013-10-31 2016-04-19 Freescale Semiconductor, Inc. Wirebond recess for stacked die
US10002653B2 (en) 2014-10-28 2018-06-19 Nxp Usa, Inc. Die stack address bus having a programmable width
US10877530B2 (en) * 2014-12-23 2020-12-29 Intel Corporation Apparatus and method to provide a thermal parameter report for a multi-chip package
US11424212B2 (en) * 2019-07-17 2022-08-23 Advanced Semiconductor Engineering, Inc. Semiconductor package structure and method for manufacturing the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6555917B1 (en) * 2001-10-09 2003-04-29 Amkor Technology, Inc. Semiconductor package having stacked semiconductor chips and method of making the same
US6657290B2 (en) * 2001-01-24 2003-12-02 Sharp Kabushiki Kaisha Semiconductor device having insulation layer and adhesion layer between chip lamination
US6703075B1 (en) * 2002-12-24 2004-03-09 Chipmos Technologies (Bermuda) Ltd. Wafer treating method for making adhesive dies
US6943061B1 (en) * 2004-04-12 2005-09-13 Ns Electronics Bangkok (1993) Ltd. Method of fabricating semiconductor chip package using screen printing of epoxy on wafer
US20070215992A1 (en) * 2006-03-17 2007-09-20 Geng-Shin Shen Chip package and wafer treating method for making adhesive chips

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090085220A1 (en) * 2007-09-28 2009-04-02 Qimonda Ag Semiconductor component and method of manufacturing

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6657290B2 (en) * 2001-01-24 2003-12-02 Sharp Kabushiki Kaisha Semiconductor device having insulation layer and adhesion layer between chip lamination
US6555917B1 (en) * 2001-10-09 2003-04-29 Amkor Technology, Inc. Semiconductor package having stacked semiconductor chips and method of making the same
US6703075B1 (en) * 2002-12-24 2004-03-09 Chipmos Technologies (Bermuda) Ltd. Wafer treating method for making adhesive dies
US6943061B1 (en) * 2004-04-12 2005-09-13 Ns Electronics Bangkok (1993) Ltd. Method of fabricating semiconductor chip package using screen printing of epoxy on wafer
US20070215992A1 (en) * 2006-03-17 2007-09-20 Geng-Shin Shen Chip package and wafer treating method for making adhesive chips

Also Published As

Publication number Publication date
TW201019457A (en) 2010-05-16
US20100123234A1 (en) 2010-05-20

Similar Documents

Publication Publication Date Title
US7364948B2 (en) Method for fabricating semiconductor package
US8350380B2 (en) Method for manufacturing leadframe, packaging method for using the leadframe and semiconductor package product
TWI389285B (zh) 半導體裝置及使用其之半導體模組
US7834469B2 (en) Stacked type chip package structure including a chip package and a chip that are stacked on a lead frame
US20090127682A1 (en) Chip package structure and method of fabricating the same
US10916526B2 (en) Method for fabricating electronic package with conductive pillars
KR20070088258A (ko) 다이 위에 적층된 역전된 패키지를 구비한 멀티 칩 패키지모듈
US20090278243A1 (en) Stacked type chip package structure and method for fabricating the same
US9907186B1 (en) Electronic package structure and method for fabricating the same
JP2007088453A (ja) スタックダイパッケージを製造する方法
TWI387089B (zh) 多晶片封裝結構及其製造方法
US6501164B1 (en) Multi-chip semiconductor package with heat dissipating structure
US20080237833A1 (en) Multi-chip semiconductor package structure
US7361984B2 (en) Chip package structure
US7592694B2 (en) Chip package and method of manufacturing the same
US20040188818A1 (en) Multi-chips module package
US20070054439A1 (en) Multi-chip stack structure
US7307352B2 (en) Semiconductor package having changed substrate design using special wire bonding
US7479706B2 (en) Chip package structure
US20080237831A1 (en) Multi-chip semiconductor package structure
US7851270B2 (en) Manufacturing process for a chip package structure
US20080237832A1 (en) Multi-chip semiconductor package structure
JP2001007277A (ja) マルチチップパッケージおよびマルチチップパッケージのアセンブリ方法
TW201318132A (zh) 半導體封裝件及其製法
US7803666B2 (en) Manufacturing process for a Quad Flat Non-leaded chip package structure