JP4489094B2 - 半導体パッケージ - Google Patents

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Description

本発明は複数の半導体素子を備える半導体パッケージに関する。
半導体装置の小型化や高密度実装化等を実現するために、１つのパッケージ内に複数の半導体素子を積層して封止した半導体パッケージが実用化されている。半導体パッケージの低コスト化等を優先させる場合には、半導体素子を搭載する回路基材として安価なリードフレームが使用される。リードフレームを用いた半導体パッケージ（ＴＳＯＰ等）において、複数の半導体素子はリードフレームの素子搭載部上に順に積層され、各電極パッドはリードフレームのリード部とボンディングワイヤを介して電気的に接続される。
リードフレームの片面に半導体素子を搭載する場合、半導体素子の搭載数を増加させるために、素子搭載部がリード部より低くなるようにディプレス加工を施したリードフレームが用いられる。ディプレス加工はリードフレームの製造コスト、ひいては半導体パッケージの製造コストの増加要因となる。さらに、ディプレス加工を施したリードフレームは傾斜部を有するため、搭載可能な半導体素子の大きさが制約を受けることになる。
リードフレームの両面にそれぞれ複数の半導体素子を積層して搭載することも検討されている（特許文献１参照）。この場合、リードフレームの両面に半導体素子を搭載した状態で樹脂モールドされるため、半導体素子のパッド配列やそれに伴うリードフレームの形状によっては封止樹脂の充填性が低下する。このような点から、リードフレームの片面のみに半導体素子を多段に積層して搭載することが望まれるが、従来の片面積層構造はディプレス加工に起因する製造コストの増加、また素子サイズの制約等の問題を有している。
また、配線基板上に半導体素子を搭載した半導体パッケージ（ＢＧＡ等）においても、複数の半導体素子を積層して搭載することが行われている。多段に積層された半導体素子に対してワイヤボンディングを行うためには、各素子の電極パッドが露出するように、複数の半導体素子を階段状に積層することが考えられる。この場合、半導体素子の積層数が増加するにつれて、配線基板に対する半導体素子の占有面積が増大する。このため、配線基板に搭載可能な半導体素子の大きさが制約を受けることになる。
特開２００７−０３５８６５号公報
本発明の目的は、回路基材の片面のみに複数の半導体素子を積層して搭載するにあたって、パッケージサイズを増大させることなく、大型の半導体素子の搭載を可能にした半導体パッケージを提供することにある。
本発明の一態様に係る半導体パッケージは、素子支持部と、インナーリードとアウターリードとを有するリード部とを備え、前記素子支持部から前記インナーリードまでが平坦なリードフレームと、第１の電極パッドが形成された第１の電極形成面を有し、前記第１の電極形成面を下方に向けて前記リードフレームの下面側に第１の接着層を介して接着された第１の半導体素子と、第２の電極パッドが形成された第２の電極形成面を有し、前記第２の電極形成面を下方に向けて前記第１の半導体素子の第１の電極形成面に第２の接着層を介して接着された第２の半導体素子と、前記インナーリードと前記第１の電極パッドとに接続され、前記第１の半導体素子との接続側端部が前記第２の接着層内に埋め込まれた第１の金属ワイヤと、前記インナーリードと前記第２の電極パッドとに接続された第２の金属ワイヤと、前記第１および第２の半導体素子を前記第１および第２の金属ワイヤと共に封止する樹脂封止部とを具備し、前記第１および第２の前記電極パッドはそれぞれ前記第１および第２の半導体素子の片側の長辺に沿って配列されており、かつ前記アウターリードは前記第１および第２の半導体素子の対向する短辺からそれぞれ突出するように配置されていると共に、前記インナーリードは前記アウターリードから前記第１および第２の電極パッドが配列された前記第１および第２の半導体素子の長辺に向けて引き回されていることを特徴としている。
本発明の態様に係る半導体パッケージによれば、パッケージサイズを増大させることなく、大型の半導体素子を複数積層して搭載することができる。従って、複数の半導体素子を搭載した上で、小型化を図った半導体パッケージを提供することが可能となる。
以下、本発明を実施するための形態について説明する。まず、本発明の第１の実施形態による半導体パッケージについて、図１ないし図７を参照して説明する。図１および図２は第１の実施形態による半導体パッケージの外観を示しており、図３は図２のＡ部を拡大して示している。図４はリードフレームに半導体素子を搭載した状態、図５および図６はリードフレームの構成、図７は積層された半導体素子に対する金属ワイヤ（ボンディングワイヤ）の接続状態を示している。
これらの図に示す半導体パッケージ１は、素子搭載用の回路基材としてリードフレーム２を具備している。リードフレーム２は図５に示すように、リード部３と素子支持部４とを備えている。リード部３は、リードフレーム２に搭載される半導体素子との接続部となるインナーリード５と、外部接続端子となるアウターリード６とを有し、複数のリードで構成されている。図４および図５ではアウターリード６の図示を一部省略しているが、図６に示すようにアウターリード６は外方に向けて突出している。
リードフレーム２は下面側の第１の主面２ａと上面側の第２の主面２ｂとを有している。半導体素子７は図２、図４および図７に示すように、リードフレーム２の下面（第１の主面）２ａ側に搭載されている。図４ないし図６はリードフレーム２の下面２ａを示している。図７は半導体パッケージ１を反転させた状態、すなわちリードフレーム２の下面２ａを上側に向けた状態を示している。ここで、リードフレーム２の下面および上面とは、アウターリード６を実装ボード等に接続した状態を基準とし、実装ボードの表面と対向する面を下面２ａ、実装ボードと対向する面とは反対側の面を上面２ｂとする。
リードフレーム２の下面２ａ側には、第１の半導体素子７Ａ、第２の半導体素子７Ｂ、第３の半導体素子７Ｃおよび第４の半導体素子７Ｄが順に積層されて搭載されている。第１ないし第４の半導体素子７Ａ、７Ｂ、７Ｃ、７Ｄの具体例としては、例えばＮＡＮＤ型フラッシュメモリのような半導体メモリ素子が挙げられる。半導体素子７の搭載数は複数個（少なくとも２個）であればよく、４個に限られるものではない。半導体パッケージ１に収納する半導体素子７の数は２個、３個もしくは５個以上であってもよい。
第１の半導体素子７Ａは第１の電極パッド８Ａが形成された電極形成面９Ａを有している。第１の半導体素子７Ａは電極形成面９Ａを下方（リードフレーム２の下面２ａに対応する方向）に向けて、リードフレーム２の下面２ａ側に第１の接着層１０を介して接着されている。後に詳述するように、インナーリード５は半導体素子７の短辺側に配置されたアウターリード６から半導体素子７のパッド配列辺（長辺）に向けて引き回されているため、第１の半導体素子７Ａは素子支持部４に加えて、インナーリード５の一部に第１の接着層１０を介して接着されている。
第１の接着層１０には一般的なダイボンディング材、例えばシリコーン樹脂のような接着性を有する絶縁樹脂が用いられる。第１の接着層１０の厚さは２０〜３０μｍの範囲とすることが好ましい。第１の接着層１０の厚さが２０μｍ未満であると、リードフレーム２と第１の半導体素子７Ａとの間の絶縁性を十分に確保することができないおそれがある。第１の接着層１０の厚さが３０μｍを超えると半導体素子７の積層厚が厚くなる。
第２ないし第４の半導体素子７Ｂ、７Ｃ、７Ｄも、同様に第２ないし第４の電極パッド８Ｂ、８Ｃ、８Ｄが形成された電極形成面９Ｂ、９Ｃ、９Ｄを有している。第２の半導体素子７Ｂは電極形成面９Ｂを下方に向けて、第１の半導体素子７Ａの電極形成面９Ａに第２の接着層１１を介して接着されている。同様に、第３および第４の半導体素子７Ｃ、７Ｄはそれぞれ電極形成面９Ｃ、９Ｄを下方に向け、第３の半導体素子７Ｃは第２の半導体素子７Ｂの電極形成面９Ｂに、また第４の半導体素子７Ｄは第３の半導体素子７Ｃの電極形成面９Ｃにそれぞれ第３および第４の接着層１２、１３を介して接着されている。
第１ないし第４の半導体素子７Ａ、７Ｂ、７Ｃ、７Ｄは矩形状でかつ同一の形状を有し、それぞれ長辺および短辺を揃えて積層されている。すなわち、リードフレーム２に対する半導体素子７Ａ、７Ｂ、７Ｃ、７Ｄの占有面積（積層後の素子占有面積）が最小面積（１個の半導体素子７の面積に相当）となるように、第１ないし第４の半導体素子７Ａ、７Ｂ、７Ｃ、７Ｄはそれぞれ各辺を揃えて積層されている。これによって、大型の半導体素子７を収容した場合のパッケージサイズの増大を抑制している。
第１ないし第４の半導体素子７Ａ、７Ｂ、７Ｃ、７Ｄの電極パッド８Ａ、８Ｂ、８Ｃ、８Ｄは、それぞれインナーリード５と第１ないし第４の金属ワイヤ１４Ａ、１４Ｂ、１４Ｃ、１４Ｃを介して電気的に接続されている。金属ワイヤ１４には一般的なＡｕワイヤやＣｕワイヤ等の金属細線が用いられる。金属ワイヤ１４はループ高さを低減することが可能な逆ボンディングを適用してワイヤボンディングすることが好ましい。すなわち、電極パッド８上に予め金属バンプを形成しておき、金属ワイヤ１４の一端をインナーリード５にボール接続し、他端を電極パッド８上に形成された金属バンプに接続する。
第１ないし第４の半導体素子７Ａ、７Ｂ、７Ｃ、７Ｄは各辺を揃えて積層されているため、第１ないし第３の半導体素子７Ａ、７Ｂ、７Ｃに接続された第１ないし第３の金属ワイヤ１４Ａ、１４Ｂ、１４Ｃにはそれぞれ下方（図７では上側）に配置された半導体素子７が干渉し、ショート等の不具合が発生するおそれがある。そこで、第１の金属ワイヤ１４Ａの第１の電極パッド８Ａとの接続側端部（素子側端部）は、第２の接着層１１内に埋め込まれている。同様に、第２および第３の金属ワイヤ１４Ｂ、１４Ｃの素子側端部は、それぞれ下方に位置する第３および第４の接着層１２、１３内に埋め込まれている。
このように、最下段の第４の半導体素子７Ｄを除いて、各半導体素子７Ａ、７Ｂ、７Ｃに接続された金属ワイヤ１４Ａ、１４Ｂ、１４Ｃの素子側端部を、下方に位置する接着層１１、１２、１３内に埋めこむことによって、第１の金属ワイヤ１４Ａと第２の半導体素子７Ｂとの接触、第２の金属ワイヤ１４Ｂと第３の半導体素子７Ｃとの接触、第３の金属ワイヤ１４Ｃと第４の半導体素子７Ｄとの接触を防止することができる。金属ワイヤ１４は接着層１１、１２、１３の厚さに基づいて半導体素子７から離間している。第２ないし第４の接着層１１、１２、１３はスペーサ層としての機能を併せ持つものである。
スペーサ層として機能する第２ないし第４の接着層１１、１２、１３は、接着機能を有することに加えて、半導体素子７の接着温度で軟化して金属ワイヤ１４を内部に取り込むことが可能な絶縁樹脂で構成される。このような絶縁樹脂としては、例えばアクリル樹脂のような熱可塑性樹脂、あるいはエポキシ樹脂のような熱硬化性樹脂が挙げられる。接着層１１、１２、１３の厚さは３０〜１００μｍの範囲とすることが好ましく、さらに好ましくは５０〜８５μｍの範囲である。接着層１１、１２、１３の厚さが３０μｍ未満の場合、金属ワイヤ１４の半導体素子７との接触を抑制できないおそれがある。接着層１１、１２、１３の厚さが１００μｍを超えると、半導体素子７の積層厚が厚くなりすぎる。
各半導体素子７Ａ、７Ｂ、７Ｃ、７Ｄの厚さは必ずしも限定されるものではないが、ワイヤボンディング時には最下段に位置することになる第１の半導体素子７Ａの厚さは、他の半導体素子７Ｂ、７Ｃ、７Ｄの厚さより厚くすることが好ましい。具体的には、第１の半導体素子７Ａの厚さは第１の接着層１０の厚さと合計して１００μｍ以上とすることが好ましい。ただし、第１の半導体素子７Ａの厚さを厚くしすぎても積層厚が厚くなるだけであるため、第１の接着層１０の厚さと合計して１５０μｍ以下とすることが好ましい。
第１の半導体素子７Ａの厚さが第１の接着層１０の厚さと合計して１００μｍ未満であると、ワイヤボンディング時にダメージを受けるおそれがある。第１の半導体素子７Ａの厚さは８０〜１００μｍの範囲とすることがより好ましい。他の半導体素子７Ｂ、７Ｃ、７Ｄは、ワイヤボンディング時には下方に位置する接着層１１、１２、１３でボンディングダメージが緩和されるため、それらの厚さを薄くしてもダメージを受けるおそれはなく、逆に積層厚の増加を抑制する上で薄くすることが好ましい。
第２ないし第４の半導体素子７Ｂ、７Ｃ、７Ｄの厚さは、積層厚の増加を抑制する上で８０μｍ未満とすることが好ましく、さらに７０μｍ以下とすることが望ましい。第２ないし第４の半導体素子７Ｂ、７Ｃ、７Ｄの厚さの下限値は、特に限定されるものではなく、半導体素子の一般的な製造工程で作製が可能な範囲内（例えば２０μｍ以上）で薄くすることが好ましい。第２ないし第４の半導体素子７Ｂ、７Ｃ、７Ｄの厚さは、実用的には５０μｍ以上とすることが好ましい。いずれの厚さを選択した場合にも、第１の半導体素子７Ａの厚さを他の半導体素子７Ｂ、７Ｃ、７Ｄの厚さより厚くすることが好ましい。
リードフレーム２の下面２ａ側に積層されて搭載された第１ないし第４の半導体素子７Ａ、７Ｂ、７Ｃ、７Ｄは、インナーリード５や第１ないし第４の金属ワイヤ１４Ａ、１４Ｂ、１４Ｃ、１４Ｄと共に樹脂封止部１５で封止されている。樹脂封止部１５には一般的なエポキシ樹脂等が用いられる。これらによって、片面積層構造の半導体パッケージ１が構成されている。第１の実施形態の半導体パッケージ１は、半導体メモリ素子を多段に積層して高容量化を図った半導体記憶装置に好適である。
上述したように、第１ないし第４の半導体素子７Ａ、７Ｂ、７Ｃ、７Ｄは、リードフレーム２の片面（下面２ａ）に積層されて搭載されている。このため、半導体パッケージ１の厚さ内に半導体素子７の積層厚を収容するために、リードフレーム２の素子支持部４からインナーリード５までを平坦化し、その上で素子支持部４とインナーリード５とによる平坦部を樹脂封止部１５の上方側に配置している。言い換えると、リードフレーム２の下側の空間を確保するように、リードフレーム２の樹脂封止部１５からの突出部（リードの肩口）を通常より上側に位置させている。
具体的には図３に示すように、リードフレーム２の上面２ｂから樹脂封止部１５の上部までの厚さ（上側樹脂厚）Ｔ１を薄くし、リードフレーム２の下面２ａから樹脂封止部１５の下部までの厚さ（下側樹脂厚）Ｔ２を厚くしている。このような構成を適用することによって、リードフレーム２にディプレス加工を施すことなく、リードフレーム２の片面（下面２ａ）のみに半導体素子７を多段に積層して搭載することが可能となる。
例えば、リードフレーム２の厚さを１２５μｍ、第１の半導体素子７Ａと第１の接着層１０との合計厚を１１０μｍ（素子厚８５μｍ＋接着層厚２５μｍ）、第２ないし第４の半導体素子７Ｂ、７Ｃ、７Ｄの各厚さを７０μｍ、第２ないし第４の接着層１１、１２、１３の各厚さを６０μｍ、樹脂封止部１５の厚さを１０００μｍ（１ｍｍ）としたとき、樹脂封止部１５の上側樹脂厚Ｔ１を１８５μｍ、下側樹脂厚Ｔ２を６９０μｍとする。
このような構成を採用することによって、多段に積層した半導体素子７（積層厚＝４００μｍ）を、ディプレス加工を施していないリードフレーム２の片面（下面２ａ）のみに搭載することが可能となる。さらに、リードフレーム２の樹脂封止部１５からの突出部（リードの肩口）の位置を上側に設定することによって、アウターリード６の高さが高くなる。これによって、半導体パッケージ１を実装ボード等に実装した際のアウターリード６のバネ性が大きくなるため、半導体パッケージ１の実装信頼性、特に温度サイクルに対する信頼性（寿命）を向上させることができる。
さらに、リードフレーム２の半導体素子７と対向する部分（素子支持部４とインナーリード５）を平坦化しているため、樹脂封止部１５の大きさを同一とした場合で比較すると、リードフレーム２にディプレス加工を施した場合に比べて、リードフレーム２に搭載可能な半導体素子７のサイズを大きくすることができる。複数の半導体素子７の各辺を揃えて積層することによっても、リードフレーム２に搭載可能な素子サイズが増大する。これらによって、素子サイズが大きい半導体素子７の搭載が可能となる。
次に、半導体素子７のパッド配列構造とリードフレーム２の具体的な形状について述べる。第１ないし第４の電極パッド８Ａ、８Ｂ、８Ｃ、８Ｄは、それぞれ第１ないし第４の半導体素子７Ａ、７Ｂ、７Ｃ、７Ｄの外形の一辺、具体的に一方の長辺に沿って配列されている。すなわち、第１ないし第４の半導体素子７Ａ、７Ｂ、７Ｃ、７Ｄは、図４に示すように長辺片側パッド構造を有している。一方、アウターリード６は半導体素子７の対向する短辺からそれぞれ突出するように配置されている。アウターリード６は半導体パッケージ１の両短辺からそれぞれ突出している。
このため、リードフレーム２はアウターリード６を両短辺側に配置し、インナーリード５のボンディング部分を長辺側に配置する必要がある。そこで、インナーリード５はアウターリード６から半導体素子７との接続位置（半導体素子７の一方の長辺に対応する位置）に向けて引き回されている。具体的には、インナーリード５は短辺側に位置するアウターリード６と接続された部分から９０度向きを変えるように、例えば約４５度の方向に２回屈曲させて長辺側に引き回されている。このようなリードフレーム２を用いることによって、両短辺からアウターリード６を突出させた半導体パッケージ１に長辺片側パッド構造の半導体素子７を収容することが可能となる。
長辺片側パッド構造の半導体素子７は、短辺両側パッド構造の半導体素子や短辺片側パッド構造の半導体素子に比べて、素子サイズが制約されにくく、かつ接続電極数を多ピン化することができる。短辺両側パッド構造はリードフレーム２の形状を簡易化できるものの、長辺側の素子サイズが制約される。また、短辺片側パッド構造は長辺片側パッド構造に比べて接続電極数が制約される。このように、インナーリード５を引き回したリードフレーム２と長辺片側パッド構造の半導体素子７とを組合せることによって、大型で接続電極数が多い半導体素子７をリードフレーム２に搭載することが可能となる。
インナーリード５は短辺側から長辺側に引き回されているため、半導体素子７との接続部分側が動きやすい。そこで、インナーリード５の半導体素子７との接続部分の近傍を絶縁テープ１６で固定している。これによって、インナーリード５に対するボンディング性やリードフレーム２の取り扱い性を高めている。インナーリード５を約４５度の方向に２回屈曲させて生じた空間に、リードフレーム２の対向する二辺（ここでは対向する長辺）のそれぞれと連結された素子支持部４を配置している。これによって、リードフレーム２による半導体素子７の支持性を高めている。素子支持部４は貫通孔１７を設けることで、接着層１０に対する濡れ性を向上させている。
リードフレーム２はインナーリード５を短辺側から長辺側に引き回したことによって、インナーリード５の一部がリードフレーム２に搭載した半導体素子７と対向している。このような構造を有するリードフレーム２の両面に半導体素子を搭載すると、半導体素子に挟まれたリードフレーム２の隙間部分に封止樹脂を十分に充填することができないという問題が生じる。これに対して、半導体素子７はリードフレーム２の片面のみに搭載されているため、リードフレーム２の隙間部分にも封止樹脂を十分に充填することができる。これによって、封止信頼性に優れた半導体パッケージ１を提供することが可能となる。
なお、図４における金属ワイヤ１８は、インナーリード５の本数に対してアウターリード６の本数が多い場合の分岐用ワイヤである。例えば、半導体素子７の電極（チップイネーブル等）が２個であるのに対し、半導体パッケージ１としては４個の電極が必要な場合、インナーリード５で分岐（複数点へのワイヤボンディングと引き回し）できれば問題はないが、それができない場合に引戻し用のインナーリード５を配置し、これと増加分のアウターリード６とを金属ワイヤ１８で接続している。このような構造を適用することによって、各種の電極配置構造に適用することが可能となる。
次に、本発明の第２の実施形態による半導体パッケージについて、図８ないし図１４を参照して説明する。図８は第２の実施形態による半導体パッケージの平面構造を示している。図９は第１の素子群のワイヤボンディング構造、図１０は第２の素子群のワイヤボンディング構造を示している。図１１および図１２は半導体パッケージの断面構造を示している。図１３は各半導体素子に対する具体的なワイヤボンディング状態を示しており、図１４はその変形例を示している。なお、図８は樹脂封止部の図示を省略している。
これらの図に示す半導体パッケージ２１は、素子搭載用の回路基材として配線基板２２を有している。回路基材は半導体素子を搭載することが可能で、かつ回路部を有するものであればよく、配線基板２２に代えて第１の実施形態と同様にリードフレームを適用することも可能である。配線基板２２は、例えば絶縁樹脂基板の内部や表面に配線網を設けたものであり、具体的にはガラス−エポキシ樹脂やＢＴ樹脂（ビスマレイミド・トリアジン樹脂）等を使用したプリント配線基板が適用される。
配線基板２２の下面側の第１の主面２２ａには、外部接続端子２３として半田バンプ等が設けられている。ここではＢＧＡパッケージに適用する半導体パッケージ２１を示しているため、配線基板２２の下面に外部接続端子２３として半田バンプを設けている。半導体パッケージ２１はＬＧＡパッケージ等にも適用可能であり、この場合には外部接続端子２３として金属ランドが適用される。配線基板２２の上面側の第２の主面２２ｂには、素子搭載部と接続パッド２４とが設けられている。接続パッド２４は配線基板２２の配線網を介して外部接続端子２３と電気的に接続されている。接続パッド２４はワイヤボンディング時の接続部となるものである。
配線基板２２の素子搭載部上には、第１の素子群２５を構成する第１および第２の半導体素子２６Ａ、２６Ｂが順に積層されている。第１の半導体素子２６Ａは図示を省略した接着層を介して素子搭載部上に接着されており、第２の半導体素子２６Ｂは図示を省略した接着層を介して第１の半導体素子２６Ａ上に接着されている。これら半導体素子２６Ａ、２６Ｂは矩形状で同一の形状を有している。第１および第２の半導体素子２６Ａ、２６Ｂはそれぞれ第１および第２の電極パッド２７Ａ、２７Ｂが形成された電極形成面２８Ａ、２８Ｂを有し、電極形成面２８Ａ、２８Ｂを上方に向けて配置されている。
第１の素子群２５上にはスペーサ層２９を介して第２の素子群３０を構成する第３および第４の半導体素子３１Ａ、３１Ｂが順に積層されている。スペーサ層２９は、例えば図示を省略した接着層を介して第２の半導体素子２６Ｂ上に接着されている。第３の半導体素子３１Ａは図示を省略した接着層を介してスペーサ層２９上に接着されており、第４の半導体素子３１Ｂは図示を省略した接着層を介して第３の半導体素子３１Ａ上に接着されている。なお、後に詳述するように、スペーサ層２９に接着性を有する絶縁樹脂層を適用した場合には、スペーサ層２９や第３の半導体素子３１Ａの接着層は省略される。
第３および第４の半導体素子３１Ａ、３１Ｂは矩形状でかつ同一の形状を有している。これら半導体素子３１Ａ、３１Ｂはそれぞれ第３および第４の電極パッド３２Ａ、３２Ｂが形成された電極形成面３３Ａ、３３Ｂを有し、電極形成面３３Ａ、３３Ｂを上方に向けて配置されている。第４の半導体素子３１Ｂ上には第５の半導体素子３４が積層されている。第５の半導体素子３４は図示を省略した接着層を介して第４の半導体素子３１Ｂ上に接着されている。第５の半導体素子３４は他の半導体素子に比べて小形の形状を有している。第５の半導体素子３４は第２の素子群３０の一部を構成するものであってもよい。
第１ないし第４の半導体素子２６Ａ、２６Ｂ、３１Ａ、３１Ｂの具体例としては、例えばＮＡＮＤ型フラッシュメモリのような半導体メモリ素子が挙げられる。また、第５の半導体素子３４の具体例としては、例えば半導体メモリ素子のコントローラ素子が挙げられる。第１および第２の素子群２５、３０を構成する半導体素子２６、３１の数は、それぞれ複数個（少なくとも２個）であればよく、２個もしくは３個に限られるものではない。第１の素子群２５は３個以上の半導体素子２６で構成してもよい。また、第２の素子群３０は２個もしくは４個以上の半導体素子３１、３４で構成してもよい。
第１ないし第４の電極パッド２７Ａ、２７Ｂ、３２Ａ、３２Ｂは、それぞれ第１ないし第４の半導体素子２６Ａ、２６Ｂ、３１Ａ、３１Ｂの外形の一辺、具体的には一方の長辺に沿って配列されている。すなわち、第１ないし第４の半導体素子２６Ａ、２６Ｂ、３１Ａ、３１Ｂはそれぞれ長辺片側パッド構造を有している。第５の半導体素子３４は隣接する二辺に沿って配列された電極パッド３５を有している。第５の半導体素子３４はＬ型パッド構造を有している。第５の半導体素子３４は他の半導体素子と同様に、電極パッド３５が形成された電極形成面３６を上方に向けて配置されている。
長辺片側パッド構造を有する第１および第２の半導体素子２６Ａ、２６Ｂは、各電極パッド２７Ａ、２７Ｂが露出するように階段状に積層されている。すなわち、第１および第２の半導体素子２６Ａ、２６Ｂの短辺を揃え、かつ長辺を第１の電極パッド２７Ａが露出するようにずらして積層されている。第２の電極パッド２７Ｂは、第１の素子群２５と第２の素子群３０との間にスペーサ層２９を配置することで露出されている。
同様に、第３および第４の半導体素子３１Ａ、３１Ｂは、各電極パッド３２Ａ、３２Ｂが露出するように階段状に積層されている。すなわち、第３および第４の半導体素子３１Ａ、３１Ｂの短辺を揃え、かつ長辺を第３の電極パッド３２Ａが露出するようにずらして積層されている。第５の半導体素子３４は他の半導体素子より小形であるため、第４の半導体素子３１Ｂ上に第５の半導体素子３４が積層されているものの、そのままの状態で第４の電極パッド３２Ｂは露出されている。
第１ないし第４の半導体素子２６Ａ、２６Ｂ、３１Ａ、３１Ｂは、それぞれ短辺を揃え、かつ第１の半導体素子２６Ａと第３の半導体素子３１Ａの長辺、および第２の半導体素子２６Ｂと第４の半導体素子３１Ｂの長辺を揃えて積層されている。このような積層構造を適用することによって、各電極パッド２７Ａ、２７Ｂ、３２Ａ、３２Ｂを露出させた上で、配線基板２２に対する半導体素子２６、３１の占有面積の増大を抑制している。すなわち、４個の半導体素子を全て階段状に積層した場合、半導体素子の占有面積は１個の半導体素子の面積に３個分のずらした面積を加えた面積となる。
これに対し、この実施形態の素子占有面積は１個の半導体素子の面積に１個分のずらした面積を加えた面積となる。このように、複数の半導体素子を第１の素子群２５と第２の素子群３０とに分け、第１の素子群２５と第２の素子群３０との間にスペーサ層２９を配置する共に、各素子群２５、３０内の半導体素子を階段状に積層し、その上で各素子群２５、３０の配置を揃えることによって、１個のスペーサ層２９で各電極パッド２７Ａ、２７Ｂ、３２Ａ、３２Ｂを露出させた上で、配線基板２２に対する半導体素子の占有面積の増大を抑制することができる。スペーサ層２９の増加は積層厚の増大に繋がる。従って、薄型でかつ面積の増大を抑制した半導体パッケージ２１を提供することが可能となる。
第１および第２の半導体素子２６Ａ、２６Ｂの第１および第２の電極パッド２７Ａ、２７Ｂは、配線基板２２の接続パッド２４と第１の金属ワイヤ３７を介して電気的に接続されている。第１の電極パッド２７Ａと第２の電極パッド２７Ｂの電気特性や信号特性等が等しい場合には、第２の電極パッド２７Ｂに接続された金属ワイヤ３７を第１の電極パッド２７Ａに接続し、この第１の電極パッド２７Ａを介して接続パッド２４と第２の接続パッド２７Ｂとを電気的に接続することができる。この場合の金属ワイヤ３７は個々にボンディンク工程を実施して接続してもよいし、１本の金属ワイヤ３７で接続パッド２４と第１の電極パッド２７Ａと第２の電極パッド２７Ｂとを順に接続してもよい。
第３および第４の半導体素子３１Ａ、３１Ｂの電極パッド３２Ａ、３２Ｂは、同様に配線基板２２の接続パッド２４と第２の金属ワイヤ３８を介して電気的に接続されている。第２の素子群３０についても、第１の素子群２５と同様な接続構造が適用される。第５の半導体素子３４の電極パッド３５は、配線基板２２の接続パッド２４と第３の金属ワイヤ３９を介して電気的に接続されている。金属ワイヤ３７、３８、３９は一般的なＡｕワイヤやＣｕワイヤ等の金属細線で構成される。金属ワイヤ３７、３８、３９にはループ高さを低減することが可能な逆ボンディングを適用することが好ましい。
半導体素子２６、３１、３４が実装された配線基板２２の第２の主面２２ｂには、例えばエポキシ樹脂からなる樹脂封止部４０がモールド成形されている。半導体素子２６、３１、３４は、金属ワイヤ３７、３８、３９等と共に樹脂封止部４０で一体的に封止されている。これらによって、ＢＧＡやＬＧＡ等として用いられる片面積層構造の半導体パッケージ２１が構成されている。第２の実施形態の半導体パッケージ２１は、半導体メモリ素子を多段に積層して高容量化を図った半導体記憶装置に好適である。
各素子群２５、３０を構成する半導体素子２６、３１の厚さは必ずしも限定されるものではないが、それぞれ下段側の半導体素子２６Ａ、３１Ａの厚さを上段側の半導体素子２６Ｂ、３１Ｂの厚さより厚くすることが好ましい。第１の素子群２５に関しては、第１の半導体素子２６Ａはワイヤボンディング時にダメージを受けやすいと共に、配線基板２２の表面凹凸に起因して樹脂封止部４０のモールド成形時に割れが生じるおそれがあることから、その厚さは８０〜１５０μｍの範囲とすることが好ましい。
第２の素子群３０に関しては、第３の半導体素子３１Ａはボンディング部がオーバーハング状態となっており、その部分が撓むとワイヤボンディング性が低下するため、その厚さは１００〜１８０μｍの範囲とすることが好ましい。第２および第４の半導体素子２６Ｂ、３１Ｂの厚さは積層厚の増加を抑制する上で、それぞれ８０μｍ未満とすることが好ましく、さらに７０μｍ以下とすることが望ましい。これら半導体素子２６Ｂ、３１Ｂの厚さの下限値は第１の実施形態と同様である。第５の半導体素子３４の厚さは機能や積層厚の観点から適宜に選択される。
第１の素子群２５と第２の素子群３０との間に配置されるスペーサ層は、図１４に示すように、金属ワイヤ３７の素子側端部を取り込むことが可能な絶縁樹脂層４１で構成してもよい。絶縁樹脂層４１はスペーサ層としての機能に加えて、接着層としての機能を併せ持つものである。絶縁樹脂層４１は、例えばアクリル樹脂のような熱可塑性樹脂、あるいはエポキシ樹脂のような熱硬化性樹脂で構成され、その厚さは３０〜１２０μｍの範囲とすることが好ましく、さらに好ましくは５０〜１００μｍの範囲である。
なお、本発明は上記した各実施形態に限定されるものではなく、複数の半導体素子をリードフレーム等の回路基材の片面に積層して搭載した各種の半導体パッケージに適用することができる。そのような半導体パッケージも本発明に含まれるものである。また、本発明の実施形態は本発明の技術的思想の範囲内で拡張もしくは変更することができ、この拡張、変更した実施形態も本発明の技術的範囲に含まれるものである。
本発明の第１の実施形態による半導体パッケージを示す平面図である。 図１に示す半導体パッケージの正面図である。 図２のＡ部を拡大して示す図である。 第１の実施形態におけるリードフレームに半導体素子を搭載した状態を示す平面図である。 第１の実施形態におけるリードフレームの構成を示す平面図である。 第１の実施形態におけるリードフレームの全体構成を示す平面図である。 図４のＸ−Ｘ線に沿った断面図である。 本発明の第２の実施形態による半導体パッケージを示す平面図である。 図８に示す半導体パッケージにおける第１の素子群のワイヤボンディング状態を示す平面図である。 図８に示す半導体パッケージにおける第２の素子群のワイヤボンディング状態を示す平面図である。 図８のＸ−Ｘ線に沿った断面図である。 図８のＹ−Ｙ線に沿った断面図である。 第２の実施形態の半導体パッケージにおける半導体素子の積層状態とワイヤボンディング状態を示す断面図である。 図１３に示す半導体素子の積層状態の変形例を示す断面図である。
符号の説明
１，２１…半導体パッケージ、２…リードフレーム、３…リード部、４…素子支持部、５…インナーリード、６…アウターリード、７，２６，３１…半導体素子、７Ａ，２６Ａ…第１の半導体素子、７Ｂ，２６Ｂ…第２の半導体素子、７Ｃ，３１Ａ…第３の半導体素子、７Ｄ，３１Ｂ…第４の半導体素子、８，８Ａ，８Ｂ，８Ｃ，８Ｄ，２７Ａ，２７Ｂ，３２Ａ，３２Ｂ，３５…電極パッド、９，９Ａ，９Ｂ，９Ｃ，９Ｄ，２８Ａ，２８Ｂ，３３Ａ，３３Ｂ，３６…電極形成面、１０…第１の接着層、１１…第２の接着層、１２…第３の接着層、１３…第４の接着層、１４…金属ワイヤ、１４Ａ，３７…第１の金属ワイヤ、１４Ｂ，３８…第２の金属ワイヤ、１４Ｃ，３９…第３の金属ワイヤ、１４Ｄ…第４の金属ワイヤ、１５，４０…樹脂封止部、２２…配線基板、２４…接続パッド、２５…第１の素子群、２９…スペーサ層、３０…第２の素子群。

Claims (2)

  1. 素子支持部と、インナーリードとアウターリードとを有するリード部とを備え、前記素子支持部から前記インナーリードまでが平坦なリードフレームと、
    第１の電極パッドが形成された第１の電極形成面を有し、前記第１の電極形成面を下方に向けて前記リードフレームの下面側に第１の接着層を介して接着された第１の半導体素子と、
    第２の電極パッドが形成された第２の電極形成面を有し、前記第２の電極形成面を下方に向けて前記第１の半導体素子の第１の電極形成面に第２の接着層を介して接着された第２の半導体素子と、
    前記インナーリードと前記第１の電極パッドとに接続され、前記第１の半導体素子との接続側端部が前記第２の接着層内に埋め込まれた第１の金属ワイヤと、
    前記インナーリードと前記第２の電極パッドとに接続された第２の金属ワイヤと、
    前記第１および第２の半導体素子を前記第１および第２の金属ワイヤと共に封止する樹脂封止部とを具備し、
    前記第１および第２の前記電極パッドはそれぞれ前記第１および第２の半導体素子の片側の長辺に沿って配列されており、
    かつ、前記アウターリードは前記第１および第２の半導体素子の対向する短辺からそれぞれ突出するように配置されていると共に、前記インナーリードは前記アウターリードから前記第１および第２の電極パッドが配列された前記第１および第２の半導体素子の長辺に向けて引き回されていることを特徴とする半導体パッケージ。
  2. 請求項１記載の半導体パッケージにおいて、
    さらに、第３の電極パッドが形成された第３の電極形成面を有し、前記第３の電極形成面を下方に向けて前記第２の半導体素子の第２の電極形成面に第３の接着層を介して接着された第３の半導体素子と、
    第４の電極パッドが形成された第４の電極形成面を有し、前記第４の電極形成面を下方に向けて前記第３の半導体素子の第３の電極形成面に第４の接着層を介して接着された第４の半導体素子と、
    前記インナーリードと前記第３の電極パッドとに接続された第３の金属ワイヤと、
    前記インナーリードと前記第４の電極パッドとに接続された第４の金属ワイヤとを具備し、
    前記第２の金属ワイヤの前記第２の半導体素子との接続側端部は前記第３の接着層内に埋め込まれており、かつ前記第３の金属ワイヤの前記第３の半導体素子との接続側端部は前記第４の接着層内に埋め込まれており、
    前記第３および第４の電極パッドはそれぞれ前記第３および第４の半導体素子の片側の長辺に沿って配列されていることを特徴とする半導体パッケージ。
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