KR100464561B1 - 반도체 패키지 및 이것의 제조방법 - Google Patents

Abstract

본 발명은 반도체 패키지 및 이것의 제조방법에 관한 것으로서, 다수개의 반도체 칩을 적층하여 고집적화를 실현할 수 있도록, 칩탑재영역에 반도체 칩을 부착하는 동시에 또 다른 다수의 반도체 칩을 서로 엇갈리게 적층한 다음, 서로 적층된 각각의 반도체 칩의 변에 형성된 본딩패드와 부재의 와이어 본딩 영역간을 와이어로 본딩하여 달성되도록 함으로써, 종래의 공정보다 그 공정수를 크게 감소시킬 수 있고, 적어도 3개 이상의 반도체 칩을 용이하게 적층하여 구성할 수 있도록 한 반도체 패키지 및 이것의 제조방법을 제공하고자 한 것이다.

Description

반도체 패키지 및 이것의 제조방법{Semiconductor package and manufacturing method the same}

본 발명은 반도체 패키지 및 이것의 제조방법에 관한 것으로서, 더욱 상세하게는 동일한 크기를 갖는 반도체 칩을 적어도 2개 이상, 보다 바람직하게는 3개이상 적층시킨 구조의 반도체 패키지 및 이것의 제조방법에 관한 것이다.

통상적으로 반도체 패키지는 전자기기의 집약적 발달과 소형화 경향으로 인한 고집적화, 소형화, 고기능화의 추세에 따라, 칩탑재판의 저면이 외부로 노출된 구조의 반도체 패키지, 솔더볼과 같은 인출단자를 포함하는 볼 그리드 어레이 반도체 패키지, 그 밖에 리드프레임, 인쇄회로기판, 필름등의 부재를 이용하여 다양한구조의 반도체 패키지가 경박단소화로 개발되어 왔고, 개발중에 있다.

특히, 고집적화를 실현하기 위하여 종래에는 첨부한 도 7에 도시한 바와 같이 반도체 칩이 2개 이상 적층된 구조의 반도체 패키지가 개발되었는 바, 그 제조방법을 간략히 설명하면 다음과 같다.

상기 종래의 반도체 패키지 제조방법은:

1) 부재(14)의 칩탑재영역에 제 1반도체 칩(12a)을 접착수단으로 부착하는 공정과; 2) 상기 제 1반도체 칩(12a)위에 접착수단으로 보다 작은 크기의 제2반도체 칩(12b)을 부착하는 공정과; 3) 상기 제2반도체 칩(12b)위에 접착수단으로 보다 작은 크기의 제3반도체 칩(12c)을 부착하는 공정과; 4) 상기와 같이 칩 부착 공정이 완료된 후에 상기 제1,2,3반도체 칩의 본딩패드와 부재(14)의 본딩영역간을 차례로 와이어(16) 본딩하는 공정과; 5) 상기 제 1,2,3칩과, 와이어와, 부재의 본딩영역등을 외부로부터 보호하기 위하여 수지(20)로 몰딩하는 공정과, 8) 상기 부재가 인쇄회로기판인 경우 저면에 형성된 접지면에 인출단자를 부착하는 공정으로 달성된다.

그러나, 상기와 같은 방법으로 제조된 종래의 반도체 패키지는 다음과 같은 단점이 있다.

1) 가장 아래쪽의 제 1반도체 칩의 크기가 가장 크고, 그 위쪽에 적층된 제 2반도체 칩이 그 다음으로 크고, 가장 위쪽에는 가장 작은 제 3반도체 칩이 적층되는 바, 계속해서 보다 작은 크기의 반도체 칩이 적층되기 때문에, 그 크기의 한계성에 따라 통상 3개 이상의 칩을 적층시켜 구성하는데는 한계가 있다.

2) 또한, 와이어 본딩되는 칩의 본딩패드 위치가 같기 때문에 동일한 크기와 종류와 용량을 갖는 반도체 칩을 적층 구성하는 것이 불가능하였다.

3) 상술한 바와 같이, 제 1,2,3,칩 부착공정을 완료한 후에 와이어 본딩공정을 실시하는 바, 위쪽으로 갈수록 칩의 크기가 작아지기 때문에 본딩되는 와이어의 길이가 길어지는 단점이 있다.

한편, 첨부한 도 8에 도시한 바와 같이, 동일한 크기의 반도체 칩을 적층한 구조의 반도체 패키지가 제안되었으나, 이러한 반도체 패키지는 적층된 칩 사이에 접착제와 같은 소정 두께의 비전도성 자재(22)가 배치되기 때문에 반도체 패키지의 두께가 두꺼워지고, 그 제조공정이 상술한 바와 같이 제 1칩 부착공정→와이어 본딩공정→제 1칩상에 비전도성 자재 부착공정→제 2칩 부착공정→와이어 본딩공정→제 2칩상에 비전도성 자재 부착공정→제 3칩 부착공정→와이어 본딩공정등이 반복 진행되어, 각 공정간에 자재를 이동하는데 불편함이 있고 작업의 공수가 많이 드는 단점이 있다.

따라서, 본 발명은 상기와 같은 점을 감안하여, 다수개의 반도체 칩을 적층하여 고집적화를 실현할 수 있도록, 칩탑재영역에 반도체 칩을 부착하는 동시에 또 다른 다수의 반도체 칩을 서로 엇갈리게 적층한 다음, 서로 적층된 각각의 반도체 칩의 변에 형성된 본딩패드와 부재의 와이어 본딩 영역간을 와이어로 본딩하여 달성되도록 함으로써, 종래의 공정보다 그 공정수를 크게 감소시킬 수 있고, 적어도 3개 이상의 반도체 칩을 용이하게 적층하여 구성할 수 있도록 한 반도체 패키지 및 이것의 제조방법을 제공하는데 그 목적이 있다.

도 1은 본 발명에 따른 반도체 패키지의 일실시예를 나타내는 단면도,

도 2는 본 발명에 따른 반도체 패키지의 다른 실시예를 나타내는 단면도,

도 3은 본 발명에 따른 반도체 패키지의 또 다른 실시예를 나타내는 단면도,

도 4는 본 발명에 따른 반도체 패키지의 또 다른 실시예를 나타내는 단면도,

도 5는 본 발명에 따른 반도체 패키지의 또 다른 실시예를 나타내는 단면도,

도 6은 본 발명에 따른 반도체 패키지의 제조방법을 나타내는 분리사시도,

도 7와 도 8은 종래의 반도체 패키지를 나타내는 단면도.

<도면의 주요 부분에 대한 부호의 설명>

10 : 반도체 패키지 12a : 제 1반도체 칩

12b : 제 2반도체 칩 12c : 제 3반도체 칩

12d : 제 4반도체 칩 14 : 부재

16 : 와이어 18 : 접착수단

20 : 수지 22 : 비전도성 자재

이하, 첨부도면을 참조로 본 발명을 상세하게 설명하면 다음과 같다.

본 발명의 반도체 패키지는 반도체 칩 탑재영역을 가지면서 인출수단이 구비된 부재(14)와, 이 부재(14)상의 칩탑재영역에서부터 양측 상면에 형성된 본딩패드가 노출되도록 접착수단(18)에 의하여 서로 엇갈리게 적층된 다수의 반도체 칩(12a,12b,12c,12d)과, 상기 부재(14)의 와이어 본딩영역과 상기 다수의 반도체 칩(12a,12b,12c,12d)의 본딩패드간에 연결된 와이어(16)와, 상기 반도체칩(12a,12b,12c,12d)들과 와이어(16)등을 외부로부터 보호하기 위하여 몰딩된 수지(20)로 구성된 것을 특징으로 한다.

또한, 상기 접착수단(18)으로 접착테이프가 사용되고, 상기 와이어(16)의 높이는 반도체 칩의 두께와 접착수단의 높이를 합한 것보다 낮게 위치된다.

본 발명의 반도체 패키지 제조방법은 부재(14)상에 형성되어 있는 칩탑재영역에 접착테이프(18)를 사용하여 양측 상면에 형성된 본딩패드가 노출되도록 다수의 반도체 칩(12a,12b,12c,12d)을 서로 엇갈리게 접착수단을 매개로 적층 부착하는 공정과, 다수의 반도체 칩(12a,12b,12c,12d)중 가장 밑에 적층된 칩(12a)의 본딩패드를 시작으로 가장 위쪽에 적층된 칩(12d)의 본딩패드까지 상기 부재(14)의 본딩영역과 와이어(16)로 본딩하는 공정과, 상기 다수의 칩(12a,12b,12c,12d)과 와이어(16)등을 수지(20)로 몰딩하는 공정으로 이루어진 것을 특징으로 한다.

특히, 상기 부재(14)상에 제 1반도체 칩(12a)과 제2반도체 칩(12b)을 부착하는 공정과, 상기 부재의 본딩영역과 제1,2반도체 칩(12a)(12b)의 본딩패드간을 와이어 본딩하는 공정이 별도로 진행되고, 상기 제 3반도체 칩(12c)과 제 4반도체(12d)을 부착하는 공정과 상기 부재의 본딩영역과 제3,4반도체 칩(12c)(12d)의 본딩패드간을 와이어 본딩하는 공정도 별도로 진행되는 것을 특징으로 한다.

이때, 상기 각각의 반도체 칩의 저면에는 웨이퍼 상태에서부터 접착수단이 일체로 부착된 상태이다.

여기서 본 발명에 따른 반도체 패키지와 이것의 제조방법을 실시예로서 첨부한 도면을 참조로 더욱 상세하게 설명하면 다음과 같다.

첨부한 도 1은 본 발명에 따른 반도체 패키지의 일실시예를 나타내는 단면도로서, 도면부호 12는 직사각형의 반도체 칩으로서, 양측 상면, 즉 짧은 변쪽 상면에 와이어가 본딩되는 본딩패드가 형성되어 있다.

본 발명에서는 인쇄회로기판을 이용한 반도체 패키지를 주로 설명하지만, 리드프레임을 이용한 반도체 패키지도 첨부한 도 5에 도시한 바와 같이 동일한 방법으로 적용된다.

첨부한 도 6에 도시한 바와 같이 상기 부재(리드프레임 또는 인쇄회로기판등)상에 형성된 칩탑재영역에 제 1반도체 칩(12a)을 접착테이프(18)와 같은 접착수단을 사용하여 부착시키고, 다시 상기 제 1반도체 칩(12a)상에 접착테이프(18)를 사용하여 제 2반도체 칩(12b)을 수직으로 엇갈리게 배치하여 부착시킨다.

특히, 웨이퍼 상태의 저면에 접착테이프가 부착되어 있는 바, 이를 소잉하여 그대로 부재의 칩탑재영역에 부착하는 것이 바람직하다.

상기와 같은 방식으로, 제 2반도체 칩(12b)위로 제 3반도체 칩(12c), 제 4반도체 칩(12d)를 차례로 엇갈리게 부착하는 바, 적어도 3개 이상의 반도체 칩을 접착테이프(18)를 사용하여 부착시킨다.

다음으로, 상기와 같이 3층 이상으로 적층된 반도체 칩의 본딩패드와, 상기 부재(14)상에 형성된 와이어 본딩 영역간을 와이어(16)로 본딩시키게 되는데, 가장 아래쪽의 적층된 반도체 칩(12a)의 본딩패드를 시작으로 가장 위쪽의 반도체 칩의 본딩패드를 끝으로 와이어 본딩을 하게 된다.

다음으로, 상기와 같이 적층된 반도체 칩(12a,12b,12c,12d)과, 부재(14)의 와이어 본딩 영역과 칩의 본딩패드간을 연결하고 있는 와이어(16)등을 외부로부터 보호하기 위하여 수지(20)로 몰딩을 하게 된다.

한편, 첨부한 도 2는 본 발명에 따른 반도체 패키지의 다른 실시예를 나타내는 단면도로서, 반도체 칩을 4개 이상 적층시켜 구성할 수 있는 바, 그 예로서 첨부한 도 2는 6개의 반도체 칩이 엇갈리게 배치되어 제조된 상태를 보여주는 것이다.

또한, 첨부한 도 3은 본 발명에 따른 반도체 패키지의 또 다른 실시예를 나타내는 단면도로서, 반도체 칩으로부터의 신호를 용이하게 입출력할 수 있도록 부재(14)를 적층하여 제조할 수 있다.

즉, 적층된 부재(14)중 상부쪽 부재상에 형성된 전도성패턴(파워용, 접지용, 신호용등)이 칩의 본딩패드와 와이어 본딩되는 바, 이때 와이어의 길이가 짧아지게 되는 동시에 칩으로부터의 신호를 빠르게 전달할 수 있는 효과를 얻어낼 수 있다.

여기서 첨부한 도 4를 참조로 본 발명의 또 다른 실시예를 설명하면 다음과 같다.

상기 부재(14)상의 칩탑재영역에 제 1반도체 칩(12a)을 접착테이프와 같은 접착수단(18)으로 부착하고, 제 1반도체 칩(12a)위로 제 2반도체 칩(12b)을 접착수단(18)으로 부착하는 바, 제 2반도체 칩(12b)은 제 1반도체 칩(12a)의 면적보다 작은 것이 적층된다.

이어서, 상기 제 1반도체 칩(12a)의 본딩패드와 부재(14)의 와이어 본딩 영역간을 와이어(16)로 본딩한 다음, 제 2반도체 칩(12b)의 본딩패드와 부재(14)의 와이어 본딩 영역간을 와이어(16)로 본딩을 한다.

다음으로, 상기 제 2반도체 칩(12b)의 위로 소정의 두께로 이루어진 비전도성 자재(22)를 부착하고, 이 비전도성 자재(22)위로 제 3반도체 칩(12c)을 부착하는 동시에 제 3반도체 칩(12c) 위로 제 4반도체 칩(12d)을 적층 부착시킨다.

마찬가지로, 상기 제 3반도체 칩(12c)과 제 4반도체 칩(12d)의 본딩패드와, 부재(14)상의 와이어 본딩 영역간을 와이어(16)로 본딩을 한 후, 마지막으로 상기 각각의 반도체 칩(12a,12b,12c,12d)과, 와이어(16)등을 외부로부터 보호하기 위하여 수지(20)로 몰딩을 한다.

한편, 첨부한 도 4에 도시한 반도체 패키지에서 제 1반도체 칩(12a)과 제3반도체(12c) 칩, 그리고 제 2반도체 칩(12b)와 제 4반도체 칩(12d)의 크기는 서로 동일한 크기를 적용할 수 있다.

이상에서 본 바와 같이, 본 발명에 따른 반도체 패키지와 이것의 제조방법에 의하면, 종래에 적층형 반도체 패키지는 제 1칩 부착공정→와이어 본딩공정→제 1칩상에 비전도성 자재 부착공정→제 2칩 부착공정→와이어 본딩공정→제 2칩상에 비전도성 자재 부착공정→제 3칩 부착공정→와이어 본딩공정이 반복 진행되어 제조 공정이 복잡한 반면에, 본원발명은 다수의 칩을 적층되게 부착하는 공정을 진행한 다음, 각각의 칩의 본딩패드와 부재의 본딩영역간을 와이어로 본딩하는 공정을 진행하기 때문에 종래에 칩 부착 공정라인과 와이어 본딩 공정 라인간을 오가며 작업을 진행하던 불편함이 배제되어 공수가 크게 절감되는 효과가 있다.

또한, 종래에는 칩간의 부착수단이 칩의 두께와 거의 같은 비전도성 자재에 의하여 부착됨에 따라 반도체패키지의 두께가 두꺼워지는 반면에 본원발명은 칩간의 부착수단이 접착테이프로 사용됨에 따라 반도체 패키지의 두께를 현격히 줄일 수 있는 장점이 있다.

Claims (6)

1. 인출수단을 저면에 갖는 부재의 칩탑재영역에 칩이 적층 구성되는 반도체 패키지에 있어서,

   각 칩(12a,12b,12c,12d)의 양변쪽에 형성된 본딩패드가 위쪽으로 노출되도록 상기 칩탑재영역에 십자형으로 엇갈리게 배치되어 적층 부착되는 다수의 반도체 칩(12a,12b,12c,12d)과; 상기 부재(14)의 와이어 본딩영역과 상기 다수의 반도체 칩(12a,12b,12c,12d)의 본딩패드간에 연결된 와이어(16)와; 상기 반도체 칩(12a,12b,12c,12d)들과 와이어(16)등을 외부로부터 보호하기 위하여 몰딩된 수지(20)을 포함하여 구성된 것을 특징으로 하는 반도체 패키지.
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4. 웨이퍼 상태에서부터 그 저면에 접착테이프가 부착된 다수의 칩을 구비하는 공정과;

   부재(14)상에 형성되어 있는 칩탑재영역에 제1반도체 칩(12a)과 제2반도체 칩(12b)을 접착테이프(18)를 사용하여 십자형 엇갈림 배치로 적층 부착하여, 상기 제1반도체칩(12a)의 양변쪽 본딩패드와 상기 제2반도체 칩(12b)의 양변쪽 본딩패드가 위로 노출되게 하는 공정과;

   상기 제1반도체 칩(12a)의 본딩패드와 부재(14)의 본딩영역, 그리고 상기 제2반도체 칩(12b)의 본딩패드와 부재(14)의 본딩영역 간을 와이어(16)로 1차 본딩하는 공정과;

   상기 제2반도체 칩(12b)의 상면에 제3반도체 칩(12c)과 제4반도체 칩(14d)을 접착테이프(18)를 사용하여 계속 엇갈림 배치로 적층 부착하여, 제3반도체칩(12c)의 양변쪽 본딩패드와 상기 제4반도체 칩(12d)의 양변쪽 본딩패드가 위로 노출되게 하는 공정과;

   상기 제3반도체 칩(12c)의 본딩패드와 부재(14)의 본딩영역, 그리고 상기 제4반도체 칩(12d)의 본딩패드와 부재(14)의 본딩영역 간을 와이어(16)로 2차 본딩하는 공정과;

   상기 다수의 칩(12a,12b,12c,12d)과 와이어(16) 등을 수지(20)로 몰딩하는 공정으로 이루어진 것을 특징으로 하는 반도체 패키지 제조방법.
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