KR20020056283A - 적층형 멀티칩 반도체 패키지의 구조 및 그 제조 방법 - Google Patents

적층형 멀티칩 반도체 패키지의 구조 및 그 제조 방법 Download PDF

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Abstract

본 발명은 멀티칩 반도체 패키지(MCP:Multi Chip Package) 및 그 제조방법에 관한 것으로써, 각 반도체 칩의 크기에 상관없이 다중 적층이 가능하도록 구성한 새로운 형태의 적층형 멀티칩 반도체 패키지를 제공하기 위한 것이다.
이를 위해 본 발명은 둘 이상의 반도체 칩을 적층한 상태로써 패키징하는 멀티칩 패키지에 있어서, 상기 각 반도체 칩 사이에 최소 하부 반도체 칩의 본딩 패드(bonding pad)에 본딩되는 본딩 와이어(bonding wire)의 루프(loop) 높이에 비해 높은 크기를 가지는 너빈을 삽입하여 구성됨을 특징으로 하는 적층형 멀티칩 반도체 패키지의 구조가 제공된다.
또한, 본 발명에 따른 적층형 멀티칩 반도체 패키지를 제조하기 위해 하부 반도체 칩을 기판(substrate) 상에 부착하는 단계; 상기 하부 반도체 칩의 상면에 최소 하나 이상의 너빈을 상호 대칭되도록 부착하는 단계; 상기 하부 반도체 칩과 기판의 각 본딩 패드 영역을 와이어로써 본딩하는 단계; 상기 하부 반도체 칩의 상면에 부착된 각 너빈의 상측에 상부 반도체 칩을 부착하여 상기 상부 반도체 칩을 적층하는 단계; 상기 상부 반도체 칩과 기판의 해당 본딩 패드 영역을 와이어로써 본딩하는 단계; 각 반도체 칩이 적층된 상태로써 기판 상에 실장된 결합체의 봉지를 수행하는 단계:가 포함되어 순차적으로 진행되는 방법을 제시한다.

Description

적층형 멀티칩 반도체 패키지의 구조 및 그 제조 방법{STRUCTURE OF STACK TYPE MULI CHIP SEMICONDUCTOR PACKAGE AND MANUFACTURE METHOD THE SAME}
본 발명은 멀티칩 반도체 패키지(MCP:Multi Chip Package) 및 그 제조방법에 관한 것으로써, 더욱 상세하게는 각 반도체 칩의 크기에 상관없이 다중 적층이 가능하도록 구성된 새로운 형태의 적층형 멀티칩 반도체 패키지에 관한 것이다.
일반적으로, 반도체 산업에서 집적회로에 대한 패키징 기술은 소형화에 따른 요구 및 실장 신뢰성을 만족시키기 위해 지금까지 계속 발전해오고 있다.
즉, 소형화에 대한 요구는 칩 스케일에 근접한 패키지에 대한 개발을 가속화시키고 있으며, 실장 신뢰성에 대한 요구는 실장 작업의 효율성 및 실장 후의 기계적·전기적 신뢰성을 향상시킬 수 있는 패키지 제조 기술에 대한 중요성을 부각시키고 있다.
한편, 일반적으로 반도체 칩는 집적회로가 형성된 웨이퍼 상태에서 낱개의 칩으로 각각 분리된 후, 이것을 플라스틱 패키지나 세라믹 패키지에 탑재하여 기판에의 실장이 용이하도록 조립하는 패키징 공정을 거치게 된다.
이와 같이 행해지는 반도체 칩에 대한 패키징 공정의 주 목적은 기판이나 소켓에 실장하기 위한 형상의 확보와 기능보호에 있다고 할 수 있다.
또한, 최근에는 집적회로의 고집적화에 따라 다핀화, 미세조립기술, 또 실장 형태의 다양화에 따른 패키지의 다종류화 등, 조립공정과 관련된 기술도 각각 세분된 분야에 따라 크게 변화하고 있다.
반도체 조립공정의 개요에 대해 현재 가장 많이 사용되고 있는 플라스틱 타입의 반도체 칩를 예로 들어 설명하면 다음과 같다.
먼저, 전기적 회로가 형성된 웨이퍼를 각각의 단일 칩으로 분리하는데, 이때 Si(실리콘)는 모스경도 7로서 딱딱하고 깨지기 쉬운 성질을 갖고 있으므로 웨이퍼의 제조시 미리 분리할 라인에 절단하기 위한 물질을 넣어두고 이 분리라인을 따라 브레이크 응력을 가해 파괴, 분리시키는 방법을 취하는 경우가 많다.
또한, 분리된 각각의 반도체 칩은 리드프레임의 다이패드에 본딩되고, 이 때의 접합방법은 Au-Si 공정(共晶)법, 납땜법, 수지접착법 등이 있으며 용도에 따라 알맞은 방법이 선택되어 사용된다.
한편, 전술한 바와 같이 반도체 칩을 리드프레임의 다이패드에 접착하는 목적은 조립이 완료된 후 기판에 실장시키기 위해서 뿐만 아니라, 전기적 입출력 단자나 어스(earth)를 겸하는 일도 있으며 소자의 동작시 발생하는 열의 방열통로로서도 필요로 하는 경우가 있기 때문이다.
상기와 같이 반도체 칩을 본딩한 후에는 칩의 본딩패드와 리드프레임의 인너리드를 와이어로 본딩하므로써 연결하게 되며, 와이어 본딩의 방법으로 플라스틱 봉함 패키지에는 일반적으로 골드 와이어를 사용한 열압착법 또는 열압착법과 초음파법을 혼용한 방법이 주로 이용되고 있다.
또한, 와이어 본딩에 의해 반도체 칩과 인너리드가 전기적으로 연결된 후에는 칩을 고순도의 에폭시 수지를 사용하여 성형 봉합하므로써 몰드바디를 형성시키는 몰딩공정이 수행되는데, 이 때 사용되는 에폭시 수지는 집적회로의 신뢰성을 좌우하는 중요한 요소이며, 수지의 고순도화와 몰딩시 집적회로에 주어지는 응력을 저감시키기 위한 저응력화 등의 개선이 추진되고 있다.
그리고, 상기한 공정이 완료된 후에는 IC 패키지를 소켓이나 기판에 실장하기 위해 아웃터리드(outer lead)를 소정의 형상으로 절단하고 성형하는 공정이 행해지며, 아웃터리드에는 실장접합성(납땜성)을 향상시키기 위해 도금이나 납 딥(dip)이 처리된다.
한편, 반도체 패키지는 실장형태 및 리드형태에 따라 여러 가지 유형으로 나뉘는데, 패키지의 대표적인 예로써 전술한 DIP(Dual Inline Package)외에 QFP(Quad Flat Package), TSOP(Thin Small Outline Package), BGA(Ball Grid Array Package), MCP(Multi Chip Package) 등이 있으며, 계속 다핀화 또는 경박단소(輕薄短小)화 되고 있다.
상기한 각 패키지 타입중, 멀티칩 반도체 패키지(MCP;Multi Chip Package)는 패키지 하나에 두 개 이상의 칩이 들어간 패키지로써, 각 반도체 칩을 수평으로 배열한 형태(수평 배열형 MCP)와, 도시한 도 1과 같은 수직으로 배열한 형태(적층형 MCP)의 구성이 있다.
이 때, 상기 적층형 MCP는 하부에 위치되는 반도체 칩(11)과 상부에 적층되는 반도체 칩(12)의 상대적인 크기에 따라 제작할 수 없는 경우가 많이 발생된 문제가 있다.
즉, 하부 반도체 칩(11)에 비해 상부 반도체 칩(12)이 같거나 클 경우 하부 반도체 칩(11)의 본딩 패드(11a)에 와이어(13)를 본딩할 수 없어 그 제조가 불가능하다.
이에 상부 반도체 칩(12)은 상기 하부 반도체 칩(11)의 본딩 패드(11a) 영역 내에 위치될 수 있도록 그 크기가 설정되어야만 하지만 통상적으로 각 제조 업체마다 각기 다름에 따라 호환이 극이 어려운 문제점을 유발하였다.
또한, 그 제조 공정 상에서도 하부 칩의 상면에 상부 칩을 정확히 올려놓아야 함에 따른 제어의 곤란함과, 상호간의 적층시 사용하는 페이스트 접착제(14)의 누설로 인하여 상기 하부 칩의 본딩 패드 영역이 상기 페이스트 접착제에 덮혀 와이어 본딩의 불량을 유발하는 문제점 역시 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로써, 멀티칩 반도체 패키지를 구성하는 각 반도체 칩의 크기에 구여받지 않고 그 제조가 가능한 새로운 구조의 멀티칩 반도체 패키지 및 이 패키지의 제조 방법을 제공하는데 그 목적이 있다.
도 1 은 종래 멀티칩 반도체 패키지의 구조를 개략적으로 나타낸 구성도
도 2 는 본 발명에 따른 적층형 멀티칩 반도체 패키지의 구조를 나타낸 구성도
도 3a 내지 도 3f 는 본 발명에 따른 적층형 멀티칩 반도체 패키지의 제조 과정을 그 순서에 따라 개략적으로 나타낸 과정도
도 4a 내지 도 4e 는 본 발명에 따른 적층형 멀티칩 반도체 패키지의 제조 과정에 대한 다른 실시예를 그 순서에 따라 개략적으로 나타낸 과정도
도면의 부호에 대한 간략한 설명
110. 하부 반도체 칩120. 상부 반도체 칩
130. 와이어140. 페이스트 접착제
150. 너빈160. 기판
111,121,161. 본딩 패드
상기한 목적을 달성하기 위한 본 발명의 형태에 따르면 둘 이상의 반도체 칩을 적층한 상태로써 패키징하는 멀티칩 반도체 패키지에 있어서, 상기 각 반도체 칩 사이에 최소 하부 반도체 칩의 본딩 패드에 본딩되는 본딩 와이어의 루프 높이에 비해 높은 크기를 가지는 너빈을 삽입하여 구성됨을 특징으로 하는 적층형 멀티칩 반도체 패키지의 구조가 제공된다.
또한, 본 발명에 따른 적층형 멀티칩 반도체 패키지의 제조를 위한 제조 방법에 따르면 하부 반도체 칩을 기판 상에 부착하는 단계; 상기 하부 반도체 칩의 상면에 최소 하나 이상의 너빈을 상호 대칭되도록 부착하는 단계; 상기 하부 반도체 칩과 기판의 각 본딩 패드 영역을 와이어로써 본딩하는 단계; 상기 하부 반도체칩의 상면에 부착된 각 너빈의 상측에 상부 반도체 칩을 부착하여 상기 상부 반도체 칩을 적층하는 단계; 상기 상부 반도체 칩과 기판의 해당 본딩 패드 영역을 와이어로써 본딩하는 단계; 각 반도체 칩이 적층된 상태로써 기판 상에 실장된 결합체의 봉지를 수행하는 단계:가 포함되어 순차적으로 진행되는 방법을 제시한다.
이하, 도시한 도 2 내지 도 6e를 참조하여 본 발명에 따른 실시예를 더욱 구체적으로 설명하면 하기와 같다.
우선, 도시한 도 2는 본 발명의 멀티칩 반도체 패키지 구조를 나타내고 있다.
즉, 본 발명 멀티칩 반도체 패키지는 각 반도체 칩(110)(120) 사이에 최소 하부 반도체 칩(110)의 본딩 패드(Bonding pad)(111)에 본딩되는 본딩 와이어(Bonding wire)(130)의 루프 높이(Loop height)(H)에 비해 높은 크기를 가지는 너빈(Nubbin)(150)을 삽입하여 구성된 것을 제시하고 있다.
이 때, 상기 너빈(150)은 하부 반도체 칩(110)과 상부 반도체 칩(120) 상호간의 접착 고정이 가능하도록 소정의 접착성을 가지는 재질로 형성한다.
이와 같은 본 발명의 구조는, 상부에 적층되는 상부 반도체 칩(120)이 하부에 위치된 하부 반도체 칩(110)과 그 넓이가 동일하거나 유사하더라도 멀티칩 패키지의 형태로 구현할 수 있도록 하기 위한 것이다.
하지만, 상부 반도체 칩(120)과 기판(160)과의 와이어(130) 본딩이 원활히 수행될 수 있기 위해서는 상기 기판(160)의 본딩 패드(161) 영역내로 상기 상부 반도체 칩(120)의 크기를 결정함이 바람직하다.
이 때, 본 발명의 구성에서 제공되는 기판은 굳이 통상적인 PCB(Printed Circuit Board)이 아닌 회로패턴이 형성된 필름(Film)이어도 무방하다.
그리고, 상기에서 너빈(150)은 최소 둘 이상 하부 반도체 칩(110)의 상면에 상호 대칭되도록 삽입하며, 바람직하기로는 하부 반도체 칩(110)의 본딩 패드(111) 내부에 위치되는 영역 중 각 모서리 부위에 각각 하나씩을 부착함이 더욱 안정적인 실장 효과를 얻을 수 있다.
하기에서는 전술한 본 발명 멀티칩 반도체 패키지를 제조하는 방법의 일 실시예에 관하여 도시한 도 3a 내지 도 3f의 각 제조 과정에 따른 구성도를 참조하여 보다 구체적으로 설명하기로 한다.
우선, 도시한 도 3a와 같이 특정 반도체 칩(110)을 기판의 상면에 부착하는 다이 어태치(Die Attach) 공정을 수행한다.
이 때, 상기 반도체 칩(110)의 저면과 기판(160)의 상면 사이에는 페이스트 접착제(140)가 도포됨으로써 상호간의 접착이 이루어진다.
상기와 같은 반도체 칩(110)과 기판(160)의 접착이 완료되면 도시한 도 3b와 같이 상기 반도체 칩(110)의 상면 중 본딩 패드(111) 영역의 내측에 다수의 너빈(150)을 부착한다.
이 때, 상기 반도체 칩(110)의 상면에는 각종 회로 패턴의 보호를 위한 절연성의 폴리이미드 층(Polyimide Layer)(112)이 위치됨에 따라 각 너빈(150)의 부착에 따른 각종 회로 패턴의 손상이 방지됨은 이해 가능하다.
그리고, 상기한 과정이 완료되면 도시한 도 3c와 같이 상기 반도체 칩(110)과 기판(160)의 각 본딩 패드(111)(161) 영역을 상호 와이어(130)로써 본딩하는 와이어 본딩 공정을 수행한다.
상기에서 와이어 본딩을 수행하는 단계와 각 너빈의 부착을 수행하는 단계는 그 순서가 반드시 전술한 바와 같은 순서에 의해 진행될 수 있는 것 만은 아니며, 와이어 본딩 후 해당 반도체 칩의 상면에 너빈을 부착하여도 무방하다.
이와 같은 상태에서 도시한 도 3d와 같이 기판(160) 상에 실장된 반도체 칩(110)의 상부에 별도의 반도체 칩(120)을 적층한다.
이 때, 상기 기판(160) 상에 실장된 반도체 칩(110)은 하부 반도체 칩이 되고, 상기 하부 반도체 칩의 상면에 적층되는 별도의 반도체 칩(120)은 상부 반도체 칩이 된다.
그리고, 상기 하부 반도체 칩(110)의 상면에 부착된 각 너빈(150)은 상기 하부 반도체 칩(110)과 상부 반도체 칩(120) 사이에 삽입된 상태로써 각 반도체 칩(110)(120) 상호간을 소정 거리 이격시키는 역할을 수행하게 됨과 더불어 각 반도체 칩 상호간의 접착을 위한 접착제로써의 역할을 수행하게 된다.
그리고, 전술한 과정이 완료되면 도시한 도 3e와 같이 상부 반도체 칩(120)과 이에 대응하는 기판(160)의 각 본딩 패드(121)(161) 영역을 와이어로써 본딩하는 와이어 본딩 공정을 수행하고, 도시한 도 3f와 같이 전술한 각 과정에 의해 완성된 결합체(기판과 상,하부 반도체 칩 간의 결합체)의 와이어(130) 및 각 회로 패턴 등을 봉지하는 과정을 수행한다.
이 때, 상기 결합체를 봉지하는 방법은 통상적인 몰딩 컴파운드를 이용하는트랜스퍼 몰딩(transfer molding) 방법과 액상 에폭시를 이용하는 인캡슐래이션(encapsulation) 방법 뿐만 아니라 여타의 다양한 방법이 있을 수 있음으로 굳이 어느 한 봉지 방법으로만 한정하지는 않는다.
이후, 회로 기판 저면의 각 단자에 솔더볼(170)을 부착하여 통전시킴으로써 도시한 도 2와 같은 본 발명에 따른 멀티칩 반도체 패키지의 제조가 완료된다.
한편, 본 발명의 멀티칩 반도체 패키지를 이루기위해 적용되는 너빈(150)은 별도의 공정을 거쳐 개별적으로 제조한 후 전술한 바와 같은 패키징 과정에서 사용하여도 무방하나 그 개별적인 너빈을 하부 반도체 칩(110)의 상면에 정확히 부착하여야만 하는 곤란함이 있다.
이에 본 발명 멀티칩 반도체 패키지의 제조 방법에 따른 다른 실시예에서는 하부 반도체 칩을 제조하는 과정 중 소잉(Sawing) 공정을 수행하지 않은 웨이퍼 상태에서 각 설정 위치에 각 너빈을 형성한 후 상기 소잉 공정을 거쳐 각각의 하부 반도체 칩을 제조하는 방법을 제시한다.
이를 도시한 도 4a 내지 도 4e를 참고하여 보다 구체적으로 설명하면 다음과 같다.
우선, 도시한 도 4a와 같이 웨이퍼(wafer) 상태로 존재하는 각 반도체 칩의 상면에 너빈 필름 라미네이션(151)과 스핀 코팅을 이용한 감광제(Photo Resist)(152)를 순차적으로 도포한다.
이 상태에서 도시한 도 4b와 같이 포토 마스크를 이용하여 감광제(152)에 소정의 패턴을 형성시키고, 도 4c와 같이 상기 패턴이 형성된 너빈 필름(151)의 부위를 제외한 여타 부위를 에칭으로 제거한다.
이에 본 발명에서 제공되는 너빈 구조의 패턴이 완성된다.
이후, 도시한 도 4d와 같이 각 너빈의 상면에 부착된 감광제를 제거하고, 도시한 도 4e와 같이 소잉 공정을 통해 각각의 반도체 칩을 개별적으로 분리한다.
이후 과정은 기 전술한 일 실시예에서와 동일하다.
즉, 기판 상에 하부 반도체 칩을 실장, 하부 반도체 칩과 기판의 해당 본딩 패드 영역을 와이어로써 본딩, 너빈 필름의 상면에 상부 반도체 칩을 부착, 상부 반도체 칩과 기판의 해당 본딩 패드 영역을 와이어로써 본딩, 각 반도체 칩이 적층된 상태로써 기판 상에 실장된 결합체의 봉지 등의 과정을 순차적으로 수행함으로써 본 발명에 따른 멀티칩 반도체 패키지가 완성된다.
한편, 상기 과정에서 에칭 공정 후 너빈 필름 상면에 남아 있는 감광제의 제거는 소잉 공정 전에 수행하거나 상기 소잉 공정 후에 수행하거나, 혹은 상부 반도체 칩을 부착하는 과정에서 수행할 수 있으며, 굳이 특정한 과정에서만 상기 감광제의 제거를 수행하는 것으로 한정하지는 않는다.
이상에서 설명한 바와 같이 본 발명은 각 반도체 칩의 크기에 구여받지 않고 그 제조가 가능한 새로운 구조의 멀티칩 반도체 패키지를 제공함으로써 다양한 반도체 칩의 사용이 가능하게 되어 호환성이 향상된 효과가 있다.
또한, 본 발명은 본 발명에 따른 새로운 형태의 멀티칩 반도체 패키지를 제조 하기 위한 방법을 제시함으로써 그 제조가 간단히 이루어질 수 있게 되고, 또한, 본 발명의 다른 실시예로 제시된 하부 반도체 칩의 제조 방법을 통해 다수의 하부 반도체 칩에 각각의 너빈 부착 과정을 한번의 과정으로 수행될 수 있게 됨으로써 제조 시간의 단축을 이룰 수 있게 된 효과 역시 있다.

Claims (6)

  1. 둘 이상의 반도체 칩을 적층한 상태로써 패키징하는 멀티칩 반도체 패키지에 있어서,
    상기 각 반도체 칩 사이에 최소 하부 반도체 칩의 본딩 패드에 본딩되는 본딩 와이어의 루프 높이에 비해 높은 크기를 가지는 너빈을 삽입하여 구성됨을 특징으로 하는 적층형 멀티칩 반도체 패키지의 구조.
  2. 제 1 항에 있어서,
    너빈은 하부 반도체 칩과 상부 반도체 칩 상호간의 접착 고정이 가능하도록 소정의 접착성을 가지는 재질로 구성함을 특징으로 하는 적층형 멀티칩 반도체 패키지의 구조.
  3. 제 1 항에 있어서,
    너빈은 최소 둘 이상 하부 반도체 칩의 상면에 상호 대칭되도록 삽입하여 이루어짐을 특징으로 하는 적층형 멀티칩 반도체 패키지의 구조.
  4. 하부 반도체 칩을 기판 상에 부착하는 단계;
    상기 하부 반도체 칩의 상면에 최소 하나 이상의 너빈을 상호 대칭되도록 부착하는 단계;
    상기 하부 반도체 칩과 기판의 각 본딩 패드 영역을 와이어로써 본딩하는 단계;
    상기 하부 반도체 칩의 상면에 부착된 각 너빈의 상측에 상부 반도체 칩을 부착하여 상기 상부 반도체 칩을 적층하는 단계;
    상기 상부 반도체 칩과 기판의 해당 본딩 패드 영역을 와이어로써 본딩하는 단계;
    각 반도체 칩이 적층된 상태로써 기판 상에 실장된 결합체의 봉지를 수행하는 단계:가 포함되어 진행됨을 특징으로 하는 적층형 멀티칩 반도체 패키지의 제조 방법.
  5. 제 4 항에 있어서,
    하부 반도체 칩에 각 너빈을 부착한 후 상기 각 너빈의 부분 경화를 수행하여 접착제로 사용될 수 있도록 하는 단계가 더 포함되어 진행됨을 특징으로 하는 적층형 멀티칩 반도체 패키지의 제조 방법.
  6. 하부 반도체 칩의 상면에 너빈 필름 라미네이션과 스핀 코팅을 이용한 감광제(Photo Resist)를 순차적으로 도포하는 단계;
    포토 마스크를 이용하여 감광제에 소정의 패턴을 형성시키는 단계;
    상기 패턴이 형성된 부위를 제외한 여타 너빈 필름의 부위를 에칭으로 제거하는 단계;
    상기 각 너빈 필름의 상면에 부착된 잔여 감광제를 제거하는 단계;
    상기 소정의 너빈 필름이 그 상면의 소정 부위에 도포된 하부 반도체 칩을 기판 상에 실장하는 단계;
    상기 하부 반도체 칩과 기판의 해당 본딩 패드 영역을 와이어로써 본딩하는 단계;
    상기 각 너빈 필름의 상면에 상부 반도체 칩을 부착하여 상기 각 반도체 칩을 적층하는 단계;
    상기 상부 반도체 칩과 기판의 해당 본딩 패드 영역을 와이어로써 본딩하는 단계;
    각 반도체 칩이 적층된 상태로써 기판 상에 실장된 결합체의 봉지를 수행하는 단계:가 포함되어 진행됨을 특징으로 하는 적층형 멀티칩 반도체 패키지의 제조 방법.
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